KR20000060392A - 반도체장치의 오실레이터 - Google Patents

Abstract

본 발명은 반도체장치의 오실레이터에 관한 것으로, 이는 입력단자에 게이트 및 드레인 공통 연결되며 입력신호의 상승 레벨을 검출해서 이를 소정 레벨의 전압으로 제어하는 제 1트랜지스터와, 제 1트랜지스터에 대해 입력단자에 병렬로 연결되며 게이트 및 소스가 공통 연결되며 입력신호의 하강 레벨을 검출해서 이를 소정 레벨의 전압으로 제어하는 제 2트랜지스터로 이루어진 입력신호 레벨 제어부와, 입력신호 레벨 제어부의 제 1트랜지스터의 소스와 제 2트랜지스터의 드레인에 연결되어 입력신호를 소정 지연시킨 신호를 반전하는 인버터와, 인버터를 통해서 출력된 신호와 입력신호를 논리조합하여 입력신호에 대해 소정의 주기를 갖는 클럭신호를 발생하는 논리게이트를 구비하고 있다. 그러므로, 본 발명은 통상의 링 오실레이터의 인버터 체인와 같이 다수개의 인버터를 사용하지 않고서도 클럭신호의 주기를 조정할 수 있으며 이에 필요한 소비 전력도 줄일 수 있다.

Description

반도체장치의 오실레이터{OSILLATOR}

본 발명은 반도체장치에 관한 것으로서, 특히 소정 주기를 갖는 클럭신호로 발진하는 반도체장치의 오실레이터에 관한 것이다.

일반적으로 오실레이터는 반도체장치에서 입력신호에 대해 소정 주기로 조정하여 클럭신호를 발생하거나 또는 클럭신호의 노이즈를 제어하기 위한 필터로서의 역할을 한다.

도 1은 통상적인 링 오실레이터의 기본 구조를 나타낸 구성도로서, 일반적으로 오실레이터는 입력신호를 소정 시간 지연시키는 지연기(10)와, 상기 지연기(10)의 출력과 입력신호를 논리조합하는 논리게이트(12)를 구비한다. 이때, 논리게이트(12)는 낸드게이트 또는 배타적 논리합 게이트를 사용할 수 있으며 이 구성도에서는 낸드게이트가 사용되었다.

도 2a 내지 도 2b는 일반적인 인버터 체인을 이용한 링 오실레이터를 나타낸 회로도와 그에 관련된 동작 타이밍도이다.

도 2a에 도시된 링 오실레이터는 클럭 노이즈 필터링이 가능하도록 지연기로서 다수개의 인버터가 일렬로 연속된 인버터 체인(20)을 채용하고 있으며 이 인버터 체인(20)을 통해 출력된 지연신호(A)와 입력신호(IN)를 부정논리곱하는 논리게이트(22)를 포함한다.

이러한 인버터 체인(20)을 갖는 링 오실레이터는 도 2b를 참조하면 인버터 체인(20)을 통해 입력신호(IN)가 소정 시간 지연되고 이 지연된 신호(A)와 입력신호(IN)는 논리게이트(22)를 통해 두 신호가 모두 하이레벨일때만 로우 레벨로 되는 클럭신호(OUT)를 발생한다. 이에 클럭신호(OUT)는 입력신호(IN)에 대해 소정 시간 지연되며 서로 다른 주기를 갖는다.

그러나, 상기와 같은 구조의 오실레이터는 출력단의 팬-아웃(fan out)이 증가되면 인버터 체인(20)내의 인버터 수를 증가시켜야만 하기 때문에 전체 오실레이터 크기가 커지게 된다. 그러면, 전체 전력 소비가 증가하게 되며 출력 클럭신호의 주기를 조정하기 위해 인버터 체인을 구성하는 인버터들의 크기를 설계하는데에 있어서도 번거러움이 있게 되었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 인버터 체인대신에 간단한 회로구성으로 구현함으로써 소정의 주기를 갖는 클럭신호로 발진하며 저소비전력의 특성을 갖는 반도체장치의 오실레이터를 제공하는데 있다.

도 1은 통상적인 링 오실레이터의 기본 구조를 나타낸 구성도,

도 2a 내지 도 2b는 일반적인 인버터 체인을 이용한 링 오실레이터를 나타낸 회로도와 그에 관련된 동작 타이밍도,

도 3은 본 발명에 따른 반도체장치의 오실레이터를 나타낸 회로도,

도 4는 도 3에 도시된 오실레이터의 동작 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

30: 입력신호 레벨 제어부

32:인버터

34: 논리게이트

상기 목적을 달성하기 위하여 본 발명의 장치는 입력신호에 대해 소정 주기의 클럭신호를 발생하도록 발진하는 오실레이터에 있어서, 입력단자에 게이트 및 드레인 공통 연결되며 입력신호의 상승 레벨을 검출해서 이를 소정 레벨의 전압으로 제어하는 제 1트랜지스터와, 상기 제 1트랜지스터에 대해 입력단자에 병렬로 연결되며 게이트 및 소스가 공통 연결되며 입력신호의 하강 레벨을 검출해서 이를 소정 레벨의 전압으로 제어하는 제 2트랜지스터로 이루어진 입력신호 레벨 제어부와, 입력신호 레벨 제어부의 제 1트랜지스터의 소스와 제 2트랜지스터의 드레인에 연결되어 입력신호를 소정 지연시킨 신호를 반전하는 인버터와, 인버터를 통해서 출력된 신호와 입력신호를 논리조합하여 입력신호에 대해 소정 주기를 갖는 클럭신호를 발생하는 논리게이트를 구비하는 것을 특징으로 한다.

이하, 첨부한 도면을 첨부하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 3은 본 발명에 따른 반도체장치의 오실레이터를 나타낸 회로도로서, 이 회로는 입력신호의 상승 레벨을 검출하는 제 1트랜지스터(NMOS1)와, 제 1트랜지스터에 대해 입력단자에 병렬로 연결되며 입력신호의 하강 레벨을 검출하는 제 2트랜지스터(PMOS1)로 이루어진 입력신호 레벨 제어부(30)와, 입력신호 레벨 제어부(30)의 소정 지연된 신호(B)를 반전시킨 인버터(32)와, 인버터(32)를 통해서 출력된 신호(C)와 입력신호(IN)를 부정 논리곱하여 입력신호(IN)에 대해 시간 지연이 없이 소정 주기를 갖는 클럭신호(OUT)를 발생하는 논리게이트(34)로 구성되어 있다.

이때, 입력신호 레벨 제어부(30)의 제 1트랜지스터(NMOS1)는 NMOS이고, 제 2트랜지스터(PMOS1)는 PMOS이다. 그리고, 제 1트랜지스터(NMOS1)는 입력신호(IN) 단자에 게이트와 드레인이 공통으로 연결되어 있으며 인버터(32)에 기판과 소스가 공통 연결되어 있다. 또한, 제 2트랜지스터(PMOS1)는 입력신호(IN) 단자에 게이트와 소스 및 기판이 공통으로 연결되어 있는 소자 구조를 갖는다.

도 4는 도 3에 도시된 오실레이터의 동작 타이밍도이다.

이를 참조하면, 본 발명은 클럭신호를 발생하거나 또는 클럭 노이즈 필터역할을 하는 종래의 링 오실레이터 구조 내에서 지연회로기능의 인버터 체인 대신에 입력신호 레벨 제어부 및 인버터를 구비하여 최적화된 지연회로를 구현하여 원하는 클럭신호를 발생시킬 수 있다.

먼저, 본 발명에서 새롭게 구현된 입력신호 레벨 제어부(30)를 살펴보면, 입력신호(IN) 단자와 인버터(32) 사이에 배치되어 있는 제 1 및 제 2트랜지스터(NMOS1,PMOS1)는 인버터(32)를 구성하는 트랜지스터들(도시하지 않음)의 문턱 전압 레벨 정도의 제어전압(B)을 발생한다. 이에, 본 발명의 입력신호 레벨 제어부(30)는 제 1 및 제 2트랜지스터(NMOS1,PMOS1)의 RC 지연을 활용하여 입력신호(IN)를 지연시키는 클럭신호(OUT)를 발생한다.

좀 더 상세하게, 입력신호 레벨 제어부(30)는 입력신호(IN)가 하이레벨일 때 제 1트랜지스터(NMOS1)는 턴온된다. 그러면, 일반적으로 NMOS의 드레인 및 소스의 전압인 Vds값은 게이트 및 소스의 Vgs값과 동일하기 때문에 포화(saturation)시 Vds의 전압값은 NMOS 트랜지스터의 문턱전압 값을 제한한 값이 된다.

또한, 본 발명은 제 1트랜지스터(NMOS1)의 기판 바이어스를 인버터(32)의 입력단에 연결함으로써 NMOS 자체의 문턱 전압이 증가하게 된다. 도 4를 참조하면 입력신호(IN)가 하이레벨일동안 인버터(32)로 인가되는 신호(B)는 약 2.5V까지 승압하게 된다.

그렇기 때문에 본 발명의 제 1트랜지스터(NMOS1)는 인버터(32)를 구성하는 트랜지스터의 문턱전압에 제한되도록 하기 위해서 아래 수학식을 참조해서 그 문턱 전압 크기를 결정해야만 한다.

이때, Vsb는 기판 바이어스, Vto는 Vsb가 0일 때 문턱 전압, r은 기판바이어스 효과를 나타낸는 상수, Φ_b는 기판 전위를 나타낸다.

그러므로, 상기 수학식 1과 같이 본 발명의 제 1트랜지스터(NMOS1)는 기판 바이어스 전압을 인버터(32)의 입력단으로 연결함으로써 인버터(32) 내로 공급되는 제어신호(B)의 레벨 크기를 증가시킬 수 있을 뿐만 아니라 이 제어신호(B)를 인버터(32) 내의 트랜지스터의 문턱 전압에 맞추어서 제한하도록 조절할 수 있어 전체 전력 소비를 감소시키는 역할을 한다. 또한, 제 1트랜지스터(NMOS1)의 길이를 증가시킬 경우 지연에 대한 효과를 제어하는데 용이하다.

한편, 본 발명의 입력신호 레벨 제어부(30)의 제 2트랜지스터(PMOS1)는 상기 제 1트랜지스터(NMOS1)와 상대적인 작동을 하며 입력신호(IN)의 로우 레벨을 제어하는 기능을 한다. 즉, 입력신호(IN)가 로우레벨일 동안 제 2트랜지스터(PMOS1)는 턴온되어 서서히 Vds의 전압 강하가 기판 바이어스에 대해 이루어져 인버터(32)의 입력단에 인가되는 제어신호인 B의 레벨이 약 0.4V까지 떨어지게된다.

그러면, 상기 인버터(32)의 출력인 C신호는 상기 제 1 또는 제 2트랜지스터(NMOS1,PMOS1)의 스위칭에 따라서 인가되는 신호 B를 입력받아 이를 반전하는 기능을 한다. 즉, 인버터(32)는 입력신호(IN)가 반전되며 또한 소정시간 지연된 신호(C)를 출력하며 이때 출력은 논리게이트(34)에서 동작가능한 전압 레벨인 풀 스윙 신호(0∼5V)를 갖는다.

그리고, 논리게이트(34)를 통해서 인버터(32)의 출력(C)과 입력신호를 부정논리곱하여 본 발명에 따른 클럭신호(OUT)를 얻는다.

참고적으로, 본 발명의 오실레이터에서 클럭신호의 주기를 조정하기 위해서는 입력신호 레벨 제어부(30)와 인버터(32) 사이에 커패시터를 연결한다. 또는, 제 1 및 제 2트랜지스터(NMOS1,PMOS1)의 길이를 증가/단축하거나, 인버터(32)를 구성하는 모스 트랜지스터의 길이를 증가/단축한다.

상기한 바와 같이 본 발명은 통상의 링 오실레이터의 인버터 체인에서 사용된 다수개의 인버터를 사용하지 않고 그 대신에 오실레이터의 지연회로를 입력단자에 병렬로 연결된 엔모스 및 피모스 트랜지스터와 한 개의 인버터로서 구현한다. 이로 인해, 출력단에 연결되는 팬-아웃(fan out)이 증가되더라도 본 발명의 오실레이터는 추가의 인버터를 증가시키지 않고서도 팬-아웃에 맞추어 클럭신호의 주기를 간단하게 조정할 수 있고 또한, 간단한 회로 구현으로 소비 전력도 감소할 수 있어 저전력 오실레이터를 제공할 수 있는 효과가 있다.

Claims (3)

1. 입력신호에 대해 소정 주기의 클럭신호를 발생하도록 발진하는 오실레이터에 있어서,

   입력단자에 게이트 및 드레인 공통 연결되며 입력신호의 상승 레벨을 검출해서 이를 소정 레벨의 전압으로 제어하는 제 1트랜지스터와, 상기 제 1트랜지스터에 대해 입력단자에 병렬로 연결되며 게이트 및 소스가 공통 연결되며 입력신호의 하강 레벨을 검출해서 이를 소정 레벨의 전압으로 제어하는 제 2트랜지스터로 이루어진 입력신호 레벨 제어부;

   상기 입력신호 레벨 제어부의 제 1트랜지스터의 소스와 제 2트랜지스터의 드레인에 연결되어 입력신호를 소정 지연시킨 신호를 반전하는 인버터; 및

   상기 인버터를 통해서 출력된 신호와 상기 입력신호를 논리조합하여 상기 입력신호에 대해 소정 주기를 갖는 클럭신호를 발생하는 논리게이트를 구비하는 것을 특징으로 하는 반도체장치의 오실레이터.
2. 제 1항에 있어서, 상기 입력신호 레벨 제어부의 제 1 및 제 2트랜지스터는 모두 기판과 소스가 공통 연결된 구조를 갖는 것을 특징으로 하는 반도체장치의 오실레이터.
3. 제 1항에 있어서, 상기 입력신호 레벨 제어부와 인버터 사이에 커패시터를 연결하여 클럭신호의 주기를 제어하는 것을 특징으로 하는 반도체장치의 오실레이터.