JPH0541642A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0541642A JPH0541642A JP3194655A JP19465591A JPH0541642A JP H0541642 A JPH0541642 A JP H0541642A JP 3194655 A JP3194655 A JP 3194655A JP 19465591 A JP19465591 A JP 19465591A JP H0541642 A JPH0541642 A JP H0541642A
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- JP
- Japan
- Prior art keywords
- level
- signal
- state
- circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ワンショット・パルス発生回路を形成する半
導体集積回路のパルス幅の制御性を改善する。 【構成】 入力信号１０１が“Ｌ”レベルから“Ｈ”レ
ベルに変化する時、ＮＭＯＳトランジスタ２はＯＦＦ状
態からＯＮ状態に推移する。また、遅延回路１から出力
される信号１０２は、遅延時間に相当する間は、“Ｌ”
レベルのままであるため、ＮＭＯＳトランジスタ３は依
然としてＯＦＦの状態にあり、ＰＭＯＳトランジスタ４
はＯＮの状態のままである。従って、出力信号１０３
は、この間は“Ｈ”レベルの信号として出力される。遅
延時間に対応する時間経過後には、遅延回路１からの信
号１０２は“Ｌ”レベルから“Ｈ”レベルに転移するた
め、ＰＭＯＳトランジスタ４はＯＦＦ、ＮＭＯＳトラン
ジスタ３はＯＮの状態となるため、出力信号１０３は
“Ｈ”レベルから“Ｌ”レベルに転移して出力される。
以下同様にして、出力信号１０３はワンショット・パル
スとして出力される。
導体集積回路のパルス幅の制御性を改善する。 【構成】 入力信号１０１が“Ｌ”レベルから“Ｈ”レ
ベルに変化する時、ＮＭＯＳトランジスタ２はＯＦＦ状
態からＯＮ状態に推移する。また、遅延回路１から出力
される信号１０２は、遅延時間に相当する間は、“Ｌ”
レベルのままであるため、ＮＭＯＳトランジスタ３は依
然としてＯＦＦの状態にあり、ＰＭＯＳトランジスタ４
はＯＮの状態のままである。従って、出力信号１０３
は、この間は“Ｈ”レベルの信号として出力される。遅
延時間に対応する時間経過後には、遅延回路１からの信
号１０２は“Ｌ”レベルから“Ｈ”レベルに転移するた
め、ＰＭＯＳトランジスタ４はＯＦＦ、ＮＭＯＳトラン
ジスタ３はＯＮの状態となるため、出力信号１０３は
“Ｈ”レベルから“Ｌ”レベルに転移して出力される。
以下同様にして、出力信号１０３はワンショット・パル
スとして出力される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、ワンショット・パルス発生回路を形成する半導体
集積回路に関する。
特に、ワンショット・パルス発生回路を形成する半導体
集積回路に関する。
【０００２】
【従来の技術】従来の、ワンショット・パルス発生回路
を形成する半導体集積回路は、図３に示されるように、
遅延回路５とＡＮＤ回路６とにより構成されている。ま
た、図４（ａ）、（ｂ）および（ｃ）は、図３の従来例
における動作波形を示す図である。なお、図４（ａ）、
（ｂ）および（ｃ）において、ＶDDおよびＧＮＤとして
示されるのは、それぞれ電源電圧および接地電位であ
る。
を形成する半導体集積回路は、図３に示されるように、
遅延回路５とＡＮＤ回路６とにより構成されている。ま
た、図４（ａ）、（ｂ）および（ｃ）は、図３の従来例
における動作波形を示す図である。なお、図４（ａ）、
（ｂ）および（ｃ）において、ＶDDおよびＧＮＤとして
示されるのは、それぞれ電源電圧および接地電位であ
る。
【０００３】図３および図４において、入力信号１０４
（図４（ａ）参照）は、あるパルス幅を持つ矩形波であ
り、この入力信号１０４は、遅延回路５により遅延さ
れ、信号１０５（図４（ｂ）参照）として出力されてＡ
ＮＤ回路６に入力されるとともに、直接ＡＮＤ回路６に
も入力される。ＡＮＤ回路６においては、入力信号１０
４および信号１０５の論理積がとられ、出力信号１０６
（図４（ｃ）参照）として出力される。即ち、ワンショ
ット・パルスとしての出力信号１０６は、信号１０５の
立上りエッジにおいて立上り始め、入力信号１０４の立
下りエッジにおいて下り始める。従って、遅延回路５の
遅延量を適宜に設定することにより、任意のパルス幅の
ワンショット・パルス波形を得ることができる。
（図４（ａ）参照）は、あるパルス幅を持つ矩形波であ
り、この入力信号１０４は、遅延回路５により遅延さ
れ、信号１０５（図４（ｂ）参照）として出力されてＡ
ＮＤ回路６に入力されるとともに、直接ＡＮＤ回路６に
も入力される。ＡＮＤ回路６においては、入力信号１０
４および信号１０５の論理積がとられ、出力信号１０６
（図４（ｃ）参照）として出力される。即ち、ワンショ
ット・パルスとしての出力信号１０６は、信号１０５の
立上りエッジにおいて立上り始め、入力信号１０４の立
下りエッジにおいて下り始める。従って、遅延回路５の
遅延量を適宜に設定することにより、任意のパルス幅の
ワンショット・パルス波形を得ることができる。
【０００４】
【発明が解決しようとする課題】上述した従来のワンシ
ョット・パルス発生回路を形成する半導体集積回路にお
いては、入力信号波形の立上りエッジと立下りエッジの
双方を用いて回路動作点の判定が行われているために、
信号波形になまりが生じ、このなまりによりトランジス
タの動作点がずれるような場合には、出力されるワンシ
ョット・パルス幅に変動が生じるという欠点がある。
ョット・パルス発生回路を形成する半導体集積回路にお
いては、入力信号波形の立上りエッジと立下りエッジの
双方を用いて回路動作点の判定が行われているために、
信号波形になまりが生じ、このなまりによりトランジス
タの動作点がずれるような場合には、出力されるワンシ
ョット・パルス幅に変動が生じるという欠点がある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
は、ドレインに高電位側電源が接続され、ゲートに所定
の入力信号が入力されるＮＭＯＳトランジスタと、前記
入力信号を遅延させて出力する遅延回路と、前記ＮＭＯ
Ｓトランジスタのソースと低電位側電源との間に接続さ
れて形成され、前記遅延回路の出力信号の入力に対応し
て、所定のワンショット・パルス信号を出力するインバ
ータ回路と、を備えて構成される。
は、ドレインに高電位側電源が接続され、ゲートに所定
の入力信号が入力されるＮＭＯＳトランジスタと、前記
入力信号を遅延させて出力する遅延回路と、前記ＮＭＯ
Ｓトランジスタのソースと低電位側電源との間に接続さ
れて形成され、前記遅延回路の出力信号の入力に対応し
て、所定のワンショット・パルス信号を出力するインバ
ータ回路と、を備えて構成される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、遅延回路
１と、ＮＭＯＳトランジスタ２および３と、ＰＭＯＳト
ランジスタ４とを備えて構成される。また、図２
（ａ）、（ｂ）および（ｃ）に示されるのは、本実施例
における動作波形図を示す。
である。図１に示されるように、本実施例は、遅延回路
１と、ＮＭＯＳトランジスタ２および３と、ＰＭＯＳト
ランジスタ４とを備えて構成される。また、図２
（ａ）、（ｂ）および（ｃ）に示されるのは、本実施例
における動作波形図を示す。
【０００８】図１において、入力信号１０１（図２
（ａ）参照）は、ＰＭＯＳトランジスタ２のゲートと、
遅延回路１に入力される。この場合、入力信号１０１が
“Ｌ”レベルの時には、ＰＭＯＳトランジスタ２はＯＦ
Ｆの状態にあり、また遅延回路１から出力される信号１
０２（図２（ｂ）参照）は“Ｌ”レベルの状態にある。
従って、ＮＭＯＳトランジスタ３もＯＦＦの状態となっ
ており、出力信号１０３（図２（ｃ）参照）としてはハ
イ・インピーダンスの状態となっているが、入力信号１
０１が、初期状態においては、必ず１回以上“Ｈ”レベ
ルになる期間が存在する信号である場合には、出力信号
１０３は“Ｌ”レベルである。
（ａ）参照）は、ＰＭＯＳトランジスタ２のゲートと、
遅延回路１に入力される。この場合、入力信号１０１が
“Ｌ”レベルの時には、ＰＭＯＳトランジスタ２はＯＦ
Ｆの状態にあり、また遅延回路１から出力される信号１
０２（図２（ｂ）参照）は“Ｌ”レベルの状態にある。
従って、ＮＭＯＳトランジスタ３もＯＦＦの状態となっ
ており、出力信号１０３（図２（ｃ）参照）としてはハ
イ・インピーダンスの状態となっているが、入力信号１
０１が、初期状態においては、必ず１回以上“Ｈ”レベ
ルになる期間が存在する信号である場合には、出力信号
１０３は“Ｌ”レベルである。
【０００９】次に、入力信号１０１が“Ｌ”レベルから
“Ｈ”レベルに変化する時には、それに伴なってＮＭＯ
Ｓトランジスタ２はＯＦＦ状態からＯＮ状態に推移す
る。この時、遅延回路１から出力される信号１０２は、
遅延時間に相当する間においては、未だ“Ｌ”レベルの
状態のままであるため、ＮＭＯＳトランジスタ３は依然
としてＯＦＦの状態のままであり、また、ＰＭＯＳトラ
ンジスタ４はＯＮの状態のままとなっている。従って、
出力信号１０３は、この間においては“Ｈ”レベルの信
号として出力される。
“Ｈ”レベルに変化する時には、それに伴なってＮＭＯ
Ｓトランジスタ２はＯＦＦ状態からＯＮ状態に推移す
る。この時、遅延回路１から出力される信号１０２は、
遅延時間に相当する間においては、未だ“Ｌ”レベルの
状態のままであるため、ＮＭＯＳトランジスタ３は依然
としてＯＦＦの状態のままであり、また、ＰＭＯＳトラ
ンジスタ４はＯＮの状態のままとなっている。従って、
出力信号１０３は、この間においては“Ｈ”レベルの信
号として出力される。
【００１０】しかしながら、遅延時間に対応する時間の
経過後においては、遅延回路１から出力される信号１０
２は“Ｌ”レベルから“Ｈ”レベルに転移するため、Ｐ
ＭＯＳトランジスタ４はＯＦＦの状態となり、ＮＭＯＳ
トランジスタ３はＯＮの状態となるため、出力信号１０
３は“Ｈ”レベルから“Ｌ”レベルに転移して出力され
る。従って、以下同様にして、出力信号１０３がワンシ
ョット・パルスとして出力される。なお、このようにし
て得られるワンショット・パルスのパルス幅は、遅延回
路１における遅延時間によってのみ規定される。
経過後においては、遅延回路１から出力される信号１０
２は“Ｌ”レベルから“Ｈ”レベルに転移するため、Ｐ
ＭＯＳトランジスタ４はＯＦＦの状態となり、ＮＭＯＳ
トランジスタ３はＯＮの状態となるため、出力信号１０
３は“Ｈ”レベルから“Ｌ”レベルに転移して出力され
る。従って、以下同様にして、出力信号１０３がワンシ
ョット・パルスとして出力される。なお、このようにし
て得られるワンショット・パルスのパルス幅は、遅延回
路１における遅延時間によってのみ規定される。
【００１１】
【発明の効果】以上説明したように、本発明は、入力信
号波形の立上りエッジのみによって回路の動作点が規定
されるため、ワンショット・パルスの信号幅を規定する
制御性に優れているという効果がある。
号波形の立上りエッジのみによって回路の動作点が規定
されるため、ワンショット・パルスの信号幅を規定する
制御性に優れているという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例における動作波形を示す図である。
【図３】従来例を示す回路図である。
【図４】従来例における動作波形を示す図である。
１、５ 遅延回路 ２、３ ＮＭＯＳトランジスタ ４ ＰＭＯＳトランジスタ ６ ＡＮＤ回路
Claims (1)
- 【請求項１】 ドレインに高電位側電源が接続され、ゲ
ートに所定の入力信号が入力されるＮＭＯＳトランジス
タと、 前記入力信号を遅延させて出力する遅延回路と、 前記ＮＭＯＳトランジスタのソースと低電位側電源との
間に接続されて形成され、前記遅延回路の出力信号の入
力に対応して、所定のワンショット・パルス信号を出力
するインバータ回路と、 を備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194655A JPH0541642A (ja) | 1991-08-05 | 1991-08-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194655A JPH0541642A (ja) | 1991-08-05 | 1991-08-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541642A true JPH0541642A (ja) | 1993-02-19 |
Family
ID=16328120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3194655A Pending JPH0541642A (ja) | 1991-08-05 | 1991-08-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021388A (ja) * | 2011-07-07 | 2013-01-31 | Seiko Npc Corp | Ｃｍｏｓインバータ |
| KR20220068986A (ko) | 2019-09-24 | 2022-05-26 | 니치유 가부시키가이샤 | 식물성 프로테오글리칸 및 그 용도 |
-
1991
- 1991-08-05 JP JP3194655A patent/JPH0541642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013021388A (ja) * | 2011-07-07 | 2013-01-31 | Seiko Npc Corp | Ｃｍｏｓインバータ |
| KR20220068986A (ko) | 2019-09-24 | 2022-05-26 | 니치유 가부시키가이샤 | 식물성 프로테오글리칸 및 그 용도 |
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