JPH04290007A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04290007A JPH04290007A JP3054254A JP5425491A JPH04290007A JP H04290007 A JPH04290007 A JP H04290007A JP 3054254 A JP3054254 A JP 3054254A JP 5425491 A JP5425491 A JP 5425491A JP H04290007 A JPH04290007 A JP H04290007A
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- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- output
- circuit device
- transistor
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- Withdrawn
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の出力ト
ランジスタに関するものであり、更に詳しくは、出力ノ
イズを低減させる出力トランジスタの構成に関するもの
である。
ランジスタに関するものであり、更に詳しくは、出力ノ
イズを低減させる出力トランジスタの構成に関するもの
である。
【０００２】
【従来の技術】従来、半導体集積回路装置に於ける出力
段は、例えばＮチャネル型トランジスタとＰチャネル型
トランジスタとが直列に接続されて構成されたインバー
タ回路が一般的に使用されている。係る従来の出力段に
於いては、電源電圧が変動して高くなったり又、周囲温
度が低くなると出力段のトランジスタの電流駆動能力が
増大し出力ノイズが大きくなるのでデバイスへ悪影響を
及ぼすと言う問題が有った。
段は、例えばＮチャネル型トランジスタとＰチャネル型
トランジスタとが直列に接続されて構成されたインバー
タ回路が一般的に使用されている。係る従来の出力段に
於いては、電源電圧が変動して高くなったり又、周囲温
度が低くなると出力段のトランジスタの電流駆動能力が
増大し出力ノイズが大きくなるのでデバイスへ悪影響を
及ぼすと言う問題が有った。
【０００３】又、該出力段に於いて、入力が“Ｈ”レベ
ルから“Ｌ”レベルに或いはその逆に変化した場合に、
瞬間的に両方のトランジスタが同時にオンする事があり
、その為大きなピーク電流、所謂貫通電流が、該出力段
を流れる結果、ノイズが発生し、後段の半導体集積回路
に誤動作を発生させる原因になっていた。
ルから“Ｌ”レベルに或いはその逆に変化した場合に、
瞬間的に両方のトランジスタが同時にオンする事があり
、その為大きなピーク電流、所謂貫通電流が、該出力段
を流れる結果、ノイズが発生し、後段の半導体集積回路
に誤動作を発生させる原因になっていた。
【０００４】係るノイズの発生を防止する為、従来では
、例えば図５に示す様に、出力段１を構成するＮチャネ
ル型トランジスタ２とＰチャネル型トランジスタ３の一
方のトランジスタ、例えばＮチャネル型トランジスタ２
を分割して、同じサイズのＮチャネル型トランジスタ２
、２’を使用して、両トランジスタ２、２’を合わせて
従来のＮチャネル型トランジスタ２と同じサイズとなる
様に構成し、且つ両Ｎチャネル型トランジスタ２、２’
のそれぞれのベースに入力される信号に適度の遅延を付
与して各Ｎチャネル型トランジスタ２、２’がアクティ
ブとなる時間のタイミングをずらせ、それによって、出
力電流を減らす事により当該ノイズの発生を回避してい
た。
、例えば図５に示す様に、出力段１を構成するＮチャネ
ル型トランジスタ２とＰチャネル型トランジスタ３の一
方のトランジスタ、例えばＮチャネル型トランジスタ２
を分割して、同じサイズのＮチャネル型トランジスタ２
、２’を使用して、両トランジスタ２、２’を合わせて
従来のＮチャネル型トランジスタ２と同じサイズとなる
様に構成し、且つ両Ｎチャネル型トランジスタ２、２’
のそれぞれのベースに入力される信号に適度の遅延を付
与して各Ｎチャネル型トランジスタ２、２’がアクティ
ブとなる時間のタイミングをずらせ、それによって、出
力電流を減らす事により当該ノイズの発生を回避してい
た。
【０００５】しかしながら、係る構成からなる出力段で
は、出力段のＮチャネル型トランジスタ２、２’をオン
させるタイミングをずらせる工夫が必要で、又それによ
り出力データが遅れると言う欠点も有った。
は、出力段のＮチャネル型トランジスタ２、２’をオン
させるタイミングをずらせる工夫が必要で、又それによ
り出力データが遅れると言う欠点も有った。
【０００６】
【発明が解決しようとする課題】本発明の目的は、係る
従来技術に於ける問題点を解決し、出力段を構成するト
ランジスタに流れるピーク電流を一定のレベルに抑えノ
イズの発生を効果的に防止すると共に、出力データが遅
れる事のない半導体集積回路装置を提供するものである
。
従来技術に於ける問題点を解決し、出力段を構成するト
ランジスタに流れるピーク電流を一定のレベルに抑えノ
イズの発生を効果的に防止すると共に、出力データが遅
れる事のない半導体集積回路装置を提供するものである
。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
する為に以下に示す様な技術構成を採用するものである
。即ち、半導体集積回路に於ける出力段を構成する出力
トランジスタに直列にバイポーラ型トランジスタを接続
させた半導体集積回路装置である。
する為に以下に示す様な技術構成を採用するものである
。即ち、半導体集積回路に於ける出力段を構成する出力
トランジスタに直列にバイポーラ型トランジスタを接続
させた半導体集積回路装置である。
【０００８】
【作用】本発明に係る半導体集積回路装置は、上記した
様な構成を採用しているので、出力トランジスタの電流
を一定のレベルに制御する事が可能となるので、電源電
圧の上昇或いは周囲温度が低下による出力トランジスタ
の電流駆動能力の増大が生じても、最終的にグランドに
流れる電流は該バイポーラトランジスタで決定される為
、ノイズを抑制する事が可能となる。
様な構成を採用しているので、出力トランジスタの電流
を一定のレベルに制御する事が可能となるので、電源電
圧の上昇或いは周囲温度が低下による出力トランジスタ
の電流駆動能力の増大が生じても、最終的にグランドに
流れる電流は該バイポーラトランジスタで決定される為
、ノイズを抑制する事が可能となる。
【０００９】
【実施例】以下に、本発明に係る半導体集積回路装置の
具体例を図面を参照しながら詳細に説明する。図１は、
本発明に係る半導体集積回路装置に関する原理説明図で
あり、又本発明に係る半導体集積回路装置の一具体例を
説明する図である。即ち、図１に示す本発明にかかる半
導体集積回路装置１０は、出力段１を構成するＮチャネ
ル型トランジスタ１１とＰチャネル型トランジスタ１２
が直列に接続された出力トランジスタ群に直列にバイポ
ーラ型トランジスタ１３を接続させたものである。
具体例を図面を参照しながら詳細に説明する。図１は、
本発明に係る半導体集積回路装置に関する原理説明図で
あり、又本発明に係る半導体集積回路装置の一具体例を
説明する図である。即ち、図１に示す本発明にかかる半
導体集積回路装置１０は、出力段１を構成するＮチャネ
ル型トランジスタ１１とＰチャネル型トランジスタ１２
が直列に接続された出力トランジスタ群に直列にバイポ
ーラ型トランジスタ１３を接続させたものである。
【００１０】本発明に於ける係る具体例に於いては、該
バイポーラトランジスタ１３は該Ｐチャネル型トランジ
スタ１２と接地（ＧＮＤ）との間に設けられているが、
係るバイポーラトランジスタ１３の接続位置はこれに限
定されるものでは無く、後述する図２乃至図４に示す様
に、該出力段１の適宜の位置に配置する事が可能である
。又、本発明に於ける該バイポーラトランジスタ１３の
ベース１４には、定電流源１５が接続されている事が好
ましい。該定電流源は、特に限定されるものでは無く、
適宜の電源を使用する事が出来る。
バイポーラトランジスタ１３は該Ｐチャネル型トランジ
スタ１２と接地（ＧＮＤ）との間に設けられているが、
係るバイポーラトランジスタ１３の接続位置はこれに限
定されるものでは無く、後述する図２乃至図４に示す様
に、該出力段１の適宜の位置に配置する事が可能である
。又、本発明に於ける該バイポーラトランジスタ１３の
ベース１４には、定電流源１５が接続されている事が好
ましい。該定電流源は、特に限定されるものでは無く、
適宜の電源を使用する事が出来る。
【００１１】又該定電流源で使用される電圧も使用され
る出力段の構成に応じて適宜決定して使用する事が可能
である。本発明に於いては、該定電流源を使用する事に
より、該バイポーラトランジスタ１３には、該定電流源
より流れる電流のｈＦＥ倍の電流しか流れないので、従
って電源電圧Ｖｃｃの上昇或いは周囲温度が低下による
出力トランジスタの電流駆動能力の増大が生じても、該
出力トランジスタ群に流れる電流は常に一定となるので
ノイズを抑制する事が可能となる。尚、図１は、グラン
ドノイズを抑制するのに効果的な出力段構成である。
る出力段の構成に応じて適宜決定して使用する事が可能
である。本発明に於いては、該定電流源を使用する事に
より、該バイポーラトランジスタ１３には、該定電流源
より流れる電流のｈＦＥ倍の電流しか流れないので、従
って電源電圧Ｖｃｃの上昇或いは周囲温度が低下による
出力トランジスタの電流駆動能力の増大が生じても、該
出力トランジスタ群に流れる電流は常に一定となるので
ノイズを抑制する事が可能となる。尚、図１は、グラン
ドノイズを抑制するのに効果的な出力段構成である。
【００１２】図２は、本発明に係る半導体集積回路装置
に係る他の具体例を示すものであり、該バイポーラトラ
ンジスタ１３を該出力段の出力ＯＵＴとＰチャネル型ト
ランジスタ１２との間に配置したものである。係る具体
例に於ける該バイポーラトランジスタ１３の機能は、図
１と全く同様である。
に係る他の具体例を示すものであり、該バイポーラトラ
ンジスタ１３を該出力段の出力ＯＵＴとＰチャネル型ト
ランジスタ１２との間に配置したものである。係る具体
例に於ける該バイポーラトランジスタ１３の機能は、図
１と全く同様である。
【００１３】又、本発明に係る半導体集積回路装置の更
に別の具体例を図３及び図４に示す。本具体例は、何れ
も電源Ｖｃｃ側に発生するノイズを抑制する事を主たる
目的とするものであり、図３に於いては、該バイポーラ
トランジスタ１３をＮチャネル型トランジスタ１１と該
出力段の出力ＯＵＴとの間に配置したものであり、又図
４に於いては、該バイポーラトランジスタ１３を電源Ｖ
ｃｃとＮチャネル型トランジスタ１１との間に配置した
ものである。
に別の具体例を図３及び図４に示す。本具体例は、何れ
も電源Ｖｃｃ側に発生するノイズを抑制する事を主たる
目的とするものであり、図３に於いては、該バイポーラ
トランジスタ１３をＮチャネル型トランジスタ１１と該
出力段の出力ＯＵＴとの間に配置したものであり、又図
４に於いては、該バイポーラトランジスタ１３を電源Ｖ
ｃｃとＮチャネル型トランジスタ１１との間に配置した
ものである。
【００１４】上記した本発明に係る半導体集積回路装置
の出力段は、ＭＯＳＦＥＴトランジスタを用いた例につ
いて説明したが、係る出力段を構成するトランジスタは
来れに限定されるものではなく、他の構造からなるＦＥ
Ｔ型トランジスタ或いはバイポーラトランジスタを使用
することは可能である。
の出力段は、ＭＯＳＦＥＴトランジスタを用いた例につ
いて説明したが、係る出力段を構成するトランジスタは
来れに限定されるものではなく、他の構造からなるＦＥ
Ｔ型トランジスタ或いはバイポーラトランジスタを使用
することは可能である。
【００１５】
【発明の効果】本発明は、上記の様な構成を採用してい
るので、出力データが遅延する事なく、出力トランジス
タのノイズを効果的に抑制する事が出来るので、多ビッ
ト構成のデバイスのノイズ対策に大いに貢献するもので
ある。
るので、出力データが遅延する事なく、出力トランジス
タのノイズを効果的に抑制する事が出来るので、多ビッ
ト構成のデバイスのノイズ対策に大いに貢献するもので
ある。
【図１】図１は本発明に係る半導体集積回路装置の原理
説明図であり又本発明に係る半導体集積回路装置の一具
体例を示す図である。
説明図であり又本発明に係る半導体集積回路装置の一具
体例を示す図である。
【図２】図２は本発明に係る半導体集積回路装置の他の
具体例を示す図である。
具体例を示す図である。
【図３】図３は本発明に係る半導体集積回路装置の別の
具体例を示す図である。
具体例を示す図である。
【図４】図４は本発明に係る半導体集積回路装置の更に
別の具体例を示す図である。
別の具体例を示す図である。
【図５】図５は、従来に於ける半導体集積回路装置の構
成例を示す図である。
成例を示す図である。
１…出力段
２、２’…Ｎチャネル型トランジスタ
３…Ｐチャネル型トランジスタ
１０…半導体集積回路装置
１１…Ｎチャネル型トランジスタ
１２…Ｐチャネル型トランジスタ
１３…バイポーラトランジスタ
１４…ベース
１５…定電流源
Claims (2)
- 【請求項１】 半導体集積回路に於ける出力段を構成
する出力トランジスタに直列にバイポーラ型トランジス
タを接続させた事を特徴とする半導体集積回路装置。 - 【請求項２】 該バイポーラ型トランジスタのベース
に定電流源を接続させた事を特徴とする請求項１記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054254A JPH04290007A (ja) | 1991-03-19 | 1991-03-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054254A JPH04290007A (ja) | 1991-03-19 | 1991-03-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290007A true JPH04290007A (ja) | 1992-10-14 |
Family
ID=12965423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054254A Withdrawn JPH04290007A (ja) | 1991-03-19 | 1991-03-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290007A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009258275A (ja) * | 2008-04-15 | 2009-11-05 | Sony Corp | 表示装置および出力バッファ回路 |
-
1991
- 1991-03-19 JP JP3054254A patent/JPH04290007A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009258275A (ja) * | 2008-04-15 | 2009-11-05 | Sony Corp | 表示装置および出力バッファ回路 |
| US8482550B2 (en) | 2008-04-15 | 2013-07-09 | Sony Corporation | Display device and output buffer circuit for driving the same |
| US8754876B2 (en) | 2008-04-15 | 2014-06-17 | Sony Corporation | Display device and output buffer circuit for driving the same |
| US9001094B2 (en) | 2008-04-15 | 2015-04-07 | Sony Corporation | Display device and output buffer circuit for driving the same |
| US9035928B2 (en) | 2008-04-15 | 2015-05-19 | Sony Corporation | Display device and output buffer circuit for driving the same |
| US9349320B2 (en) | 2008-04-15 | 2016-05-24 | Sony Corporation | Display device and output buffer circuit for driving the same |
| US9626914B2 (en) | 2008-04-15 | 2017-04-18 | Sony Corporation | Display device and output buffer circuit for driving the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |