JPH06112799A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06112799A JPH06112799A JP4130373A JP13037392A JPH06112799A JP H06112799 A JPH06112799 A JP H06112799A JP 4130373 A JP4130373 A JP 4130373A JP 13037392 A JP13037392 A JP 13037392A JP H06112799 A JPH06112799 A JP H06112799A
- Authority
- JP
- Japan
- Prior art keywords
- channel mosfet
- resistor
- connection point
- transfer gate
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【構成】 ＰチャネルＭＯＳＦＥＴ２のドレイン部およ
びとＮチャネルＭＯＳＦＥＴ３のドレイン部の接続点と
各ドレイン部との間にそれぞれ抵抗器を直列に接続し、
各抵抗器にそれぞれトランスファゲートを接続し、出力
制御信号の状態の変化があったとき、トランスファゲー
トによって抵抗器の両端を所定の遅延時間で短絡する。 【効果】 立上り時間および立上り時間を制御すること
ができ、しかも貫通電流を抑制できる。従って誤動作の
防止と放射ノイズの低減ができる。
びとＮチャネルＭＯＳＦＥＴ３のドレイン部の接続点と
各ドレイン部との間にそれぞれ抵抗器を直列に接続し、
各抵抗器にそれぞれトランスファゲートを接続し、出力
制御信号の状態の変化があったとき、トランスファゲー
トによって抵抗器の両端を所定の遅延時間で短絡する。 【効果】 立上り時間および立上り時間を制御すること
ができ、しかも貫通電流を抑制できる。従って誤動作の
防止と放射ノイズの低減ができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＰチャネルＭＯＳＦＥ
Ｔのドレイン部とＮチャネルＭＯＳＦＥＴのドレイン部
とを接続し、その接続点から出力信号を取出すようにし
たトーテムポール出力バッファを有する半導体集積回路
に関する。
Ｔのドレイン部とＮチャネルＭＯＳＦＥＴのドレイン部
とを接続し、その接続点から出力信号を取出すようにし
たトーテムポール出力バッファを有する半導体集積回路
に関する。
【０００２】
【従来の技術】図２は従来の半導体集積回路の一例を示
す回路図である。
す回路図である。
【０００３】従来のトーテムポール出力バッファを有す
る半導体集積回路は、図２に示すように、ＰチャネルＭ
ＯＳＦＥＴ１２のドレイン部とＮチャネルＭＯＳＦＥＴ
１３のドレイン部とを接続し、その接続点から出力信号
１９を取出すように構成されている。
る半導体集積回路は、図２に示すように、ＰチャネルＭ
ＯＳＦＥＴ１２のドレイン部とＮチャネルＭＯＳＦＥＴ
１３のドレイン部とを接続し、その接続点から出力信号
１９を取出すように構成されている。
【０００４】このように構成したトーテムポール出力バ
ッファは、駆動能力が固定されており、出力信号１９の
立上り時間（ｔr ）および立下り時間（ｔf ）が急峻で
あって、その制御が不可能であり、従って放射ノイズが
発生しやすい構造となっている。
ッファは、駆動能力が固定されており、出力信号１９の
立上り時間（ｔr ）および立下り時間（ｔf ）が急峻で
あって、その制御が不可能であり、従って放射ノイズが
発生しやすい構造となっている。
【０００５】
【発明が解決しようとする課題】上述したように、従来
のトーテムポール出力バッファを有する半導体集積回路
は、立上り時間および立下り時間が急峻であって放射ノ
イズが発生しやすい構造となっているため、ＬＳＩテス
タによって選別試験を行うとき、複数の出力端子が同時
に変化する試験パターンにおいては、スイッチングノイ
ズに起因する誤動作が発生し、良品を不良品と判定する
ことがあるという欠点を有している。また、電子装置に
実装したとき、急峻な立上りまたはおよび立下りの波形
の信号によって放射ノイズが多く発生するため、放射ノ
イズ対策上不利であるという問題点も有している。
のトーテムポール出力バッファを有する半導体集積回路
は、立上り時間および立下り時間が急峻であって放射ノ
イズが発生しやすい構造となっているため、ＬＳＩテス
タによって選別試験を行うとき、複数の出力端子が同時
に変化する試験パターンにおいては、スイッチングノイ
ズに起因する誤動作が発生し、良品を不良品と判定する
ことがあるという欠点を有している。また、電子装置に
実装したとき、急峻な立上りまたはおよび立下りの波形
の信号によって放射ノイズが多く発生するため、放射ノ
イズ対策上不利であるという問題点も有している。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、ＰチャネルＭＯＳＦＥＴのドレイン部とＮチャネル
ＭＯＳＦＥＴのドレイン部とを接続し、その接続点から
出力信号を取出すようにしたトーテムポール出力バッフ
ァを有する半導体集積回路において、前記ＰチャネルＭ
ＯＳＦＥＴのドレイン部と前記接続点との間に第一の抵
抗器を接続し、前記ＮチャネルＭＯＳＦＥＴのドレイン
部と前記接続点との間に第二の抵抗器を接続し、前記第
一の抵抗器と並列に第一のトランスファゲートを接続
し、前記第二の抵抗器と並列に第二のトランスファゲー
トを接続し、前記第一のトランスファゲートに２個のイ
ンバータを直列に接続し、前記第二のトランスファゲー
トに１個のインバータと１個のバッファとを直列に接続
したことを含んでいる。
は、ＰチャネルＭＯＳＦＥＴのドレイン部とＮチャネル
ＭＯＳＦＥＴのドレイン部とを接続し、その接続点から
出力信号を取出すようにしたトーテムポール出力バッフ
ァを有する半導体集積回路において、前記ＰチャネルＭ
ＯＳＦＥＴのドレイン部と前記接続点との間に第一の抵
抗器を接続し、前記ＮチャネルＭＯＳＦＥＴのドレイン
部と前記接続点との間に第二の抵抗器を接続し、前記第
一の抵抗器と並列に第一のトランスファゲートを接続
し、前記第二の抵抗器と並列に第二のトランスファゲー
トを接続し、前記第一のトランスファゲートに２個のイ
ンバータを直列に接続し、前記第二のトランスファゲー
トに１個のインバータと１個のバッファとを直列に接続
したことを含んでいる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例を示す回路図であ
る。
る。
【０００９】図１の実施例は、ＰチャネルＭＯＳＦＥＴ
２のドレイン部とＮチャネルＭＯＳＦＥＴ３のドレイン
部とを接続点８において接続し、ＰチャネルＭＯＳＦＥ
Ｔ２のドレイン部と接続点８との間に第一の抵抗器４ａ
を接続し、ＮチャネルＭＯＳＦＥＴ３のドレイン部と接
続点８との間に第二の抵抗器４ｂを接続し、第一の抵抗
器４ａと並列に第一のトランスファゲート５ａを接続
し、第二の抵抗器４ｂと並列に第二のトランスファゲー
ト５ｂを接続し、第一のトランスファゲート５ａに２個
のインバータ６ａおよび６ｂを直列に接続し、第二のト
ランスファゲート５ｂに１個のインバータ６ｃと１個の
バッファ７とを直列に接続し、インバータ６ａおよび６
ｂの接続点をトランスファゲート５ａに接続し、インバ
ータ６ｃとバッファ７との接続点をトランスファゲート
５ｂに接続している。
２のドレイン部とＮチャネルＭＯＳＦＥＴ３のドレイン
部とを接続点８において接続し、ＰチャネルＭＯＳＦＥ
Ｔ２のドレイン部と接続点８との間に第一の抵抗器４ａ
を接続し、ＮチャネルＭＯＳＦＥＴ３のドレイン部と接
続点８との間に第二の抵抗器４ｂを接続し、第一の抵抗
器４ａと並列に第一のトランスファゲート５ａを接続
し、第二の抵抗器４ｂと並列に第二のトランスファゲー
ト５ｂを接続し、第一のトランスファゲート５ａに２個
のインバータ６ａおよび６ｂを直列に接続し、第二のト
ランスファゲート５ｂに１個のインバータ６ｃと１個の
バッファ７とを直列に接続し、インバータ６ａおよび６
ｂの接続点をトランスファゲート５ａに接続し、インバ
ータ６ｃとバッファ７との接続点をトランスファゲート
５ｂに接続している。
【００１０】上述のように構成したトーテムポール出力
バッファは、インバータ６ｂおよびバッファ７に出力制
御信号１０を入力することによってスイッチング作用を
行う。インバータ６ａおよび６ｂならびにインバータ６
ｃおよびバッファ７は、それぞれトランスファゲート５
ａおよび５ｂに対して、出力制御信号１０と同相の、ま
たは位相を反転した制御信号を与える。
バッファは、インバータ６ｂおよびバッファ７に出力制
御信号１０を入力することによってスイッチング作用を
行う。インバータ６ａおよび６ｂならびにインバータ６
ｃおよびバッファ７は、それぞれトランスファゲート５
ａおよび５ｂに対して、出力制御信号１０と同相の、ま
たは位相を反転した制御信号を与える。
【００１１】インバータ６ａおよび６ｂを介した出力制
御信号によってＰチャネルＭＯＳＦＥＴ２がオン状態に
なる（ハイレベルの出力電流ＩOHが流れる）と、抵抗器
４ａの両端は、インバータ６ａおよびトランスファゲー
ト５ａの特性によって定まる遅延時間後に短絡される。
従って、それ迄の間は、抵抗器４ａは出力信号９の立上
り時間を抑制し、一定時間経過後に抵抗器４ａの両端を
短絡して出力電圧の低下を回避する。ローレベルの出力
電流ＩOLについても同様である。
御信号によってＰチャネルＭＯＳＦＥＴ２がオン状態に
なる（ハイレベルの出力電流ＩOHが流れる）と、抵抗器
４ａの両端は、インバータ６ａおよびトランスファゲー
ト５ａの特性によって定まる遅延時間後に短絡される。
従って、それ迄の間は、抵抗器４ａは出力信号９の立上
り時間を抑制し、一定時間経過後に抵抗器４ａの両端を
短絡して出力電圧の低下を回避する。ローレベルの出力
電流ＩOLについても同様である。
【００１２】出力制御信号１０がハイレベルからローレ
ベルに変化すると、ＰチャネルＭＯＳＦＥＴ２はオフ状
態からオン状態になり、出力電流ＩOHを供給しようとす
るが、出力制御信号１０がハイレベルのときは、トラン
スファゲート５ａはオフ状態になっているため、抵抗器
４ａの両端は短絡されておらず、出力電流ＩOHは抵抗器
４ａを介して供給される。従って出力信号９の立上り時
間ｔr は小さくなる。また、出力制御信号１０がハイレ
ベルからローレベルに変化すると、ＮチャネルＭＯＳＦ
ＥＴ３は、オン状態からオフ状態になる。このため、Ｃ
ＭＯＳ構造の場合、一定の時間の間、ＰチャネルＭＯＳ
ＦＥＴ２とＮチャネルＭＯＳＦＥＴ３が共にオン状態と
なり、電源１とグランド２１との間に貫通電流が流れ
る。
ベルに変化すると、ＰチャネルＭＯＳＦＥＴ２はオフ状
態からオン状態になり、出力電流ＩOHを供給しようとす
るが、出力制御信号１０がハイレベルのときは、トラン
スファゲート５ａはオフ状態になっているため、抵抗器
４ａの両端は短絡されておらず、出力電流ＩOHは抵抗器
４ａを介して供給される。従って出力信号９の立上り時
間ｔr は小さくなる。また、出力制御信号１０がハイレ
ベルからローレベルに変化すると、ＮチャネルＭＯＳＦ
ＥＴ３は、オン状態からオフ状態になる。このため、Ｃ
ＭＯＳ構造の場合、一定の時間の間、ＰチャネルＭＯＳ
ＦＥＴ２とＮチャネルＭＯＳＦＥＴ３が共にオン状態と
なり、電源１とグランド２１との間に貫通電流が流れ
る。
【００１３】図１の実施例においては、ＰチャネルＭＯ
ＳＦＥＴ２がオフ状態からオン状態に変化するとき、ト
ランスファゲート５ａはオフ状態になっているため、貫
通電流は、抵抗器４ａによって抑制される。
ＳＦＥＴ２がオフ状態からオン状態に変化するとき、ト
ランスファゲート５ａはオフ状態になっているため、貫
通電流は、抵抗器４ａによって抑制される。
【００１４】出力制御信号１０がローレベルからハイレ
ベルに変化することによって供給される出力電流ＩOLに
ついても同様である。
ベルに変化することによって供給される出力電流ＩOLに
ついても同様である。
【００１５】
【発明の効果】以上説明したように、本発明のトーテム
ポール出力バッファを有する半導体集積回路は、Ｐチャ
ネルＭＯＳＦＥＴ２のドレイン部およびとＮチャネルＭ
ＯＳＦＥＴ３のドレイン部の接続点と各ドレイン部との
間にそれぞれ抵抗器を直列に接続し、各抵抗器にそれぞ
れトランスファゲートを接続し、出力制御信号の状態の
変化があったとき、トランスファゲートによって抵抗器
の両端を所定の遅延時間で短絡することにより、立上り
時間および立上り時間を制御することができ、しかも貫
通電流を抑制できるはという効果があり、従って誤動作
の防止と放射ノイズの低減ができるという効果がある。
ポール出力バッファを有する半導体集積回路は、Ｐチャ
ネルＭＯＳＦＥＴ２のドレイン部およびとＮチャネルＭ
ＯＳＦＥＴ３のドレイン部の接続点と各ドレイン部との
間にそれぞれ抵抗器を直列に接続し、各抵抗器にそれぞ
れトランスファゲートを接続し、出力制御信号の状態の
変化があったとき、トランスファゲートによって抵抗器
の両端を所定の遅延時間で短絡することにより、立上り
時間および立上り時間を制御することができ、しかも貫
通電流を抑制できるはという効果があり、従って誤動作
の防止と放射ノイズの低減ができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の半導体集積回路の一例を示す回路図であ
る。
る。
１ 電源 ２・１２ ＰチャネルＭＯＳＦＥＴ ３・１３ ＮチャネルＭＯＳＦＥＴ ４ａ・４ｂ 抵抗器 ５ａ・５ｂ トランスファゲート ６ａ・６ｂ・６ｃ インバータ ７ バッファ ８ 接続点 ９・１９ 出力信号 １０ 出力制御信号 ２１ グランド
Claims (1)
- 【請求項１】 ＰチャネルＭＯＳＦＥＴのドレイン部と
ＮチャネルＭＯＳＦＥＴのドレイン部とを接続し、その
接続点から出力信号を取出すようにしたトーテムポール
出力バッファを有する半導体集積回路において、前記Ｐ
チャネルＭＯＳＦＥＴのドレイン部と前記接続点との間
に第一の抵抗器を接続し、前記ＮチャネルＭＯＳＦＥＴ
のドレイン部と前記接続点との間に第二の抵抗器を接続
し、前記第一の抵抗器と並列に第一のトランスファゲー
トを接続し、前記第二の抵抗器と並列に第二のトランス
ファゲートを接続し、前記第一のトランスファゲートに
２個のインバータを直列に接続し、前記第二のトランス
ファゲートに１個のインバータと１個のバッファとを直
列に接続したことを含むことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130373A JPH06112799A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130373A JPH06112799A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112799A true JPH06112799A (ja) | 1994-04-22 |
Family
ID=15032815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4130373A Withdrawn JPH06112799A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112799A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010062040A (ko) * | 1999-12-03 | 2001-07-07 | 스테펀 스코트 | 고 주파 ｍｏｓ 스위치 |
| US11184004B2 (en) | 2018-04-17 | 2021-11-23 | Denso Corporation | Semiconductor integrated circuit device |
-
1992
- 1992-05-22 JP JP4130373A patent/JPH06112799A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010062040A (ko) * | 1999-12-03 | 2001-07-07 | 스테펀 스코트 | 고 주파 ｍｏｓ 스위치 |
| US11184004B2 (en) | 2018-04-17 | 2021-11-23 | Denso Corporation | Semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |