JP3263145B2 - 半導体集積回路における出力バッファ回路 - Google Patents
半導体集積回路における出力バッファ回路Info
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- JP3263145B2 JP3263145B2 JP25719492A JP25719492A JP3263145B2 JP 3263145 B2 JP3263145 B2 JP 3263145B2 JP 25719492 A JP25719492 A JP 25719492A JP 25719492 A JP25719492 A JP 25719492A JP 3263145 B2 JP3263145 B2 JP 3263145B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路におけ
る出力負荷を駆動する出力バッファ回路に関し、特に出
力負荷を高速で駆動するオープンドレイン回路構成の出
力バッファ回路に関するものである。
る出力負荷を駆動する出力バッファ回路に関し、特に出
力負荷を高速で駆動するオープンドレイン回路構成の出
力バッファ回路に関するものである。
【０００２】
【従来の技術】現在、半導体集積回路の高速化に伴い、
データの出力の際に出力バッファ回路が出力負荷を高速
で駆動することが必要とされている。従来、この種の出
力バッファ回路として、図４に示す如きオープンドレイ
ン回路構成のものが使用されている。すなわち、図４に
おいて、出力端子４２に接続された負荷容量Ｃに対して
Ｎ型ＭＯＳトランジスタからなる出力ＭＯＳトランジス
タ４３が並列に接続されており、この出力ＭＯＳトラン
ジスタ４３はインバータ４４によって入力端子４１に印
加される入力電圧に応じて駆動される構成となってい
る。
データの出力の際に出力バッファ回路が出力負荷を高速
で駆動することが必要とされている。従来、この種の出
力バッファ回路として、図４に示す如きオープンドレイ
ン回路構成のものが使用されている。すなわち、図４に
おいて、出力端子４２に接続された負荷容量Ｃに対して
Ｎ型ＭＯＳトランジスタからなる出力ＭＯＳトランジス
タ４３が並列に接続されており、この出力ＭＯＳトラン
ジスタ４３はインバータ４４によって入力端子４１に印
加される入力電圧に応じて駆動される構成となってい
る。
【０００３】
【発明が解決しようとする課題】ところで、半導体集積
回路においては、パッケージの端子ピン等の寄生インダ
クタンスの発生は避けられなく、したがって、上述した
出力バッファ回路にあっても、出力ＭＯＳトランジスタ
４３のソースと接地間に接地端子（ピン）の寄生インダ
クタンスＬが存在する。このため、高速に負荷容量Ｃの
放電を行った場合、出力ＭＯＳトランジスタ４３を通っ
て過渡電流が一気に流れると、寄生インダクタンスＬが
存在することによって逆起電力が発生し、出力ＭＯＳト
ランジスタ４３のソース電位を持ち上げるように作用す
る。これにより、図５に示すように、半導体集積回路内
の接地電位Ｖssのふらつき、即ち電源ノイズＶＧが発生
する。そして、この現象が半導体集積回路の誤動作の原
因となる。
回路においては、パッケージの端子ピン等の寄生インダ
クタンスの発生は避けられなく、したがって、上述した
出力バッファ回路にあっても、出力ＭＯＳトランジスタ
４３のソースと接地間に接地端子（ピン）の寄生インダ
クタンスＬが存在する。このため、高速に負荷容量Ｃの
放電を行った場合、出力ＭＯＳトランジスタ４３を通っ
て過渡電流が一気に流れると、寄生インダクタンスＬが
存在することによって逆起電力が発生し、出力ＭＯＳト
ランジスタ４３のソース電位を持ち上げるように作用す
る。これにより、図５に示すように、半導体集積回路内
の接地電位Ｖssのふらつき、即ち電源ノイズＶＧが発生
する。そして、この現象が半導体集積回路の誤動作の原
因となる。
【０００４】本発明は、上述した点に鑑みてなされたも
のであり、負荷容量の充放電の際に半導体集積回路内の
接地電位に発生する電源ノイズを抑制し得る出力バッフ
ァ回路を提供することを目的とする。
のであり、負荷容量の充放電の際に半導体集積回路内の
接地電位に発生する電源ノイズを抑制し得る出力バッフ
ァ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明による出力バッフ
ァ回路は、半導体集積回路における出力負荷を駆動する
出力バッファ回路であって、出力端子に接続された負荷
容量を充放電駆動する出力トランジスタと、互いに直列
接続されかつ各制御電極が入力端子に共通接続された相
補型の一対のトランジスタからなり、入力端子の電位に
応じた出力電位を出力トランジスタの制御電極に印加す
ることによって当該出力トランジスタを駆動するインバ
ータと、出力トランジスタの制御電極の電位レベルに基
づいてインバータへの電源供給の制御をなす第１の制御
トランジスタと、出力端子の電位レベルに基づいてイン
バータへの電源供給の制御をなす少なくとも１個の第２
の制御トランジスタとを備えた構成となっている。
ァ回路は、半導体集積回路における出力負荷を駆動する
出力バッファ回路であって、出力端子に接続された負荷
容量を充放電駆動する出力トランジスタと、互いに直列
接続されかつ各制御電極が入力端子に共通接続された相
補型の一対のトランジスタからなり、入力端子の電位に
応じた出力電位を出力トランジスタの制御電極に印加す
ることによって当該出力トランジスタを駆動するインバ
ータと、出力トランジスタの制御電極の電位レベルに基
づいてインバータへの電源供給の制御をなす第１の制御
トランジスタと、出力端子の電位レベルに基づいてイン
バータへの電源供給の制御をなす少なくとも１個の第２
の制御トランジスタとを備えた構成となっている。
【０００６】
【作用】出力トランジスタの制御電極に、その出力トラ
ンジスタをオン状態とするための制御電圧を供給する径
路として、第１の制御トランジスタによる径路と第２の
制御トランジスタによる径路とを設け、これら径路を出
力トランジスタの制御電極の電位レベルおよび出力端子
の電位レベルに基づいて切り換える。これにより、出力
トランジスタの制御電極の電位レベルが徐々に変化する
ことになるため、出力トランジスタを通して流れる過渡
電流を抑えることができる。その結果、寄生インダクタ
ンスに起因して発生する電源ノイズを抑制できる。
ンジスタをオン状態とするための制御電圧を供給する径
路として、第１の制御トランジスタによる径路と第２の
制御トランジスタによる径路とを設け、これら径路を出
力トランジスタの制御電極の電位レベルおよび出力端子
の電位レベルに基づいて切り換える。これにより、出力
トランジスタの制御電極の電位レベルが徐々に変化する
ことになるため、出力トランジスタを通して流れる過渡
電流を抑えることができる。その結果、寄生インダクタ
ンスに起因して発生する電源ノイズを抑制できる。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、オープンドレイン回路構成の本発
明による出力バッファ回路の一実施例を示す回路図であ
る。図１において、負荷容量Ｃが接続された出力端子１
２と接地間には、負荷容量Ｃを充放電駆動するＮ型ＭＯ
Ｓトランジスタからなる出力ＭＯＳトランジスタ１３が
接続されている。この出力ＭＯＳトランジスタ１３のソ
ースと電源電圧ＧＮＤとの間には、接地端子の寄生イン
ダクタンスＬが存在する。
に説明する。図１は、オープンドレイン回路構成の本発
明による出力バッファ回路の一実施例を示す回路図であ
る。図１において、負荷容量Ｃが接続された出力端子１
２と接地間には、負荷容量Ｃを充放電駆動するＮ型ＭＯ
Ｓトランジスタからなる出力ＭＯＳトランジスタ１３が
接続されている。この出力ＭＯＳトランジスタ１３のソ
ースと電源電圧ＧＮＤとの間には、接地端子の寄生イン
ダクタンスＬが存在する。
【０００８】出力ＭＯＳトランジスタ１３は、インバー
タ１４によって入力端子１１に印加される入力電圧に応
じて駆動される。インバータ１４は、互いに直列接続さ
れた一対のＰ型ＭＯＳトランジスタ１５およびＮ型ＭＯ
Ｓトランジスタ１６によって構成されている。このイン
バータ１４において、Ｐ型ＭＯＳトランジスタ１５およ
びＮ型ＭＯＳトランジスタ１６の各ゲート（制御電極）
が入力端子１１に共通に接続され、ドレイン共通接続点
が出力ＭＯＳトランジスタ１３のゲートに接続されてい
る。Ｎ型ＭＯＳトランジスタ１６のソースは電源電圧Ｇ
ＮＤに接続されている。
タ１４によって入力端子１１に印加される入力電圧に応
じて駆動される。インバータ１４は、互いに直列接続さ
れた一対のＰ型ＭＯＳトランジスタ１５およびＮ型ＭＯ
Ｓトランジスタ１６によって構成されている。このイン
バータ１４において、Ｐ型ＭＯＳトランジスタ１５およ
びＮ型ＭＯＳトランジスタ１６の各ゲート（制御電極）
が入力端子１１に共通に接続され、ドレイン共通接続点
が出力ＭＯＳトランジスタ１３のゲートに接続されてい
る。Ｎ型ＭＯＳトランジスタ１６のソースは電源電圧Ｇ
ＮＤに接続されている。
【０００９】Ｐ型ＭＯＳトランジスタ１５のソースは、
共にＰ型ＭＯＳトランジスタからなる第１の制御ＭＯＳ
トランジスタ１７および第２の制御ＭＯＳトランジスタ
１８の各ドレインに接続されている。第１の制御ＭＯＳ
トランジスタ１７のゲートは、出力ＭＯＳトランジスタ
１３のゲートに接続されている。一方、第２の制御ＭＯ
Ｓトランジスタ１８のゲートは、出力端子１２に接続さ
れている。そして、第１，第２の制御ＭＯＳトランジス
タ１７，１８の各ソースには電源電圧Ｖｃｃが印加され
る。
共にＰ型ＭＯＳトランジスタからなる第１の制御ＭＯＳ
トランジスタ１７および第２の制御ＭＯＳトランジスタ
１８の各ドレインに接続されている。第１の制御ＭＯＳ
トランジスタ１７のゲートは、出力ＭＯＳトランジスタ
１３のゲートに接続されている。一方、第２の制御ＭＯ
Ｓトランジスタ１８のゲートは、出力端子１２に接続さ
れている。そして、第１，第２の制御ＭＯＳトランジス
タ１７，１８の各ソースには電源電圧Ｖｃｃが印加され
る。
【００１０】次に、上記構成の本発明による出力バッフ
ァ回路における出力端子１２の立下がり時の回路動作に
ついて、図２の動作波形図を参照しつつ説明する。先
ず、入力端子１１の電位ＩＮが“Ｈ”レベルにあり、負
荷容量Ｃが充電されている状態にある場合には、インバ
ータ１４のＮ型ＭＯＳトランジスタ１６がオン状態、Ｐ
型ＭＯＳトランジスタ１５がオフ状態のため、出力ＭＯ
Ｓトランジスタ１３のゲート電位Ｇは“Ｌ”レベルとな
る。これにより、出力ＭＯＳトランジスタ１３はオフ状
態、第１の制御ＭＯＳトランジスタ１７はオン状態、第
２の制御ＭＯＳトランジスタ１８はオフ状態となる。
ァ回路における出力端子１２の立下がり時の回路動作に
ついて、図２の動作波形図を参照しつつ説明する。先
ず、入力端子１１の電位ＩＮが“Ｈ”レベルにあり、負
荷容量Ｃが充電されている状態にある場合には、インバ
ータ１４のＮ型ＭＯＳトランジスタ１６がオン状態、Ｐ
型ＭＯＳトランジスタ１５がオフ状態のため、出力ＭＯ
Ｓトランジスタ１３のゲート電位Ｇは“Ｌ”レベルとな
る。これにより、出力ＭＯＳトランジスタ１３はオフ状
態、第１の制御ＭＯＳトランジスタ１７はオン状態、第
２の制御ＭＯＳトランジスタ１８はオフ状態となる。
【００１１】この状態から、入力端子１１の電位ＩＮを
“Ｈ”レベルから“Ｌ”レベルに変化させると、インバ
ータ１４のＮ型ＭＯＳトランジスタ１６がオフ状態、Ｐ
型ＭＯＳトランジスタ１５がオン状態になり、出力ＭＯ
Ｓトランジスタ１３のゲート電位Ｇが“Ｌ”レベルから
“Ｈ”レベルに変化しようとするため、出力ＭＯＳトラ
ンジスタ１３がオン状態になり始める。これにより、出
力端子１２の電位ＯＵＴは“Ｈ”レベルから“Ｌ”レベ
ルに変化を始める。
“Ｈ”レベルから“Ｌ”レベルに変化させると、インバ
ータ１４のＮ型ＭＯＳトランジスタ１６がオフ状態、Ｐ
型ＭＯＳトランジスタ１５がオン状態になり、出力ＭＯ
Ｓトランジスタ１３のゲート電位Ｇが“Ｌ”レベルから
“Ｈ”レベルに変化しようとするため、出力ＭＯＳトラ
ンジスタ１３がオン状態になり始める。これにより、出
力端子１２の電位ＯＵＴは“Ｈ”レベルから“Ｌ”レベ
ルに変化を始める。
【００１２】しかし、出力ＭＯＳトランジスタ１３のゲ
ート電位Ｇが“Ｈ”レベルに近づくことにより、第１の
制御ＭＯＳトランジスタ１７がオフ状態に近づくため、
出力ＭＯＳトランジスタ１３のゲート電位Ｇのレベル
は、第１の制御ＭＯＳトランジスタ１７の径路からだけ
では完全な“Ｈ”レベルとはならない（期間ｔ1 ）。と
ころが、このとき、出力端子１２の電位ＯＵＴが“Ｌ”
レベルに近づくことにより、第２の制御ＭＯＳトランジ
スタ１８がオン状態となるため、この径路により、出力
ＭＯＳトランジスタ１３のゲート電位Ｇは完全な“Ｈ”
レベルとなる（期間ｔ2 ）。
ート電位Ｇが“Ｈ”レベルに近づくことにより、第１の
制御ＭＯＳトランジスタ１７がオフ状態に近づくため、
出力ＭＯＳトランジスタ１３のゲート電位Ｇのレベル
は、第１の制御ＭＯＳトランジスタ１７の径路からだけ
では完全な“Ｈ”レベルとはならない（期間ｔ1 ）。と
ころが、このとき、出力端子１２の電位ＯＵＴが“Ｌ”
レベルに近づくことにより、第２の制御ＭＯＳトランジ
スタ１８がオン状態となるため、この径路により、出力
ＭＯＳトランジスタ１３のゲート電位Ｇは完全な“Ｈ”
レベルとなる（期間ｔ2 ）。
【００１３】上述したように、オープンドレイン回路構
成の出力バッファ回路において、出力ＭＯＳトランジス
タ１３のゲートに、その出力ＭＯＳトランジスタ１３を
オン状態とするための制御電圧を供給する径路として、
第１の制御ＭＯＳトランジスタ１７による径路と第２の
制御ＭＯＳトランジスタ１８による径路とを設け、これ
ら径路を出力ＭＯＳトランジスタ１３のゲート電位Ｇお
よび出力端子１２の電位ＯＵＴに基づいて切り換えるよ
うにしたので、出力ＭＯＳトランジスタ１３のゲート電
位Ｇのレベルを徐々に変化させることができる。これに
より、負荷容量Ｃを放電する際に、出力ＭＯＳトランジ
スタ１３を通して流れる過渡電流を抑えることができる
ため、図２と図５との対比から明らかなように、寄生イ
ンダクタンスＬを過渡電流が流れることに起因して発生
する電源ノイズＶＧを抑制できる。
成の出力バッファ回路において、出力ＭＯＳトランジス
タ１３のゲートに、その出力ＭＯＳトランジスタ１３を
オン状態とするための制御電圧を供給する径路として、
第１の制御ＭＯＳトランジスタ１７による径路と第２の
制御ＭＯＳトランジスタ１８による径路とを設け、これ
ら径路を出力ＭＯＳトランジスタ１３のゲート電位Ｇお
よび出力端子１２の電位ＯＵＴに基づいて切り換えるよ
うにしたので、出力ＭＯＳトランジスタ１３のゲート電
位Ｇのレベルを徐々に変化させることができる。これに
より、負荷容量Ｃを放電する際に、出力ＭＯＳトランジ
スタ１３を通して流れる過渡電流を抑えることができる
ため、図２と図５との対比から明らかなように、寄生イ
ンダクタンスＬを過渡電流が流れることに起因して発生
する電源ノイズＶＧを抑制できる。
【００１４】なお、上記実施例では、放電時の電源ノイ
ズＶＧを抑制する場合について説明したが、図３に示す
ように、出力ＭＯＳトランジスタとしてＰ型ＭＯＳトラ
ンジスタを、第１の制御ＭＯＳトランジスタとしてＮ型
ＭＯＳトランジスタを、第２の制御ＭＯＳトランジスタ
としてＮ型ＭＯＳトランジスタをそれぞれ用いたカレン
トフォース出力バッファ回路構成とすることにより、充
電時の電源ノイズを抑制することもできる。さらに、図
１の出力バッファ回路と図３の出力バッファ回路を併用
することにより、充電時の電源ノイズおよび放電時の電
源ノイズを共に抑制できる。
ズＶＧを抑制する場合について説明したが、図３に示す
ように、出力ＭＯＳトランジスタとしてＰ型ＭＯＳトラ
ンジスタを、第１の制御ＭＯＳトランジスタとしてＮ型
ＭＯＳトランジスタを、第２の制御ＭＯＳトランジスタ
としてＮ型ＭＯＳトランジスタをそれぞれ用いたカレン
トフォース出力バッファ回路構成とすることにより、充
電時の電源ノイズを抑制することもできる。さらに、図
１の出力バッファ回路と図３の出力バッファ回路を併用
することにより、充電時の電源ノイズおよび放電時の電
源ノイズを共に抑制できる。
【００１５】また、上記実施例においては、出力ＭＯＳ
トランジスタ１３をオン状態とするための制御電圧を供
給する径路として、第１の制御ＭＯＳトランジスタ１７
による径路と第２の制御ＭＯＳトランジスタ１８による
径路との２つの径路を設けるとしたが、第２の制御ＭＯ
Ｓトランジスタとして複数個のＭＯＳトランジスタを用
いて径路を複数個設け、これらのＭＯＳトランジスタを
出力端子１２の電位ＯＵＴのレベルに応じて順にオン状
態にするように構成することも可能である。この構成に
よれば、出力ＭＯＳトランジスタ１３のゲート電位Ｇの
レベルをより緩やかに変化させることができるので、電
源ノイズＶＧをより確実に抑制できる。
トランジスタ１３をオン状態とするための制御電圧を供
給する径路として、第１の制御ＭＯＳトランジスタ１７
による径路と第２の制御ＭＯＳトランジスタ１８による
径路との２つの径路を設けるとしたが、第２の制御ＭＯ
Ｓトランジスタとして複数個のＭＯＳトランジスタを用
いて径路を複数個設け、これらのＭＯＳトランジスタを
出力端子１２の電位ＯＵＴのレベルに応じて順にオン状
態にするように構成することも可能である。この構成に
よれば、出力ＭＯＳトランジスタ１３のゲート電位Ｇの
レベルをより緩やかに変化させることができるので、電
源ノイズＶＧをより確実に抑制できる。
【００１６】またさらに、上記実施例では、ＭＯＳトラ
ンジスタを用いた回路構成の出力バッファ回路に適用し
た場合について説明したが、本発明は、この種の回路構
成への適用に限定されるものではない。
ンジスタを用いた回路構成の出力バッファ回路に適用し
た場合について説明したが、本発明は、この種の回路構
成への適用に限定されるものではない。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
出力トランジスタの制御電極に、その出力トランジスタ
をオン状態とするための制御電圧を供給する径路とし
て、第１の制御トランジスタによる径路と第２の制御ト
ランジスタによる径路とを設け、これら径路を出力トラ
ンジスタの制御電極の電位レベルおよび出力端子の電位
レベルに基づいて切り換えるようにしたことにより、出
力トランジスタの制御電極の電位レベルが徐々に変化
し、出力トランジスタを通して流れる過渡電流を抑える
ことができるので、負荷容量を充放電する際に寄生イン
ダクタンスに起因して発生する電源ノイズを抑制でき、
その結果、電源ノイズによる半導体集積回路の誤動作を
防止できることになる。
出力トランジスタの制御電極に、その出力トランジスタ
をオン状態とするための制御電圧を供給する径路とし
て、第１の制御トランジスタによる径路と第２の制御ト
ランジスタによる径路とを設け、これら径路を出力トラ
ンジスタの制御電極の電位レベルおよび出力端子の電位
レベルに基づいて切り換えるようにしたことにより、出
力トランジスタの制御電極の電位レベルが徐々に変化
し、出力トランジスタを通して流れる過渡電流を抑える
ことができるので、負荷容量を充放電する際に寄生イン
ダクタンスに起因して発生する電源ノイズを抑制でき、
その結果、電源ノイズによる半導体集積回路の誤動作を
防止できることになる。
【図１】オープンドレイン回路構成の本発明による出力
バッファ回路の一実施例を示す回路図である。
バッファ回路の一実施例を示す回路図である。
【図２】本発明の回路動作を説明するための動作波形図
である。
である。
【図３】本発明による出力バッファ回路の他の実施例を
示す回路図である。
示す回路図である。
【図４】出力バッファ回路の従来例を示す回路図であ
る。
る。
【図５】従来例の回路動作を説明するための動作波形図
である。
である。
１１ 入力端子 １２ 出力端子 １３ 出力ＭＯＳトランジスタ １４ インバータ １７ 第１の制御ＭＯＳトランジスタ １８ 第２の制御ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−139915（ＪＰ，Ａ) 特開 平２−4008（ＪＰ，Ａ) 特開 平４−189024（ＪＰ，Ａ) 特開 平４−337923（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (1)
- 【請求項１】 半導体集積回路における出力負荷を駆動
する出力バッファ回路であって、 出力端子に接続された負荷容量を充放電駆動する出力ト
ランジスタと、互いに直列接続されかつ各制御電極が入
力端子に共通接続された相補型の一対のトランジスタか
らなり、前記入力端子の電位に応じた出力電位を前記出
力トランジスタの制御電極に印加することによって当該
出力トランジスタを駆動するインバータと、 前記出力トランジスタの制御電極の電位レベルに基づい
て前記インバータへの電源供給の制御をなす第１の制御
トランジスタと、 前記出力端子の電位レベルに基づいて前記インバータへ
の電源供給の制御をなす少なくとも１個の第２の制御ト
ランジスタとを備えたことを特徴とする半導体集積回路
における出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25719492A JP3263145B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路における出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25719492A JP3263145B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路における出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685633A JPH0685633A (ja) | 1994-03-25 |
| JP3263145B2 true JP3263145B2 (ja) | 2002-03-04 |
Family
ID=17302989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25719492A Expired - Fee Related JP3263145B2 (ja) | 1992-08-31 | 1992-08-31 | 半導体集積回路における出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263145B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4817372B2 (ja) * | 2006-03-28 | 2011-11-16 | 富士通セミコンダクター株式会社 | オープンドレイン出力回路 |
-
1992
- 1992-08-31 JP JP25719492A patent/JP3263145B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0685633A (ja) | 1994-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |