JP3612991B2 - 出力バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳの半導体集積回路に関し、出力電流を変えることが出来る出力バッファに関している。
【０００２】
【従来の技術】
従来ＣＭＯＳの半導体集積回路の出力バッファは出力電流の値は固定であるのが一般的である。特殊な用途の為に出力バッファの出力電流を変える事が出来るように例えば特許公開番号Ｓ６１２８８５１７の様な回路が知られている。
【０００３】
図４に従来の回路例を示す。図４において、１は電源端子、２はグランド（以下ＧＮＤと略す）、１１はデータの入力端子、１４は出力端子、１５は出力電流を変えるための制御入力端子、６１はＣＭＯＳで構成されたインバータ回路、４８から５０はエンハンスメントＰチャンネル型ＭＯＳトランジスタ（以下Ｐｃｈ−Ｔｒと略す）、２８から３０はエンハンスメントＮチャンネル型ＭＯＳトランジスタ（以下Ｎｃｈ−Ｔｒと略す）である。
【０００４】
インバータ６１の入力は入力端子１５と接続され、Ｐｃｈ−Ｔｒの４８と４９は直列に接続され４９のソースは電源に接続し、４８のドレインは出力端子１４に接続されている。Ｎｃｈ−Ｔｒの２８と２９も直列に接続され、２８のソースはＧＮＤに接続され、２９のドレインは出力端子１４につながっている。Ｐｃｈ−Ｔｒの５０はソースが電源にドレインが出力端子１４に接続されおり、Ｎｃｈ−Ｔｒ３０のドレインは出力端子１４に接続され、ソースはＧＮＤに接続されている。
【０００５】
Ｐｃｈ−Ｔｒ４８、５０のゲートとＮｃｈ−Ｔｒ２９、３０のゲートは入力端子１１と接続され、Ｐｈｃ−Ｔｒ４９のゲートはインバータ６１の出力と接続し、Ｎｃｈ−Ｔｒ２８のゲートは入力端子１５と直接接続している。
【０００６】
今、入力端子１５にローレベルを印加するとＰｃｈ−Ｔｒ４９とＮｃｈ−Ｔｒ２８はオフになる。その為、入力端子１１にハイレベル、ローレベルを印加しても実際にスイッチングするトランジスタＰｃｈ−Ｔｒの５０とＮｃｈ−Ｔｒの３０だけであり、出力電流は小さい。一方、入力端子１５にハイレベルを印加するとＰｃｈ−Ｔｒ４９とＮｃｈ−Ｔｒ２８はオンになり、入力端子１１の入力信号によってＰｃｈ−Ｔｒ４８と４９の直列トランジスタとＮｃｈ−Ｔｒ２８と２９の直列トランジスタも出力電流として加わることになり、出力電流は増加する。
【０００７】
【発明が解決しようとする課題】
図４の例では出力電流を制御するためのトランジスタと入力端子は１個だけであったが複数個設けることによって出力電流をより細かく制御することも出来る。しかしながらトランジスタをオン／オフさせて出力電流を制御しているので出力電流を細かく制御しようとすれば使用するトランジスタ数が非常に多くなる欠点がある。また、どんなにトランジスタの数を増やしても出力電流を連続的に変えることは不可能である。
【０００８】
本発明が解決しようとする課題は、使用するトランジスタ数が少なく、出力電流を連続的に変えることが出来るようにすることである。
【０００９】
【課題を解決するための手段】
本発明では、出力バッファのトランジスタを直列に接続して、一方のゲートには出力すべき信号を入力してもう一方のゲートに出力電流を制御するためのアナログ信号を入力する。このアナログ信号の電圧レベルを変えることによって出力電流を連続的に変えることが出来る。
【００１０】
【発明の実施の形態】
本発明の実施例を図１に示す。図１において１は電源、２はＧＮＤ、１１は入力端子、１２と１３は出力電流を制御するための制御入力端子、１４は出力端子である。２１から２３はＮｃｈ−Ｔｒで、４１から４３はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２１と２２は直列に接続され、ＧＮＤと出力端子１４の間に挿入されている。Ｐｃｈ−Ｔｒ４１と４２は直列に接続され、電源と出力端子１４の間に挿入されている。また、Ｎｃｈ−Ｔｒ２３とＰｃｈ−Ｔｒ４３のドレインは出力端子１４に共通接続され、２３のソースはＧＮＤに４３のソースは電源に接続されている。入力端子１１はトランジスタ２２、２３、４２、４３のゲートに接続され、入力端子１２はトランジスタ４１のゲートに入力端子１３はトランジスタ２１のゲートに接続されている。
【００１１】
今、入力端子１２に電源と同じ電位を与え、入力端子１３にはＧＮＤと同じ電位を与えると、Ｐｃｈ−Ｔｒ４１とＮｃｈ−Ｔｒ２１は完全にオフになる。その為入力端子１１に信号が入力されても出力に寄与するすなわち出力電流として有効になるのはランジスタ２３と４３のみになる。この状態が出力電流が最も小さい場合である。
【００１２】
次に入力端子１２にＧＮＤと同じ電位を与え、入力端子１３には電源と同じ電位を与えると、Ｐｃｈ−Ｔｒ４１とＮｃｈ−Ｔｒ２１は完全にオンになる。
【００１３】
この時に入力端子１１にローレベルを与えると出力は“Ｈ”になりこの時のハイレベル出力電流ＩＯＨはトランジスタ４３の出力電流と直列に接続されたトランジスタ４１と４２の出力電流の和となり、出力電流は最大になる。
【００１４】
また、入力端子１１にハイレベルを与えると出力は“Ｌ”になりこの時のローレベル出力電流ＩＯＬはトランジスタ２３の出力電流と直列に接続されたトランジスタ２１と２２の出力電流の和となり、やはり出力電流は最大になる。
【００１５】
次に、制御入力端子１２、１３に中間電位を与えたときの事を考える。電源電圧を３Ｖとし、入力端子１２に１．５Ｖを与えるとＰｃｈ−Ｔｒ４１はオンにはなるが完全なＯＮではなく、その等価的な抵抗値は入力端子１２にＧＮＤと同じ電位を与えた時より大きくなる。その為ハイレベル出力電流は前述の最大電流よりも小さくなる。
【００１６】
同様に入力端子１３にも１．５Ｖを与えるとＮｃｈ−Ｔｒ２１は完全なオンにはならないのでローレベル出力電流も前述の最大電流よりも小さくなる。
【００１７】
この様に、本発明では出力電流制御の入力端子に任意の電圧を与えることによって、出力電流を無段階に変えることが出来る。
【００１８】
図２に本発明の別の実施例を示す。図２において１は電源、２はＧＮＤ、１１は入力端子、１２と１３は出力電流を制御するための制御入力端子、１４は出力端子である。２４，２５はＮｃｈ−Ｔｒで、４４、４５はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２４と２５は直列に接続され、ＧＮＤと出力端子１４の間に挿入されている。Ｐｃｈ−Ｔｒ４４と４５は直列に接続され、電源と出力端子１４の間に挿入されている。入力端子１１はトランジスタ２４、４４のゲートに接続され、入力端子１２はトランジスタ４５のゲートに、入力端子１３はトランジスタ２５のゲートに接続されている。
【００１９】
図２の例では出力電流を制御するトランジスタが出力端子側に入れている点と、最低出力電流を決めているトランジスタ（図１の２３と４３）がない点が異なっている。図２の回路ではハイレベル出力電流を制御している入力端子１２に電源電圧と同じ電圧を与えるとＰｃｈ−Ｔｒ４５は完全にオフになるのでハイレベル出力電流も完全に０になってしまう。入力端子１２にＧＮＤと同じ電位を与えるとＰｃｈ−Ｔｒ４５は完全なオンになりハイレベル出力電流は最大になる。
【００２０】
同様に入力端子１３にＧＮＤと同じ電位を与えるとＮｃ−Ｔｒは完全にオフになりローレベル出力電流は完全な０になってしまう。入力端子１３に電源電圧と同じ電位を与えるとＮｃｈ−Ｔｒ２５は完全なオンとなりローレベル出力電流は最大になる。
【００２１】
図２の例では図１の回路例と比べて出力電流を０から最大出力まで変えられるという利点がある。また、出力電流を制御しているトランジスタが出力端子側についているので主力電流が０の状態での出力端子の寄生容量が小さいというメリットもある。
【００２２】
図３に本発明の別の実施例を示す。図３において、１は電源、２はＧＮＤ、１１は入力端子、１２と１３は出力電流を制御するための制御入力端子、１４は出力端子である。２６と２７はＮｃｈ−Ｔｒで、４６と４７はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２６はソースがＧＮＤにドレインがＰｃｈ−Ｔｒ４６のドレインおよび、Ｎｃｈ−Ｔｒ２７のソースとＰｃｈ−Ｔｒ４７のソースと共通接続され、Ｐｃｈ−Ｔｒ４６のソースは電源に接続している。Ｐｃｈ−Ｔｒ４７のドレインとＮｃｈ−Ｔｒ２７のドレインが共通接続されて出力端子１４につながっている。入力端子１１はトランジスタ２６と４６のゲートに接続され、入力端子１２はＰｃｈ−Ｔｒ４７のゲートに入力端子１３はＮｃｈ−Ｔｒ２７のゲートに接続されている。
【００２３】
図３の回路ではＮｃｈ−Ｔｒ２７とＰｃｈ−Ｔｒ４７で構成されたトランスミッションゲートで出力電流の値を制御するようにしている点が図１や図２の回路と大きく異なっている点である。トランスミッションゲートを使用しているので、Ｐｃｈ−Ｔｒ４６とＮｃｈ−Ｔｒ２６で構成されるインバーター出力のをこのトランスミッションゲートの抵抗値を制御することによって出力電流を制御している。トランスミッションゲートはＰｃｈ−Ｔｒ４７とＮｃｈ−Ｔｒ２７で構成されているのでこれら２つのトランジスタの合成抵抗がトランスミッションゲートの等価的な抵抗になる。その為、小さなトランジスタサイズでも等価的な抵抗は小さくすることができる。また、図２の例では出力電流制御入力端子１２に電源と同じ電位を与えるとハイレベル出力電流（ＩＯＨ）は完全に０になり出力はＬレベルに固定されてしまうが、図３の場合には入力端子１２に電源と同じ電位を与えてももう一方のＮｃｈ−Ｔｒ２７が完全なオフ状態でなければハイレベル出力電流はわずかであっても流れる事になり、出力はＨ／Ｌに変化することが出来るという利点がある。
【００２４】
以上の説明では出力バッファは通常の出力バッファとして説明したが、３ステート出力バッファにおいても出力トランジスタの前段のプリドライバーを変えることによって同じように適用することが出来る。
【００２５】
また、一般的にＣＭＯＳのデジタル回路においてはアナログ信号を取り扱うことは難しく、本発明の出力バッファの出力電流制御端子に与える電位をどこから供給するかが問題となる。もちろん、半導体集積回路上でアナログ電圧を発生するような回路を内蔵して、この回路で生成した電圧を制御入力端子に与えることも出来る。
【００２６】
また、もっと簡単な方法として、ＩＣの外部端子から静電気対策の入力バッファなどを経由して出力電流制御端子に電圧を供給する方法がある。一般的にバスの出力端子などでは、同じ出力バッファが複数使用されることが多く、これら複数の出力バッファを同じ出力電流に制御したい事がある。この場合には、出力電流制御端子を共通に接続することによって同時に制御出来るのでＩＣの外部端子をいたずらに増やさなくても良く、効率的に本発明を使用することが出来る。
【００２７】
【発明の効果】
以上説明したように、本発明を使用すれば出力電流の値を制御入力端子に加える電圧レベルによって連続的に変えることが出来るという効果がある。これによって、従来であれば半導体集積回路の出力端子に接続される負荷容量が変わると遅延時間も変わってしまったが、本発明を使用すれば、出力電流を調整して遅延時間を同じする事も出来る。
【図面の簡単な説明】
【図１】本発明の出力バッファの回路図を示す図。
【図２】本発明の実施例２の回路図を示す図。
【図３】本発明の別の実施例の回路図を示す図。
【図４】従来の回路例を示す図。
【符号の説明】
１は電源
２はＧＮＤ
１１は出力バッファの入力端子
１２、１３は出力電流制御の為の入力端子
１４は出力バッファの出力端子
２１〜３０はＮチャンネル型ＭＯＳトランジスタ
４１〜５０はＰチャンネル型ＭＯＳトランジスタ
６１はインバータ
【発明の属する技術分野】
本発明はＣＭＯＳの半導体集積回路に関し、出力電流を変えることが出来る出力バッファに関している。
【０００２】
【従来の技術】
従来ＣＭＯＳの半導体集積回路の出力バッファは出力電流の値は固定であるのが一般的である。特殊な用途の為に出力バッファの出力電流を変える事が出来るように例えば特許公開番号Ｓ６１２８８５１７の様な回路が知られている。
【０００３】
図４に従来の回路例を示す。図４において、１は電源端子、２はグランド（以下ＧＮＤと略す）、１１はデータの入力端子、１４は出力端子、１５は出力電流を変えるための制御入力端子、６１はＣＭＯＳで構成されたインバータ回路、４８から５０はエンハンスメントＰチャンネル型ＭＯＳトランジスタ（以下Ｐｃｈ−Ｔｒと略す）、２８から３０はエンハンスメントＮチャンネル型ＭＯＳトランジスタ（以下Ｎｃｈ−Ｔｒと略す）である。
【０００４】
インバータ６１の入力は入力端子１５と接続され、Ｐｃｈ−Ｔｒの４８と４９は直列に接続され４９のソースは電源に接続し、４８のドレインは出力端子１４に接続されている。Ｎｃｈ−Ｔｒの２８と２９も直列に接続され、２８のソースはＧＮＤに接続され、２９のドレインは出力端子１４につながっている。Ｐｃｈ−Ｔｒの５０はソースが電源にドレインが出力端子１４に接続されおり、Ｎｃｈ−Ｔｒ３０のドレインは出力端子１４に接続され、ソースはＧＮＤに接続されている。
【０００５】
Ｐｃｈ−Ｔｒ４８、５０のゲートとＮｃｈ−Ｔｒ２９、３０のゲートは入力端子１１と接続され、Ｐｈｃ−Ｔｒ４９のゲートはインバータ６１の出力と接続し、Ｎｃｈ−Ｔｒ２８のゲートは入力端子１５と直接接続している。
【０００６】
今、入力端子１５にローレベルを印加するとＰｃｈ−Ｔｒ４９とＮｃｈ−Ｔｒ２８はオフになる。その為、入力端子１１にハイレベル、ローレベルを印加しても実際にスイッチングするトランジスタＰｃｈ−Ｔｒの５０とＮｃｈ−Ｔｒの３０だけであり、出力電流は小さい。一方、入力端子１５にハイレベルを印加するとＰｃｈ−Ｔｒ４９とＮｃｈ−Ｔｒ２８はオンになり、入力端子１１の入力信号によってＰｃｈ−Ｔｒ４８と４９の直列トランジスタとＮｃｈ−Ｔｒ２８と２９の直列トランジスタも出力電流として加わることになり、出力電流は増加する。
【０００７】
【発明が解決しようとする課題】
図４の例では出力電流を制御するためのトランジスタと入力端子は１個だけであったが複数個設けることによって出力電流をより細かく制御することも出来る。しかしながらトランジスタをオン／オフさせて出力電流を制御しているので出力電流を細かく制御しようとすれば使用するトランジスタ数が非常に多くなる欠点がある。また、どんなにトランジスタの数を増やしても出力電流を連続的に変えることは不可能である。
【０００８】
本発明が解決しようとする課題は、使用するトランジスタ数が少なく、出力電流を連続的に変えることが出来るようにすることである。
【０００９】
【課題を解決するための手段】
本発明では、出力バッファのトランジスタを直列に接続して、一方のゲートには出力すべき信号を入力してもう一方のゲートに出力電流を制御するためのアナログ信号を入力する。このアナログ信号の電圧レベルを変えることによって出力電流を連続的に変えることが出来る。
【００１０】
【発明の実施の形態】
本発明の実施例を図１に示す。図１において１は電源、２はＧＮＤ、１１は入力端子、１２と１３は出力電流を制御するための制御入力端子、１４は出力端子である。２１から２３はＮｃｈ−Ｔｒで、４１から４３はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２１と２２は直列に接続され、ＧＮＤと出力端子１４の間に挿入されている。Ｐｃｈ−Ｔｒ４１と４２は直列に接続され、電源と出力端子１４の間に挿入されている。また、Ｎｃｈ−Ｔｒ２３とＰｃｈ−Ｔｒ４３のドレインは出力端子１４に共通接続され、２３のソースはＧＮＤに４３のソースは電源に接続されている。入力端子１１はトランジスタ２２、２３、４２、４３のゲートに接続され、入力端子１２はトランジスタ４１のゲートに入力端子１３はトランジスタ２１のゲートに接続されている。
【００１１】
今、入力端子１２に電源と同じ電位を与え、入力端子１３にはＧＮＤと同じ電位を与えると、Ｐｃｈ−Ｔｒ４１とＮｃｈ−Ｔｒ２１は完全にオフになる。その為入力端子１１に信号が入力されても出力に寄与するすなわち出力電流として有効になるのはランジスタ２３と４３のみになる。この状態が出力電流が最も小さい場合である。
【００１２】
次に入力端子１２にＧＮＤと同じ電位を与え、入力端子１３には電源と同じ電位を与えると、Ｐｃｈ−Ｔｒ４１とＮｃｈ−Ｔｒ２１は完全にオンになる。
【００１３】
この時に入力端子１１にローレベルを与えると出力は“Ｈ”になりこの時のハイレベル出力電流ＩＯＨはトランジスタ４３の出力電流と直列に接続されたトランジスタ４１と４２の出力電流の和となり、出力電流は最大になる。
【００１４】
また、入力端子１１にハイレベルを与えると出力は“Ｌ”になりこの時のローレベル出力電流ＩＯＬはトランジスタ２３の出力電流と直列に接続されたトランジスタ２１と２２の出力電流の和となり、やはり出力電流は最大になる。
【００１５】
次に、制御入力端子１２、１３に中間電位を与えたときの事を考える。電源電圧を３Ｖとし、入力端子１２に１．５Ｖを与えるとＰｃｈ−Ｔｒ４１はオンにはなるが完全なＯＮではなく、その等価的な抵抗値は入力端子１２にＧＮＤと同じ電位を与えた時より大きくなる。その為ハイレベル出力電流は前述の最大電流よりも小さくなる。
【００１６】
同様に入力端子１３にも１．５Ｖを与えるとＮｃｈ−Ｔｒ２１は完全なオンにはならないのでローレベル出力電流も前述の最大電流よりも小さくなる。
【００１７】
この様に、本発明では出力電流制御の入力端子に任意の電圧を与えることによって、出力電流を無段階に変えることが出来る。
【００１８】
図２に本発明の別の実施例を示す。図２において１は電源、２はＧＮＤ、１１は入力端子、１２と１３は出力電流を制御するための制御入力端子、１４は出力端子である。２４，２５はＮｃｈ−Ｔｒで、４４、４５はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２４と２５は直列に接続され、ＧＮＤと出力端子１４の間に挿入されている。Ｐｃｈ−Ｔｒ４４と４５は直列に接続され、電源と出力端子１４の間に挿入されている。入力端子１１はトランジスタ２４、４４のゲートに接続され、入力端子１２はトランジスタ４５のゲートに、入力端子１３はトランジスタ２５のゲートに接続されている。
【００１９】
図２の例では出力電流を制御するトランジスタが出力端子側に入れている点と、最低出力電流を決めているトランジスタ（図１の２３と４３）がない点が異なっている。図２の回路ではハイレベル出力電流を制御している入力端子１２に電源電圧と同じ電圧を与えるとＰｃｈ−Ｔｒ４５は完全にオフになるのでハイレベル出力電流も完全に０になってしまう。入力端子１２にＧＮＤと同じ電位を与えるとＰｃｈ−Ｔｒ４５は完全なオンになりハイレベル出力電流は最大になる。
【００２０】
同様に入力端子１３にＧＮＤと同じ電位を与えるとＮｃ−Ｔｒは完全にオフになりローレベル出力電流は完全な０になってしまう。入力端子１３に電源電圧と同じ電位を与えるとＮｃｈ−Ｔｒ２５は完全なオンとなりローレベル出力電流は最大になる。
【００２１】
図２の例では図１の回路例と比べて出力電流を０から最大出力まで変えられるという利点がある。また、出力電流を制御しているトランジスタが出力端子側についているので主力電流が０の状態での出力端子の寄生容量が小さいというメリットもある。
【００２２】
図３に本発明の別の実施例を示す。図３において、１は電源、２はＧＮＤ、１１は入力端子、１２と１３は出力電流を制御するための制御入力端子、１４は出力端子である。２６と２７はＮｃｈ−Ｔｒで、４６と４７はＰｃｈ−Ｔｒである。Ｎｃｈ−Ｔｒ２６はソースがＧＮＤにドレインがＰｃｈ−Ｔｒ４６のドレインおよび、Ｎｃｈ−Ｔｒ２７のソースとＰｃｈ−Ｔｒ４７のソースと共通接続され、Ｐｃｈ−Ｔｒ４６のソースは電源に接続している。Ｐｃｈ−Ｔｒ４７のドレインとＮｃｈ−Ｔｒ２７のドレインが共通接続されて出力端子１４につながっている。入力端子１１はトランジスタ２６と４６のゲートに接続され、入力端子１２はＰｃｈ−Ｔｒ４７のゲートに入力端子１３はＮｃｈ−Ｔｒ２７のゲートに接続されている。
【００２３】
図３の回路ではＮｃｈ−Ｔｒ２７とＰｃｈ−Ｔｒ４７で構成されたトランスミッションゲートで出力電流の値を制御するようにしている点が図１や図２の回路と大きく異なっている点である。トランスミッションゲートを使用しているので、Ｐｃｈ−Ｔｒ４６とＮｃｈ−Ｔｒ２６で構成されるインバーター出力のをこのトランスミッションゲートの抵抗値を制御することによって出力電流を制御している。トランスミッションゲートはＰｃｈ−Ｔｒ４７とＮｃｈ−Ｔｒ２７で構成されているのでこれら２つのトランジスタの合成抵抗がトランスミッションゲートの等価的な抵抗になる。その為、小さなトランジスタサイズでも等価的な抵抗は小さくすることができる。また、図２の例では出力電流制御入力端子１２に電源と同じ電位を与えるとハイレベル出力電流（ＩＯＨ）は完全に０になり出力はＬレベルに固定されてしまうが、図３の場合には入力端子１２に電源と同じ電位を与えてももう一方のＮｃｈ−Ｔｒ２７が完全なオフ状態でなければハイレベル出力電流はわずかであっても流れる事になり、出力はＨ／Ｌに変化することが出来るという利点がある。
【００２４】
以上の説明では出力バッファは通常の出力バッファとして説明したが、３ステート出力バッファにおいても出力トランジスタの前段のプリドライバーを変えることによって同じように適用することが出来る。
【００２５】
また、一般的にＣＭＯＳのデジタル回路においてはアナログ信号を取り扱うことは難しく、本発明の出力バッファの出力電流制御端子に与える電位をどこから供給するかが問題となる。もちろん、半導体集積回路上でアナログ電圧を発生するような回路を内蔵して、この回路で生成した電圧を制御入力端子に与えることも出来る。
【００２６】
また、もっと簡単な方法として、ＩＣの外部端子から静電気対策の入力バッファなどを経由して出力電流制御端子に電圧を供給する方法がある。一般的にバスの出力端子などでは、同じ出力バッファが複数使用されることが多く、これら複数の出力バッファを同じ出力電流に制御したい事がある。この場合には、出力電流制御端子を共通に接続することによって同時に制御出来るのでＩＣの外部端子をいたずらに増やさなくても良く、効率的に本発明を使用することが出来る。
【００２７】
【発明の効果】
以上説明したように、本発明を使用すれば出力電流の値を制御入力端子に加える電圧レベルによって連続的に変えることが出来るという効果がある。これによって、従来であれば半導体集積回路の出力端子に接続される負荷容量が変わると遅延時間も変わってしまったが、本発明を使用すれば、出力電流を調整して遅延時間を同じする事も出来る。
【図面の簡単な説明】
【図１】本発明の出力バッファの回路図を示す図。
【図２】本発明の実施例２の回路図を示す図。
【図３】本発明の別の実施例の回路図を示す図。
【図４】従来の回路例を示す図。
【符号の説明】
１は電源
２はＧＮＤ
１１は出力バッファの入力端子
１２、１３は出力電流制御の為の入力端子
１４は出力バッファの出力端子
２１〜３０はＮチャンネル型ＭＯＳトランジスタ
４１〜５０はＰチャンネル型ＭＯＳトランジスタ
６１はインバータ
Claims (1)
- ソース電極が電源に接続された第１のＰチャンネル型ＭＯＳトランジスタと、
ソース電極がグランドに接続された第２のＮチャンネル型ＭＯＳトランジスタと、
ソース電極が、前記第１のＰチャンネル型ＭＯＳトランジスタのドレイン電極と前記第２のＮチャンネル型ＭＯＳトランジスタのドレイン電極とに接続された第３のＰチャンネル型ＭＯＳトランジスタと、
ソース電極が、前記第１のＰチャンネル型ＭＯＳトランジスタのドレイン電極と前記第２のＮチャンネル型ＭＯＳトランジスタのドレイン電極とに接続された第４のＮチャンネル型ＭＯＳトランジスタと、
前記第３のＰチャンネル型ＭＯＳトランジスタのドレイン端子と前記第４のＮチャンネル型ＭＯＳトランジスタのドレイン端子とが接続された出力端子と、
を備え、
前記第３のＰチャンネル型ＭＯＳトランジスタのゲート電極には任意の電圧レベルが与えられ、前記第４のＮチャンネル型ＭＯＳトランジスタのゲート電極には前記任意の電圧レベルとは別の任意の電圧レベルが与えられて出力電流を制御することを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06376298A JP3612991B2 (ja) | 1998-03-13 | 1998-03-13 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06376298A JP3612991B2 (ja) | 1998-03-13 | 1998-03-13 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261395A JPH11261395A (ja) | 1999-09-24 |
| JP3612991B2 true JP3612991B2 (ja) | 2005-01-26 |
Family
ID=13238730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06376298A Expired - Fee Related JP3612991B2 (ja) | 1998-03-13 | 1998-03-13 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3612991B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8618842B2 (en) * | 2011-09-30 | 2013-12-31 | Qualcomm Incorporated | Differential PVT/timing-skew-tolerant self-correcting circuits |
-
1998
- 1998-03-13 JP JP06376298A patent/JP3612991B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11261395A (ja) | 1999-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101105 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111105 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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