JP4145410B2 - 出力バッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、マイクロプロセッサや半導体記憶装置などのＩＣチップの出力バッファ回路に関し、特に外部電源電圧がトランジスタの耐圧より高い場合に用いて好適な出力バッファ回路に関するものである。
【０００２】
【従来の技術】
従来、ＩＣチップの外部電源電圧がＩＣチップを駆動する内部電源電圧と異なることが多い。外部電源電圧がＩＣ内部のトランジスタの耐圧より低い場合には容易に前記ＩＣ内部に前記外部電源電圧に対応可能な出力回路を用意することができる。
一方、外部電源電圧がＩＣ内部のトランジスタの耐圧より高い場合には外付けで昇圧回路ＩＣを用いたり、前記外部電源電圧に耐えられるようなトランジスタを使用する必要があった。
【０００３】
【発明が解決しようとする課題】
従来の出力バッファ回路は以上のように構成されていたので、外部電源電圧がＩＣ内部のトランジスタの耐圧より高い場合、外付けＩＣなどを用いることによりコストが増大する課題があった。
【０００４】
また、基板上のＩＣなどの実装面積が、外付けのＩＣを用いることにより制約される課題があった。
【０００５】
また、外付けＩＣによるＩ／Ｆ部の信号遅延量が増加する課題があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、外部電源電圧よりも耐圧の低いトランジスタの使用を可能にし、前記外部電源電圧がＩＣチップの内部電源電圧より高い場合に必要であった外付けＩＣを不要にし、また回路構成を簡略化することでコストの増大を抑制し、また基板上の面積が制約されるのを回避し、さらに前記外付けＩＣを用いた場合や耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加などを回避できる前記ＩＣチップ内に構成された出力バッファ回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る出力バッファ回路は、出力端子、および、バックゲートの電位により端子間に印加される電圧が調整され、外部電源電圧の中間電圧が印加されるゲートが共通接続され、前記外部電源電圧と基準電圧との間に接続された相補型のトランジスタを有した出力回路と、前記中間電圧と前記外部電源電圧とが供給され、内部電源電圧レベルの入力信号を、前記中間電圧と前記外部電源電圧との間の信号レベルへ変換するレベルシフト回路と、前記中間電圧を生成する電圧発生回路と、前記中間電圧と前記外部電源電圧との間で動作し、前記レベルシフト回路でレベル変換された前記入力信号を、前記出力回路の前記出力端子と前記外部電源電圧との間に接続されているトランジスタを制御可能な、前記中間電圧と前記外部電源電圧との間で振れる信号レベルへ変換する第１のドライブ回路と、前記中間電圧と前記基準電圧との間で動作し、前記内部電源電圧レベルの前記入力信号を、前記出力回路の前記出力端子と前記基準電圧との間に接続されているトランジスタを制御可能な、前記中間電圧と前記グランドとの間で振れる信号レベルへ変換する第２のドライブ回路とを備え、前記出力回路は、前記相補型のトランジスタと前記外部電源電圧との間に接続され、ゲートに前記第１のドライブ回路の出力を受ける第１のＰチャネルＭＯＳトランジスタと、前記相補型のトランジスタと前記基準電圧との間に接続され、ゲートに前記第２のドライブ回路の出力を受ける第１のＮチャネルＭＯＳトランジスタとをさらに有し、前記第１のＰチャネルＭＯＳトランジスタのバックゲートには前記外部電源電圧が供給され、前記第１のＮチャネルＭＯＳトランジスタのバックゲートには前記基準電圧が供給されているようにしたものである。
【０００９】
この発明に係る出力バッファ回路は、前記相補型のトランジスタは、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成され、前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの各々のバックゲートがソース側と接続されているようにしたものである。
【００１０】
この発明に係る出力バッファ回路は、前記相補型のトランジスタは、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成され、前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの各々のバックゲートへ電圧を印加し、かつ各前記バックゲートへ印加する電圧をそれぞれ前記第２のＰチャネルＭＯＳトランジスタの耐圧および前記第２のＮチャネルＭＯＳトランジスタの耐圧以内に制御可能にする印加電圧制御回路をさらに有するようにしたものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。
実施の形態１．
図１は、この実施の形態１による出力バッファ回路を備えた半導体装置を示す全体構成図である。図１において、１００はマイクロプロセッサ（ＩＣチップ）、１０２はマイクロプロセッサ１００のＩ／Ｏ、１０３はＣＰＵ、１０４はＲＡＭなどの内部記憶装置である。
マイクロプロセッサ１００は、外部ＩＣや外部基板との間でＩ／Ｏ１０２を用いてデータや信号などの入出力を行う。
【００１２】
なお、以下の説明では、一例として内部電源電圧ＶＣＣ１が１．８Ｖ、外部電源電圧が５Ｖ、トランジスタの耐圧は３．３Ｖと２．５Ｖの２種類であり、Ｐｃｈトランジスタ閾値をＰｃｈＶｔｈ、Ｎｃｈトランジスタ閾値をＮｃｈＶｔｈで表わし、ＰｃｈＶｔｈおよびＮｃｈＶｔｈを０．７Ｖ、電圧発生装置により出力される電圧ＶＣＣ２を２．５Ｖとする。
【００１３】
図２および図３は、図１に示すＩ／Ｏ１０２における出力バッファ回路の具体的な回路構成を示す回路図である。図２において、ＶＣＣＥは外部電源電圧、ＶＳＳＥは外部のグランドである。ＶＣＣ２は外部電源電圧ＶＣＣＥ以下の電圧であり、例えば外部電源電圧ＶＣＣＥの半分の電圧ＶＣＣＥ／２である。また、図２および図３における各グランドは共通接続されている。
【００１４】
１はＰｃｈトランジスタ（トランジスタ，出力回路）、２はＰｃｈトランジスタ（相補型のトランジスタ，出力回路）、３はＮｃｈトランジスタ（相補型のトランジスタ，出力回路）、４はＮｃｈトランジスタ（トランジスタ，出力回路）、１５，１６，１９，２０はＰｃｈトランジスタ、１７，１８，２１，２２はＮｃｈトランジスタである。
【００１５】
６はレベルシフト回路である。２３はグランドを基準電位、外部電源電圧ＶＣＣＥを電源電圧として動作し、前記外部電源電圧ＶＣＣＥの１／２の中間電圧ＶＣＣ２を発生する電圧発生回路である。なお、電圧発生回路２３の回路構成を図４に示す。
【００１６】
２４はグランドを基準電位、中間電圧ＶＣＣ２を電源電圧として動作するインバータ、Ｃ１はレベルシフト回路６でレベル変換された入力信号を前記中間電圧ＶＣＣ２を基準電位とする前記外部電源電圧ＶＣＣＥのレベルの信号へ変換し、Ｐｃｈトランジスタ１のゲート端子へ供給する回路（第１のドライブ回路）、Ｃ２はＩＣチップの内部電源電圧レベルの入力信号をグランドを基準電位とする前記中間電圧ＶＣＣ２のレベルの信号へ変換し、Ｎｃｈトランジスタ４のゲート端子へ供給する回路（第２のドライブ回路）である。
【００１７】
なお、前記Ｐｃｈトランジスタ１，２，１５，１６，１９，２０およびインバータ２４を構成するトランジスタと、前記Ｎｃｈトランジスタ３，４，１７，１８，２１，２２は３．３Ｖの耐圧を有した構成となっている。また、インバータ２４は高速化を図るため、ノーマル（２．５Ｖ）の耐圧を有した構成になっている。
【００１８】
また、回路Ｃ１は、ノードＮ１の電位をＶＣＣ２とＶＣＣＥとの間で振れるようにしてＰｃｈトランジスタ１がプロセスの変動によりオン／オフされにくくなる状況を回避し、確実にオン／オフされるようにする機能を有している。
【００１９】
また、Ｐｃｈトランジスタ２のバックゲートをＰｃｈトランジスタ２のソース側へ接続し、また、Ｎｃｈトランジスタ３のバックゲートをＮｃｈトランジスタ３のソース側へ接続することで、Ｐｃｈトランジスタ２とＮｃｈトランジスタ３のゲート電圧を共通化した回路構成となっている。
【００２０】
図３は、レベルシフト回路６の構成を示す回路図である。
このレベルシフト回路６は外部電源電圧ＶＣＣＥと外部のグランドＶＳＳＥとにより動作する回路である。図において６０，６７，６８，６９はＰｃｈトランジスタ、６１，６２，６３，６４はＮｃｈトランジスタである。６５はグランドレベルを基準電位、内部電源電圧ＶＣＣ１を電源電圧として動作するインバータである。
【００２１】
次に、動作について説明する。
まず、図３に示すレベルシフト回路６の動作について説明する。
（入力ＩＮに０Ｖが入力された場合）
図３の入力ＩＮに０Ｖが入力されるとＮｃｈトランジスタ６３はオフとなり、またＮｃｈトランジスタ６４のゲートには内部電源電圧ＶＣＣ１が印加されるので、Ｎｃｈトランジスタ６４はオンとなり、ノードＮ９の電位は０Ｖとなる。
【００２２】
次に、Ｎｃｈトランジスタ６２は、ノードＮ９の電位が０Ｖとなり、またゲートにはＶＣＣ２が印加されているのでオンとなり、この結果、ノードＮ７の電位も０Ｖとなる。
【００２３】
Ｐｃｈトランジスタ６０はゲートにＶＣＣ２が印加されており、かつＰｃｈトランジスタ６０の駆動能力がＰｃｈトランジスタ６８より十分大きければ、Ｐｃｈトランジスタ６８の状態に関係なくノードＮ５の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度で落ち着く。
【００２４】
この結果、Ｐｃｈトランジスタ６７のゲートにＶＣＣ２＋ＰｃｈＶｔｈの電圧がかかることによりオンされ、出力ＯＵＴ１の電位がＶＣＣＥとなる。この時、ゲートに外部電源電圧ＶＣＣＥが印加されるＰｃｈトランジスタ６８はオフの状態を維持する。
【００２５】
また、Ｐｃｈトランジスタ６９は出力ＯＵＴ１の電位が外部電源電圧ＶＣＣＥとなったことによりオンされノードＮ６もＶＣＣＥとなる。
そして、Ｎｃｈトランジスタ６３はドライブされておらずＮｃｈトランジスタ６１のゲートにＶＣＣ２がかかっているので、ノードＮ８はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
【００２６】
つまり、入力ＩＮに０Ｖが印加されることにより出力ＯＵＴ１の電位がＶＣＣＥになったことがわかる。
また、このレベルシフト回路６でも、Ｐｃｈトランジスタ６９，６０、Ｎｃｈトランジスタ６１，６２のバックゲートに印加される電圧を工夫することにより、この状態においてどのトランジスタにも耐圧以上の電圧が印加されないように調整することができる。
【００２７】
（入力ＩＮにＶＣＣ１が入力された場合）
入力ＩＮに内部電源電圧ＶＣＣ１が印加されるとＮｃｈトランジスタ６４はオフされ、またＮｃｈトランジスタ６３のゲートには内部電源電圧ＶＣＣ１が印加されるのでオンされ、ノードＮ８は０Ｖとなる。
次に、Ｎｃｈトランジスタ６１はノードＮ８が０Ｖとなり、そのゲートにはＶＣＣ２が印加されているので同じくオンされ、ノードＮ６は０Ｖとなる。
これを受けＰｃｈトランジスタ６９のゲートにはＶＣＣ２が印加されており、かつＰｃｈトランジスタ６９の駆動能力がＰｃｈトランジスタ６７より十分大きければ、Ｐｃｈトランジスタ６７の状態に関係なく出力ＯＵＴ１はＶＣＣ２＋ＰｃｈＶｔｈ程度で落ち着く。
【００２８】
この結果、Ｐｃｈトランジスタ６８のゲートにＶＣＣ２＋ＰｃｈＶｔｈの電圧がかかることによりオンされノードＮ５の電位が外部電源電圧ＶＣＣＥとなる。この時、ゲートに外部電源電圧ＶＣＣＥの印加されるＰｃｈトランジスタ６７はオフされることとなる。
また、Ｐｃｈトランジスタ６０はノードＮ５の電位がＶＣＣＥとなったことによりオンされノードＮ７もＶＣＣＥとなる。
Ｎｃｈトランジスタ６４はドライブされておらずＮｃｈトランジスタ６２のゲートにＶＣＣ２がかかっているため、ノードＮ９はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
【００２９】
つまり入力ＩＮにＶＣＣ１が印加されることにより出力ＯＵＴ１がＶＣＣ２（ＶＣＣＥの半分）＋ＰｃｈＶｔｈになったことがわかる。
またＰｃｈトランジスタ６９，６０、Ｎｃｈトランジスタ６１，６２のバックゲートに印加される電圧を工夫することにより、この状態においてどのトランジスタにも耐圧以上の電圧が印加されていないように調整することができる。
【００３０】
次に、図２に示すI／Ｏ１０２の出力バッファ回路の動作について説明する。（入力ＩＮに０Ｖが入力された場合）
まず、入力ＩＮに０Ｖが入力されると回路Ｃ２のＮｃｈトランジスタ２１がオフになるとともに、インバータ２４の出力はＶＣＣ２となり、このインバータ２４の出力によりＮｃｈトランジスタ２２はオンとなる。この結果、Ｎｃｈトランジスタ２２のドレーン側は外部のグランドＶＳＳＥ（他のグランドと共通）の電位レベルとなり、このＮｃｈトランジスタ２２のドレーン側とゲートが接続されているＰｃｈトランジスタ１９はオンし、ノードＮ４はＶＣＣ２の電位レベルとなってＮｃｈトランジスタ４のゲートにはＶＣＣ２が印加され、オンされる。
【００３１】
一方、レベルシフト回路６の入力ＩＮにも０Ｖが印加されるので、前記説明のようにレベルシフト回路６の出力がＶＣＣＥ、５Ｖとなり、さらに回路Ｃ１のＰｃｈトランジスタ１６がオンし、この結果、ノードＮ１には外部電源電圧ＶＣＣＥ、５Ｖが印加される。これによりＰｃｈトランジスタ１はオフ、Ｎｃｈトランジスタ４はオンであり、ノードＮ３が０Ｖとなる。これを受けＮｃｈトランジスタ３はゲートにＶＣＣ２が印加されているのでオンされ出力ＯＵＴ２は０Ｖとなる。
また、Ｐｃｈトランジスタ１がオフとなっているのでノードＮ２の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度となる。
【００３２】
（入力ＩＮにＶＣＣ１が入力された場合）
入力ＩＮにＶＣＣ１が入力されると回路Ｃ２のＮｃｈトランジスタ２１がオンし、この結果、Ｎｃｈトランジスタ４のゲートには０Ｖが印加されオフされる。一方、レベルシフト回路６の入力ＩＮにもＶＣＣ１が印加されるので前記説明のようにレベルシフト回路６の出力がＶＣＣ２＋ＰｃｈＶｔｈとなり、この電圧が回路Ｃ１のＰｃｈトランジスタ１５のゲートにかかりオンされ、Ｎｃｈトランジスタ１８のゲートにＶＣＣＥの電圧がかかりオンとなり、インバータ２３の出力はＶＣＣＥ、従って、Ｐｃｈトランジスタ１６はオフし、これによりノード１にはＶＣＣ２が印加される。
【００３３】
この結果、Ｐｃｈトランジスタ１はオンされ、Ｎｃｈトランジスタ４はオフであり、ノード２がＶＣＣＥとなる。これを受けＰｃｈトランジスタ２はゲートにＶＣＣ２が印加されているのでＰｃｈトランジスタ２はオン、出力ＯＵＴ２はＶＣＣＥとなる。また、Ｎｃｈトランジスタ４がオフとなっているのでノードＮ３はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
【００３４】
以上の説明において、どちらの状態でもトランジスタに印加される電圧は耐圧以内におさまっている。
【００３５】
以上のように、この実施の形態１によれば、ＩＣチップ内部の内部電源電圧ＶＣＣ１より外部電源電圧ＶＣＣＥが高い場合に、前記外部電源電圧ＶＣＣＥよりも耐圧の低いトランジスタにかかる電圧がその耐圧を超えることなく、内部電源電圧ＶＣＣ１で動作する前記ＩＣチップと外部電源電圧ＶＣＣＥで動作する回路間とで信号の入出力を可能にする出力バッファ回路を前記ＩＣチップ内部に構成でき、この結果、従来、必要であった外付けＩＣを不要にでき、コストの増大を招来せず、また基板上の面積が制約されず、また耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００３６】
また、Ｐｃｈトランジスタ１がプロセスの変動によるＶｔｈの違いからオンされにくくなった場合でも、回路Ｃ１によりノードＮ１の電位はＶＣＣ２とＶＣＣＥとの間で振れることから、Ｐｃｈトランジスタ１を確実にオンするようにでき、また、Ｐｃｈトランジスタ２のバックゲートをＰｃｈトランジスタ２のソース側へ接続し、また、Ｎｃｈトランジスタ３のバックゲートをＮｃｈトランジスタ３のソース側へ接続することで、Ｐｃｈトランジスタ２とＮｃｈトランジスタ３のゲート電圧を共通化でき、回路構成を簡略化できる出力バッファ回路が得られる効果がある。
【００３７】
実施の形態２．
この実施の形態２の出力バッファ回路は、前記実施の形態１の図２に示す回路Ｃ１、Ｃ２を省いた構成である。図５は、この実施の形態２の出力バッファ回路の構成を示す回路図である。図５において図２と同一または相当の部分については同一の符号を付し説明を省略する。図５において、５は内部電源電圧ＶＣＣ１を電源電圧、グランドを基準電位として動作するインバータ（第３のドライブ回路）であり、内部電源電圧ＶＣＣ１に対応した耐圧を有した構成となっている。
【００３８】
次に、動作について説明する。
（入力ＩＮに０Ｖが入力された場合）
まず、入力ＩＮに０Ｖが入力されると、インバータ５の出力はＶＣＣ１となり、このインバータ５の出力によりＮｃｈトランジスタ４はオンとなる。
このとき、レベルシフト回路６の入力ＩＮにも０Ｖが印加されるので、前記実施の形態１で説明したようにレベルシフト回路６の出力がＶＣＣＥとなり、ノードＮ１には外部電源電圧ＶＣＣＥが印加される。これによりＰｃｈトランジスタ１はオフ、トランジスタ４はオンでありノードＮ３が０Ｖとなる。これを受けＮｃｈトランジスタ３はゲートにＶＣＣ２が印加されているのでオン、従って、出力ＯＵＴ２は０Ｖとなる。
また、Ｐｃｈトランジスタ１がオフとなっているのでノードＮ２の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度となる。
【００３９】
（入力ＩＮにＶＣＣ１が入力された場合）
入力ＩＮにＶＣＣ１が入力されるとインバータ５の出力は０Ｖとなり、Ｎｃｈトランジスタ４のゲートには０Ｖが印加されオフされる。一方、レベルシフト回路６の入力ＩＮにもＶＣＣ１が印加されるので前記実施の形態１で説明したようにレベルシフト回路６の出力がＶＣＣ２＋ＰｃｈＶｔｈとなり、ノード１にはＶＣＣ２＋ＰｃｈＶｔｈが印加される。この結果、Ｐｃｈトランジスタ１はオンされ、Ｎｃｈトランジスタ４はオフであり、ノード２がＶＣＣＥとなる。これを受けＰｃｈトランジスタ２はゲートにＶＣＣ２が印加されているのでＰｃｈトランジスタ２はオン、出力ＯＵＴ２はＶＣＣＥとなる。
また、Ｎｃｈトランジスタ４がオフとなっているのでノードＮ３はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
どちらの状態でもトランジスタにかかる電圧は耐圧以内におさまっている。
【００４０】
以上のように、この実施の形態２によれば、ＩＣチップ内部の内部電源電圧ＶＣＣ１より外部電源電圧ＶＣＣＥが高い場合でも、トランジスタにかかる電圧がその耐圧を超えることなく、内部電源電圧ＶＣＣ１で動作するＩＣチップと外部電源電圧ＶＣＣＥで動作する回路との間で信号の入出力を可能にする出力バッファ回路を簡単な回路構成により前記ＩＣチップ内部に構成でき、この結果、従来、必要であった外付けＩＣを不要にでき、コストの増大を招来せず、また基板上の面積が制約されず、またトランジスタの段数が少ないことからＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００４１】
また、図１に比べてトランジスタ数が少ないため実装面積的にも有利であるし、ＶＣＣ２で駆動するトランジスタが図２の回路構成に比べ少なくなるので電圧発生装置２３のＶＣＣ２供給能力が小さくて済むＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００４２】
実施の形態３．
前記実施の形態１および前記実施の形態２では、内部電圧が１．８Ｖ、外部電圧が５Ｖ、トランジスタの耐圧が３．３Ｖおよび２．５Ｖ、ＰｃｈＶｔｈおよびＮｃｈＶｔｈを０．７Ｖ、ＶＣＣ２を２．５Ｖとしたが、各値を変えてもそれぞれのトランジスタにかかる電圧が耐圧を満たしていればこれらの値に限定されるものではない。
【００４３】
実施の形態４．
この実施の形態４では、前記実施の形態１の図２に示す出力バッファ回路の回路構成を変形し、Ｐｃｈトランジスタ２，Ｎｃｈトランジスタ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ４）を供給する。
【００４４】
図６（ａ）はＰｃｈトランジスタ２，Ｎｃｈトランジスタ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ４）を供給する電圧発生回路を示すブロック図、同図（ｂ）は前記実施の形態１の図２に示す出力バッファ回路を変形したこの実施の形態４の出力バッファ回路の構成を示す回路図である。図６において図２と同一または相当の部分については同一の符号を付し説明を省略する。
図において、３１はＰｃｈトランジスタ２のバックゲートへ電圧ＶＣＣ３を印加する電圧発生回路（印加電圧制御回路）、３２はＮｃｈトランジスタ３のバックゲートへ電圧ＶＣＣ４を印加する電圧発生回路（印加電圧制御回路）である。
【００４５】
次に、動作について説明する。
この実施の形態４の出力バッファ回路では、トランジスタのソース電位を変えてトランジスタの耐圧を満足させる必要がある場合、Ｐｃｈトランジスタ２のバックゲートへ電圧発生回路３１から電圧ＶＣＣ３を印加することで、Ｐｃｈトランジスタ２の閾値ＰｃｈＶｔｈを変え、または調整し、出力が０ＶのときのＰｃｈトランジスタ２のソース電位をＶＣＣ２＋ＰｃｈＶｔｈ’にしてＰｃｈトランジスタ２の耐圧を満足させ、また、Ｎｃｈトランジスタ３のバックゲートへ電圧発生回路３２から電圧ＶＣＣ４を印加することで、Ｎｃｈトランジスタ３の閾値ＮｃｈＶｔｈを変え、または調整し、出力がＶＣＣＥであるときのＮｃｈトランジスタ３のソース電位をＶＣＣ２−ＮｃｈＶｔｈ’にして、Ｎｃｈトランジスタ３の耐圧を満足させることができる。
【００４６】
以上のように、この実施の形態４によれば、チップ内部の内部電源電圧ＶＣＣ１より外部電源電圧ＶＣＣＥが高い場合に、トランジスタのバックゲートに印加する電圧ＶＣＣ３，ＶＣＣ４を調整し、そのトランジスタの閾値を変え、または調整することができ、トランジスタにかかる電圧がトランジスタの耐圧を超えることのないようにして、内部電源電圧ＶＣＣ１で動作するＩＣチップと外部電源電圧ＶＣＣＥで動作する回路間とで信号の入出力を可能にする出力バッファ回路を前記ＩＣチップ内部に構成できる。この結果、従来、必要であった外付けＩＣが不要になり、コストの増大を招来せず、また基板上の面積が制約されず、また耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００４７】
なお、前記トランジスタのバックゲートに印加する電圧を変え、または調整する構成は、レベルシフト回路６や回路Ｃ１，Ｃ２の構成に適用しても有効である。
【００４８】
実施の形態５．
図７の（ｂ）は、前記実施の形態２の図５に示す出力バッファ回路を変形したこの実施の形態５の出力バッファ回路の構成を示す回路図、図７（ａ）はＰｃｈトランジスタ２，Ｎｃｈトランジスタ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ４）を供給する電圧発生回路を示すブロック図である。図７において図５および図６と同一または相当の部分については同一の符号を付し説明を省略する。
【００４９】
次に、動作について説明する。
この実施の形態５の出力バッファ回路でも、Ｐｃｈトランジスタ２のバックゲートへ電圧発生回路３１から電圧ＶＣＣ３を印加することでＰｃｈトランジスタ２の閾値ＰｃｈＶｔｈを変え、出力ＯＵＴ２が０ＶのときのＰｃｈトランジスタ２のソース電位をＶＣＣ２＋ＰｃｈＶｔｈ’にしてトランジスタ２の耐圧を満足させ、また、Ｎｃｈトランジスタ３のバックゲートへ電圧発生回路３２から電圧ＶＣＣ４を印加することでＮｃｈトランジスタ３の閾値ＮｃｈＶｔｈを変え、出力ＯＵＴ２が外部電源電圧ＶＣＣＥであるときのＮｃｈトランジスタ３のソース電位をＶＣＣ２−ＮｃｈＶｔｈ’にして、Ｎｃｈトランジスタ３の耐圧を満足させる。
【００５０】
以上のように、この実施の形態５によれば、チップ内部の内部電圧ＶＣＣ１より外部電圧ＶＣＣＥが高い場合に、トランジスタのバックゲートに印加する電圧を調整し、そのトランジスタの閾値を変え、トランジスタにかかる電圧がトランジスタの耐圧を超えることのないようにして、電源内部電圧ＶＣＣ１で動作するＩＣチップと、電源内部電圧ＶＣＣ１より高い外部電源電圧ＶＣＣＥで動作する回路との間で信号の入出力を可能にする出力バッファ回路を簡単な回路構成により前記ＩＣチップ内部に構成できる。この結果、従来、必要であった外付けＩＣが不要になり、コストの増大を招来せず、また基板上の面積が制約されず、またトランジスタの段数が少ないことからＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００５１】
【発明の効果】
以上のように、この発明によれば、出力端子、および、バックゲートの電位により端子間に印加される電圧が調整され、外部電源電圧の中間電圧が印加されるゲートが共通接続され、前記外部電源電圧とグランドとの間に接続された相補型のトランジスタを有した出力回路と、前記中間電圧と前記外部電源電圧とが供給され、ＩＣチップの内部電源電圧レベルの入力信号を、前記中間電圧と前記外部電源電圧との間の信号レベルへ変換するレベルシフト回路と、前記中間電圧を生成する電圧発生回路と、前記中間電圧と前記外部電源電圧との間で動作し、前記レベルシフト回路でレベル変換された前記入力信号を、前記出力回路の前記出力端子と前記外部電源電圧との間に接続されているトランジスタを制御可能な、前記中間電圧と前記外部電源電圧との間で振れる信号レベルへ変換する第１のドライブ回路と、前記中間電圧と前記グランドとの間で動作し、前記ＩＣチップの内部電源電圧レベルの前記入力信号を、前記出力回路の前記出力端子と前記グランドとの間に接続されているトランジスタを制御可能な、前記中間電圧と前記グランドとの間で振れる信号レベルへ変換する第２のドライブ回路とを備えるように構成したので、外部電源電圧より耐圧の低いトランジスタを使用することができ、前記出力回路のトランジスタに印加される電圧がトランジスタの耐圧を超えないようにそのトランジスタのバックゲートの電位により容易に調整でき、前記出力回路の相補型のトランジスタの中間電圧が印加されるゲートを共通接続した構成にして回路構成を簡略化でき、外付けＩＣが不要になり、コストの増大が抑制され、また基板上の面積が制約されることがなくなり、耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加なども回避できる効果がある。
【００５２】
この発明によれば、出力端子、および、バックゲートの電位により端子間に印加される電圧が調整され、外部電源電圧の中間電圧が印加されるゲートが共通接続され、前記外部電源電圧とグランドとの間に接続された相補型のトランジスタを有した出力回路と、前記中間電圧と前記外部電源電圧とが供給され、ＩＣチップの内部電源電圧レベルの入力信号を、前記出力回路の前記出力端子と前記外部電源電圧との間に接続されているトランジスタを制御する前記中間電圧と前記外部電源電圧との間の信号レベルへ変換するレベルシフト回路と、前記中間電圧を生成する電圧発生回路と、前記ＩＣチップの内部電源電圧と前記グランドとの間で動作し、前記ＩＣチップの内部電源電圧レベルの前記入力信号を、前記出力回路の前記出力端子と前記グランドとの間に接続されているトランジスタを制御可能な、前記ＩＣチップの内部電源電圧と前記グランドとの間で振れる信号レベルへ変換する第３のドライブ回路とを備えるように構成したので、外部電源電圧より耐圧の低いトランジスタを使用することができ、前記出力回路のトランジスタに印加される電圧がトランジスタの耐圧を超えないようにそのトランジスタのバックゲートの電位により容易に調整でき、前記出力回路の相補型のトランジスタの中間電圧が印加されるゲートを共通接続した構成にして回路構成を簡略化でき、また第１のドライブ回路および第２のドライブ回路に代えて第３のドライブ回路を設ける構成にしたことでさらに回路構成の簡略化を図ることができ、外付けＩＣが不要になり、コストの増大が抑制され、また基板上の面積が制約されることがなくなり、耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加なども回避できる効果がある。
【００５３】
この発明によれば、出力回路の出力端子に接続された相補型のトランジスタのバックゲートがソース側と接続されている構成を備えるようにしたので、外部電源電圧より耐圧の低いトランジスタを使用することができ、前記出力回路のトランジスタに印加される電圧がトランジスタの耐圧を超えないようにそのトランジスタのバックゲートの電位により容易に調整でき、前記出力回路の相補型のトランジスタの中間電圧が印加されるゲートを共通接続した構成にして回路構成を簡略化でき、外付けＩＣが不要になり、コストの増大が抑制され、また基板上の面積が制約されることがなくなり、また耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加なども回避できる効果がある。
【００５４】
この発明によれば、出力回路の出力端子に接続された相補型のトランジスタのバックゲートへ電圧を印加し、前記トランジスタに印加される電圧を当該トランジスタの耐圧以内に制御可能にする印加電圧制御回路を備えるように構成したので、外部電源電圧より耐圧の低いトランジスタを使用することができ、前記出力回路のトランジスタに印加される電圧がトランジスタの耐圧を超えないようにそのトランジスタのバックゲートの電位を前記印加電圧制御回路により容易に調整でき、前記出力回路の相補型のトランジスタの中間電圧が印加されるゲートを共通接続した構成にして回路構成を簡略化でき、外付けＩＣが不要になり、コストの増大が抑制され、また基板上の面積が制約されることがなくなり、耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加なども回避できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による出力バッファ回路を備えた半導体装置を示す全体構成図である。
【図２】 この発明の実施の形態１の出力バッファ回路の具体的な回路構成を示す回路図である。
【図３】 この発明の実施の形態１の出力バッファ回路のレベルシフト回路の具体的な回路構成を示す回路図である。
【図４】 この発明の実施の形態１の出力バッファ回路の電圧発生回路の具体的な回路構成を示す回路図である。
【図５】 この発明の実施の形態２の出力バッファ回路の具体的な回路構成を示す回路図である。
【図６】 この発明の実施の形態４の出力バッファ回路の具体的な回路構成を示す回路図である。
【図７】 この発明の実施の形態５の出力バッファ回路の具体的な回路構成を示す回路図である。
【符号の説明】
１ Ｐｃｈトランジスタ（トランジスタ，出力回路）、２ Ｐｃｈトランジスタ（相補型のトランジスタ，出力回路）、３ Ｎｃｈトランジスタ（相補型のトランジスタ，出力回路）、４ Ｎｃｈトランジスタ（トランジスタ，出力回路）、５ インバータ（第３のドライブ回路）、６ レベルシフト回路、２３ 電圧発生回路、Ｃ１ 回路（第１のドライブ回路）、Ｃ２ 回路（第２のドライブ回路）、３１，３２ 電圧発生回路（印加電圧制御回路）、ＯＵＴ２ 出力端子、１００ マイクロプロセッサ（ＩＣチップ）。
【発明の属する技術分野】
この発明は、マイクロプロセッサや半導体記憶装置などのＩＣチップの出力バッファ回路に関し、特に外部電源電圧がトランジスタの耐圧より高い場合に用いて好適な出力バッファ回路に関するものである。
【０００２】
【従来の技術】
従来、ＩＣチップの外部電源電圧がＩＣチップを駆動する内部電源電圧と異なることが多い。外部電源電圧がＩＣ内部のトランジスタの耐圧より低い場合には容易に前記ＩＣ内部に前記外部電源電圧に対応可能な出力回路を用意することができる。
一方、外部電源電圧がＩＣ内部のトランジスタの耐圧より高い場合には外付けで昇圧回路ＩＣを用いたり、前記外部電源電圧に耐えられるようなトランジスタを使用する必要があった。
【０００３】
【発明が解決しようとする課題】
従来の出力バッファ回路は以上のように構成されていたので、外部電源電圧がＩＣ内部のトランジスタの耐圧より高い場合、外付けＩＣなどを用いることによりコストが増大する課題があった。
【０００４】
また、基板上のＩＣなどの実装面積が、外付けのＩＣを用いることにより制約される課題があった。
【０００５】
また、外付けＩＣによるＩ／Ｆ部の信号遅延量が増加する課題があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、外部電源電圧よりも耐圧の低いトランジスタの使用を可能にし、前記外部電源電圧がＩＣチップの内部電源電圧より高い場合に必要であった外付けＩＣを不要にし、また回路構成を簡略化することでコストの増大を抑制し、また基板上の面積が制約されるのを回避し、さらに前記外付けＩＣを用いた場合や耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加などを回避できる前記ＩＣチップ内に構成された出力バッファ回路を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る出力バッファ回路は、出力端子、および、バックゲートの電位により端子間に印加される電圧が調整され、外部電源電圧の中間電圧が印加されるゲートが共通接続され、前記外部電源電圧と基準電圧との間に接続された相補型のトランジスタを有した出力回路と、前記中間電圧と前記外部電源電圧とが供給され、内部電源電圧レベルの入力信号を、前記中間電圧と前記外部電源電圧との間の信号レベルへ変換するレベルシフト回路と、前記中間電圧を生成する電圧発生回路と、前記中間電圧と前記外部電源電圧との間で動作し、前記レベルシフト回路でレベル変換された前記入力信号を、前記出力回路の前記出力端子と前記外部電源電圧との間に接続されているトランジスタを制御可能な、前記中間電圧と前記外部電源電圧との間で振れる信号レベルへ変換する第１のドライブ回路と、前記中間電圧と前記基準電圧との間で動作し、前記内部電源電圧レベルの前記入力信号を、前記出力回路の前記出力端子と前記基準電圧との間に接続されているトランジスタを制御可能な、前記中間電圧と前記グランドとの間で振れる信号レベルへ変換する第２のドライブ回路とを備え、前記出力回路は、前記相補型のトランジスタと前記外部電源電圧との間に接続され、ゲートに前記第１のドライブ回路の出力を受ける第１のＰチャネルＭＯＳトランジスタと、前記相補型のトランジスタと前記基準電圧との間に接続され、ゲートに前記第２のドライブ回路の出力を受ける第１のＮチャネルＭＯＳトランジスタとをさらに有し、前記第１のＰチャネルＭＯＳトランジスタのバックゲートには前記外部電源電圧が供給され、前記第１のＮチャネルＭＯＳトランジスタのバックゲートには前記基準電圧が供給されているようにしたものである。
【０００９】
この発明に係る出力バッファ回路は、前記相補型のトランジスタは、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成され、前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの各々のバックゲートがソース側と接続されているようにしたものである。
【００１０】
この発明に係る出力バッファ回路は、前記相補型のトランジスタは、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成され、前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの各々のバックゲートへ電圧を印加し、かつ各前記バックゲートへ印加する電圧をそれぞれ前記第２のＰチャネルＭＯＳトランジスタの耐圧および前記第２のＮチャネルＭＯＳトランジスタの耐圧以内に制御可能にする印加電圧制御回路をさらに有するようにしたものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態について説明する。
実施の形態１．
図１は、この実施の形態１による出力バッファ回路を備えた半導体装置を示す全体構成図である。図１において、１００はマイクロプロセッサ（ＩＣチップ）、１０２はマイクロプロセッサ１００のＩ／Ｏ、１０３はＣＰＵ、１０４はＲＡＭなどの内部記憶装置である。
マイクロプロセッサ１００は、外部ＩＣや外部基板との間でＩ／Ｏ１０２を用いてデータや信号などの入出力を行う。
【００１２】
なお、以下の説明では、一例として内部電源電圧ＶＣＣ１が１．８Ｖ、外部電源電圧が５Ｖ、トランジスタの耐圧は３．３Ｖと２．５Ｖの２種類であり、Ｐｃｈトランジスタ閾値をＰｃｈＶｔｈ、Ｎｃｈトランジスタ閾値をＮｃｈＶｔｈで表わし、ＰｃｈＶｔｈおよびＮｃｈＶｔｈを０．７Ｖ、電圧発生装置により出力される電圧ＶＣＣ２を２．５Ｖとする。
【００１３】
図２および図３は、図１に示すＩ／Ｏ１０２における出力バッファ回路の具体的な回路構成を示す回路図である。図２において、ＶＣＣＥは外部電源電圧、ＶＳＳＥは外部のグランドである。ＶＣＣ２は外部電源電圧ＶＣＣＥ以下の電圧であり、例えば外部電源電圧ＶＣＣＥの半分の電圧ＶＣＣＥ／２である。また、図２および図３における各グランドは共通接続されている。
【００１４】
１はＰｃｈトランジスタ（トランジスタ，出力回路）、２はＰｃｈトランジスタ（相補型のトランジスタ，出力回路）、３はＮｃｈトランジスタ（相補型のトランジスタ，出力回路）、４はＮｃｈトランジスタ（トランジスタ，出力回路）、１５，１６，１９，２０はＰｃｈトランジスタ、１７，１８，２１，２２はＮｃｈトランジスタである。
【００１５】
６はレベルシフト回路である。２３はグランドを基準電位、外部電源電圧ＶＣＣＥを電源電圧として動作し、前記外部電源電圧ＶＣＣＥの１／２の中間電圧ＶＣＣ２を発生する電圧発生回路である。なお、電圧発生回路２３の回路構成を図４に示す。
【００１６】
２４はグランドを基準電位、中間電圧ＶＣＣ２を電源電圧として動作するインバータ、Ｃ１はレベルシフト回路６でレベル変換された入力信号を前記中間電圧ＶＣＣ２を基準電位とする前記外部電源電圧ＶＣＣＥのレベルの信号へ変換し、Ｐｃｈトランジスタ１のゲート端子へ供給する回路（第１のドライブ回路）、Ｃ２はＩＣチップの内部電源電圧レベルの入力信号をグランドを基準電位とする前記中間電圧ＶＣＣ２のレベルの信号へ変換し、Ｎｃｈトランジスタ４のゲート端子へ供給する回路（第２のドライブ回路）である。
【００１７】
なお、前記Ｐｃｈトランジスタ１，２，１５，１６，１９，２０およびインバータ２４を構成するトランジスタと、前記Ｎｃｈトランジスタ３，４，１７，１８，２１，２２は３．３Ｖの耐圧を有した構成となっている。また、インバータ２４は高速化を図るため、ノーマル（２．５Ｖ）の耐圧を有した構成になっている。
【００１８】
また、回路Ｃ１は、ノードＮ１の電位をＶＣＣ２とＶＣＣＥとの間で振れるようにしてＰｃｈトランジスタ１がプロセスの変動によりオン／オフされにくくなる状況を回避し、確実にオン／オフされるようにする機能を有している。
【００１９】
また、Ｐｃｈトランジスタ２のバックゲートをＰｃｈトランジスタ２のソース側へ接続し、また、Ｎｃｈトランジスタ３のバックゲートをＮｃｈトランジスタ３のソース側へ接続することで、Ｐｃｈトランジスタ２とＮｃｈトランジスタ３のゲート電圧を共通化した回路構成となっている。
【００２０】
図３は、レベルシフト回路６の構成を示す回路図である。
このレベルシフト回路６は外部電源電圧ＶＣＣＥと外部のグランドＶＳＳＥとにより動作する回路である。図において６０，６７，６８，６９はＰｃｈトランジスタ、６１，６２，６３，６４はＮｃｈトランジスタである。６５はグランドレベルを基準電位、内部電源電圧ＶＣＣ１を電源電圧として動作するインバータである。
【００２１】
次に、動作について説明する。
まず、図３に示すレベルシフト回路６の動作について説明する。
（入力ＩＮに０Ｖが入力された場合）
図３の入力ＩＮに０Ｖが入力されるとＮｃｈトランジスタ６３はオフとなり、またＮｃｈトランジスタ６４のゲートには内部電源電圧ＶＣＣ１が印加されるので、Ｎｃｈトランジスタ６４はオンとなり、ノードＮ９の電位は０Ｖとなる。
【００２２】
次に、Ｎｃｈトランジスタ６２は、ノードＮ９の電位が０Ｖとなり、またゲートにはＶＣＣ２が印加されているのでオンとなり、この結果、ノードＮ７の電位も０Ｖとなる。
【００２３】
Ｐｃｈトランジスタ６０はゲートにＶＣＣ２が印加されており、かつＰｃｈトランジスタ６０の駆動能力がＰｃｈトランジスタ６８より十分大きければ、Ｐｃｈトランジスタ６８の状態に関係なくノードＮ５の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度で落ち着く。
【００２４】
この結果、Ｐｃｈトランジスタ６７のゲートにＶＣＣ２＋ＰｃｈＶｔｈの電圧がかかることによりオンされ、出力ＯＵＴ１の電位がＶＣＣＥとなる。この時、ゲートに外部電源電圧ＶＣＣＥが印加されるＰｃｈトランジスタ６８はオフの状態を維持する。
【００２５】
また、Ｐｃｈトランジスタ６９は出力ＯＵＴ１の電位が外部電源電圧ＶＣＣＥとなったことによりオンされノードＮ６もＶＣＣＥとなる。
そして、Ｎｃｈトランジスタ６３はドライブされておらずＮｃｈトランジスタ６１のゲートにＶＣＣ２がかかっているので、ノードＮ８はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
【００２６】
つまり、入力ＩＮに０Ｖが印加されることにより出力ＯＵＴ１の電位がＶＣＣＥになったことがわかる。
また、このレベルシフト回路６でも、Ｐｃｈトランジスタ６９，６０、Ｎｃｈトランジスタ６１，６２のバックゲートに印加される電圧を工夫することにより、この状態においてどのトランジスタにも耐圧以上の電圧が印加されないように調整することができる。
【００２７】
（入力ＩＮにＶＣＣ１が入力された場合）
入力ＩＮに内部電源電圧ＶＣＣ１が印加されるとＮｃｈトランジスタ６４はオフされ、またＮｃｈトランジスタ６３のゲートには内部電源電圧ＶＣＣ１が印加されるのでオンされ、ノードＮ８は０Ｖとなる。
次に、Ｎｃｈトランジスタ６１はノードＮ８が０Ｖとなり、そのゲートにはＶＣＣ２が印加されているので同じくオンされ、ノードＮ６は０Ｖとなる。
これを受けＰｃｈトランジスタ６９のゲートにはＶＣＣ２が印加されており、かつＰｃｈトランジスタ６９の駆動能力がＰｃｈトランジスタ６７より十分大きければ、Ｐｃｈトランジスタ６７の状態に関係なく出力ＯＵＴ１はＶＣＣ２＋ＰｃｈＶｔｈ程度で落ち着く。
【００２８】
この結果、Ｐｃｈトランジスタ６８のゲートにＶＣＣ２＋ＰｃｈＶｔｈの電圧がかかることによりオンされノードＮ５の電位が外部電源電圧ＶＣＣＥとなる。この時、ゲートに外部電源電圧ＶＣＣＥの印加されるＰｃｈトランジスタ６７はオフされることとなる。
また、Ｐｃｈトランジスタ６０はノードＮ５の電位がＶＣＣＥとなったことによりオンされノードＮ７もＶＣＣＥとなる。
Ｎｃｈトランジスタ６４はドライブされておらずＮｃｈトランジスタ６２のゲートにＶＣＣ２がかかっているため、ノードＮ９はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
【００２９】
つまり入力ＩＮにＶＣＣ１が印加されることにより出力ＯＵＴ１がＶＣＣ２（ＶＣＣＥの半分）＋ＰｃｈＶｔｈになったことがわかる。
またＰｃｈトランジスタ６９，６０、Ｎｃｈトランジスタ６１，６２のバックゲートに印加される電圧を工夫することにより、この状態においてどのトランジスタにも耐圧以上の電圧が印加されていないように調整することができる。
【００３０】
次に、図２に示すI／Ｏ１０２の出力バッファ回路の動作について説明する。（入力ＩＮに０Ｖが入力された場合）
まず、入力ＩＮに０Ｖが入力されると回路Ｃ２のＮｃｈトランジスタ２１がオフになるとともに、インバータ２４の出力はＶＣＣ２となり、このインバータ２４の出力によりＮｃｈトランジスタ２２はオンとなる。この結果、Ｎｃｈトランジスタ２２のドレーン側は外部のグランドＶＳＳＥ（他のグランドと共通）の電位レベルとなり、このＮｃｈトランジスタ２２のドレーン側とゲートが接続されているＰｃｈトランジスタ１９はオンし、ノードＮ４はＶＣＣ２の電位レベルとなってＮｃｈトランジスタ４のゲートにはＶＣＣ２が印加され、オンされる。
【００３１】
一方、レベルシフト回路６の入力ＩＮにも０Ｖが印加されるので、前記説明のようにレベルシフト回路６の出力がＶＣＣＥ、５Ｖとなり、さらに回路Ｃ１のＰｃｈトランジスタ１６がオンし、この結果、ノードＮ１には外部電源電圧ＶＣＣＥ、５Ｖが印加される。これによりＰｃｈトランジスタ１はオフ、Ｎｃｈトランジスタ４はオンであり、ノードＮ３が０Ｖとなる。これを受けＮｃｈトランジスタ３はゲートにＶＣＣ２が印加されているのでオンされ出力ＯＵＴ２は０Ｖとなる。
また、Ｐｃｈトランジスタ１がオフとなっているのでノードＮ２の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度となる。
【００３２】
（入力ＩＮにＶＣＣ１が入力された場合）
入力ＩＮにＶＣＣ１が入力されると回路Ｃ２のＮｃｈトランジスタ２１がオンし、この結果、Ｎｃｈトランジスタ４のゲートには０Ｖが印加されオフされる。一方、レベルシフト回路６の入力ＩＮにもＶＣＣ１が印加されるので前記説明のようにレベルシフト回路６の出力がＶＣＣ２＋ＰｃｈＶｔｈとなり、この電圧が回路Ｃ１のＰｃｈトランジスタ１５のゲートにかかりオンされ、Ｎｃｈトランジスタ１８のゲートにＶＣＣＥの電圧がかかりオンとなり、インバータ２３の出力はＶＣＣＥ、従って、Ｐｃｈトランジスタ１６はオフし、これによりノード１にはＶＣＣ２が印加される。
【００３３】
この結果、Ｐｃｈトランジスタ１はオンされ、Ｎｃｈトランジスタ４はオフであり、ノード２がＶＣＣＥとなる。これを受けＰｃｈトランジスタ２はゲートにＶＣＣ２が印加されているのでＰｃｈトランジスタ２はオン、出力ＯＵＴ２はＶＣＣＥとなる。また、Ｎｃｈトランジスタ４がオフとなっているのでノードＮ３はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
【００３４】
以上の説明において、どちらの状態でもトランジスタに印加される電圧は耐圧以内におさまっている。
【００３５】
以上のように、この実施の形態１によれば、ＩＣチップ内部の内部電源電圧ＶＣＣ１より外部電源電圧ＶＣＣＥが高い場合に、前記外部電源電圧ＶＣＣＥよりも耐圧の低いトランジスタにかかる電圧がその耐圧を超えることなく、内部電源電圧ＶＣＣ１で動作する前記ＩＣチップと外部電源電圧ＶＣＣＥで動作する回路間とで信号の入出力を可能にする出力バッファ回路を前記ＩＣチップ内部に構成でき、この結果、従来、必要であった外付けＩＣを不要にでき、コストの増大を招来せず、また基板上の面積が制約されず、また耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００３６】
また、Ｐｃｈトランジスタ１がプロセスの変動によるＶｔｈの違いからオンされにくくなった場合でも、回路Ｃ１によりノードＮ１の電位はＶＣＣ２とＶＣＣＥとの間で振れることから、Ｐｃｈトランジスタ１を確実にオンするようにでき、また、Ｐｃｈトランジスタ２のバックゲートをＰｃｈトランジスタ２のソース側へ接続し、また、Ｎｃｈトランジスタ３のバックゲートをＮｃｈトランジスタ３のソース側へ接続することで、Ｐｃｈトランジスタ２とＮｃｈトランジスタ３のゲート電圧を共通化でき、回路構成を簡略化できる出力バッファ回路が得られる効果がある。
【００３７】
実施の形態２．
この実施の形態２の出力バッファ回路は、前記実施の形態１の図２に示す回路Ｃ１、Ｃ２を省いた構成である。図５は、この実施の形態２の出力バッファ回路の構成を示す回路図である。図５において図２と同一または相当の部分については同一の符号を付し説明を省略する。図５において、５は内部電源電圧ＶＣＣ１を電源電圧、グランドを基準電位として動作するインバータ（第３のドライブ回路）であり、内部電源電圧ＶＣＣ１に対応した耐圧を有した構成となっている。
【００３８】
次に、動作について説明する。
（入力ＩＮに０Ｖが入力された場合）
まず、入力ＩＮに０Ｖが入力されると、インバータ５の出力はＶＣＣ１となり、このインバータ５の出力によりＮｃｈトランジスタ４はオンとなる。
このとき、レベルシフト回路６の入力ＩＮにも０Ｖが印加されるので、前記実施の形態１で説明したようにレベルシフト回路６の出力がＶＣＣＥとなり、ノードＮ１には外部電源電圧ＶＣＣＥが印加される。これによりＰｃｈトランジスタ１はオフ、トランジスタ４はオンでありノードＮ３が０Ｖとなる。これを受けＮｃｈトランジスタ３はゲートにＶＣＣ２が印加されているのでオン、従って、出力ＯＵＴ２は０Ｖとなる。
また、Ｐｃｈトランジスタ１がオフとなっているのでノードＮ２の電位はＶＣＣ２＋ＰｃｈＶｔｈ程度となる。
【００３９】
（入力ＩＮにＶＣＣ１が入力された場合）
入力ＩＮにＶＣＣ１が入力されるとインバータ５の出力は０Ｖとなり、Ｎｃｈトランジスタ４のゲートには０Ｖが印加されオフされる。一方、レベルシフト回路６の入力ＩＮにもＶＣＣ１が印加されるので前記実施の形態１で説明したようにレベルシフト回路６の出力がＶＣＣ２＋ＰｃｈＶｔｈとなり、ノード１にはＶＣＣ２＋ＰｃｈＶｔｈが印加される。この結果、Ｐｃｈトランジスタ１はオンされ、Ｎｃｈトランジスタ４はオフであり、ノード２がＶＣＣＥとなる。これを受けＰｃｈトランジスタ２はゲートにＶＣＣ２が印加されているのでＰｃｈトランジスタ２はオン、出力ＯＵＴ２はＶＣＣＥとなる。
また、Ｎｃｈトランジスタ４がオフとなっているのでノードＮ３はＶＣＣ２−ＮｃｈＶｔｈ程度となる。
どちらの状態でもトランジスタにかかる電圧は耐圧以内におさまっている。
【００４０】
以上のように、この実施の形態２によれば、ＩＣチップ内部の内部電源電圧ＶＣＣ１より外部電源電圧ＶＣＣＥが高い場合でも、トランジスタにかかる電圧がその耐圧を超えることなく、内部電源電圧ＶＣＣ１で動作するＩＣチップと外部電源電圧ＶＣＣＥで動作する回路との間で信号の入出力を可能にする出力バッファ回路を簡単な回路構成により前記ＩＣチップ内部に構成でき、この結果、従来、必要であった外付けＩＣを不要にでき、コストの増大を招来せず、また基板上の面積が制約されず、またトランジスタの段数が少ないことからＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００４１】
また、図１に比べてトランジスタ数が少ないため実装面積的にも有利であるし、ＶＣＣ２で駆動するトランジスタが図２の回路構成に比べ少なくなるので電圧発生装置２３のＶＣＣ２供給能力が小さくて済むＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００４２】
実施の形態３．
前記実施の形態１および前記実施の形態２では、内部電圧が１．８Ｖ、外部電圧が５Ｖ、トランジスタの耐圧が３．３Ｖおよび２．５Ｖ、ＰｃｈＶｔｈおよびＮｃｈＶｔｈを０．７Ｖ、ＶＣＣ２を２．５Ｖとしたが、各値を変えてもそれぞれのトランジスタにかかる電圧が耐圧を満たしていればこれらの値に限定されるものではない。
【００４３】
実施の形態４．
この実施の形態４では、前記実施の形態１の図２に示す出力バッファ回路の回路構成を変形し、Ｐｃｈトランジスタ２，Ｎｃｈトランジスタ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ４）を供給する。
【００４４】
図６（ａ）はＰｃｈトランジスタ２，Ｎｃｈトランジスタ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ４）を供給する電圧発生回路を示すブロック図、同図（ｂ）は前記実施の形態１の図２に示す出力バッファ回路を変形したこの実施の形態４の出力バッファ回路の構成を示す回路図である。図６において図２と同一または相当の部分については同一の符号を付し説明を省略する。
図において、３１はＰｃｈトランジスタ２のバックゲートへ電圧ＶＣＣ３を印加する電圧発生回路（印加電圧制御回路）、３２はＮｃｈトランジスタ３のバックゲートへ電圧ＶＣＣ４を印加する電圧発生回路（印加電圧制御回路）である。
【００４５】
次に、動作について説明する。
この実施の形態４の出力バッファ回路では、トランジスタのソース電位を変えてトランジスタの耐圧を満足させる必要がある場合、Ｐｃｈトランジスタ２のバックゲートへ電圧発生回路３１から電圧ＶＣＣ３を印加することで、Ｐｃｈトランジスタ２の閾値ＰｃｈＶｔｈを変え、または調整し、出力が０ＶのときのＰｃｈトランジスタ２のソース電位をＶＣＣ２＋ＰｃｈＶｔｈ’にしてＰｃｈトランジスタ２の耐圧を満足させ、また、Ｎｃｈトランジスタ３のバックゲートへ電圧発生回路３２から電圧ＶＣＣ４を印加することで、Ｎｃｈトランジスタ３の閾値ＮｃｈＶｔｈを変え、または調整し、出力がＶＣＣＥであるときのＮｃｈトランジスタ３のソース電位をＶＣＣ２−ＮｃｈＶｔｈ’にして、Ｎｃｈトランジスタ３の耐圧を満足させることができる。
【００４６】
以上のように、この実施の形態４によれば、チップ内部の内部電源電圧ＶＣＣ１より外部電源電圧ＶＣＣＥが高い場合に、トランジスタのバックゲートに印加する電圧ＶＣＣ３，ＶＣＣ４を調整し、そのトランジスタの閾値を変え、または調整することができ、トランジスタにかかる電圧がトランジスタの耐圧を超えることのないようにして、内部電源電圧ＶＣＣ１で動作するＩＣチップと外部電源電圧ＶＣＣＥで動作する回路間とで信号の入出力を可能にする出力バッファ回路を前記ＩＣチップ内部に構成できる。この結果、従来、必要であった外付けＩＣが不要になり、コストの増大を招来せず、また基板上の面積が制約されず、また耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００４７】
なお、前記トランジスタのバックゲートに印加する電圧を変え、または調整する構成は、レベルシフト回路６や回路Ｃ１，Ｃ２の構成に適用しても有効である。
【００４８】
実施の形態５．
図７の（ｂ）は、前記実施の形態２の図５に示す出力バッファ回路を変形したこの実施の形態５の出力バッファ回路の構成を示す回路図、図７（ａ）はＰｃｈトランジスタ２，Ｎｃｈトランジスタ３のバックゲートに異なる電圧（ＶＣＣ３，ＶＣＣ４）を供給する電圧発生回路を示すブロック図である。図７において図５および図６と同一または相当の部分については同一の符号を付し説明を省略する。
【００４９】
次に、動作について説明する。
この実施の形態５の出力バッファ回路でも、Ｐｃｈトランジスタ２のバックゲートへ電圧発生回路３１から電圧ＶＣＣ３を印加することでＰｃｈトランジスタ２の閾値ＰｃｈＶｔｈを変え、出力ＯＵＴ２が０ＶのときのＰｃｈトランジスタ２のソース電位をＶＣＣ２＋ＰｃｈＶｔｈ’にしてトランジスタ２の耐圧を満足させ、また、Ｎｃｈトランジスタ３のバックゲートへ電圧発生回路３２から電圧ＶＣＣ４を印加することでＮｃｈトランジスタ３の閾値ＮｃｈＶｔｈを変え、出力ＯＵＴ２が外部電源電圧ＶＣＣＥであるときのＮｃｈトランジスタ３のソース電位をＶＣＣ２−ＮｃｈＶｔｈ’にして、Ｎｃｈトランジスタ３の耐圧を満足させる。
【００５０】
以上のように、この実施の形態５によれば、チップ内部の内部電圧ＶＣＣ１より外部電圧ＶＣＣＥが高い場合に、トランジスタのバックゲートに印加する電圧を調整し、そのトランジスタの閾値を変え、トランジスタにかかる電圧がトランジスタの耐圧を超えることのないようにして、電源内部電圧ＶＣＣ１で動作するＩＣチップと、電源内部電圧ＶＣＣ１より高い外部電源電圧ＶＣＣＥで動作する回路との間で信号の入出力を可能にする出力バッファ回路を簡単な回路構成により前記ＩＣチップ内部に構成できる。この結果、従来、必要であった外付けＩＣが不要になり、コストの増大を招来せず、また基板上の面積が制約されず、またトランジスタの段数が少ないことからＩ／Ｆ部の信号遅延量の増加も発生しないＩ／Ｏ１０２を備えた半導体装置が得られる効果がある。
【００５１】
【発明の効果】
以上のように、この発明によれば、出力端子、および、バックゲートの電位により端子間に印加される電圧が調整され、外部電源電圧の中間電圧が印加されるゲートが共通接続され、前記外部電源電圧とグランドとの間に接続された相補型のトランジスタを有した出力回路と、前記中間電圧と前記外部電源電圧とが供給され、ＩＣチップの内部電源電圧レベルの入力信号を、前記中間電圧と前記外部電源電圧との間の信号レベルへ変換するレベルシフト回路と、前記中間電圧を生成する電圧発生回路と、前記中間電圧と前記外部電源電圧との間で動作し、前記レベルシフト回路でレベル変換された前記入力信号を、前記出力回路の前記出力端子と前記外部電源電圧との間に接続されているトランジスタを制御可能な、前記中間電圧と前記外部電源電圧との間で振れる信号レベルへ変換する第１のドライブ回路と、前記中間電圧と前記グランドとの間で動作し、前記ＩＣチップの内部電源電圧レベルの前記入力信号を、前記出力回路の前記出力端子と前記グランドとの間に接続されているトランジスタを制御可能な、前記中間電圧と前記グランドとの間で振れる信号レベルへ変換する第２のドライブ回路とを備えるように構成したので、外部電源電圧より耐圧の低いトランジスタを使用することができ、前記出力回路のトランジスタに印加される電圧がトランジスタの耐圧を超えないようにそのトランジスタのバックゲートの電位により容易に調整でき、前記出力回路の相補型のトランジスタの中間電圧が印加されるゲートを共通接続した構成にして回路構成を簡略化でき、外付けＩＣが不要になり、コストの増大が抑制され、また基板上の面積が制約されることがなくなり、耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加なども回避できる効果がある。
【００５２】
この発明によれば、出力端子、および、バックゲートの電位により端子間に印加される電圧が調整され、外部電源電圧の中間電圧が印加されるゲートが共通接続され、前記外部電源電圧とグランドとの間に接続された相補型のトランジスタを有した出力回路と、前記中間電圧と前記外部電源電圧とが供給され、ＩＣチップの内部電源電圧レベルの入力信号を、前記出力回路の前記出力端子と前記外部電源電圧との間に接続されているトランジスタを制御する前記中間電圧と前記外部電源電圧との間の信号レベルへ変換するレベルシフト回路と、前記中間電圧を生成する電圧発生回路と、前記ＩＣチップの内部電源電圧と前記グランドとの間で動作し、前記ＩＣチップの内部電源電圧レベルの前記入力信号を、前記出力回路の前記出力端子と前記グランドとの間に接続されているトランジスタを制御可能な、前記ＩＣチップの内部電源電圧と前記グランドとの間で振れる信号レベルへ変換する第３のドライブ回路とを備えるように構成したので、外部電源電圧より耐圧の低いトランジスタを使用することができ、前記出力回路のトランジスタに印加される電圧がトランジスタの耐圧を超えないようにそのトランジスタのバックゲートの電位により容易に調整でき、前記出力回路の相補型のトランジスタの中間電圧が印加されるゲートを共通接続した構成にして回路構成を簡略化でき、また第１のドライブ回路および第２のドライブ回路に代えて第３のドライブ回路を設ける構成にしたことでさらに回路構成の簡略化を図ることができ、外付けＩＣが不要になり、コストの増大が抑制され、また基板上の面積が制約されることがなくなり、耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加なども回避できる効果がある。
【００５３】
この発明によれば、出力回路の出力端子に接続された相補型のトランジスタのバックゲートがソース側と接続されている構成を備えるようにしたので、外部電源電圧より耐圧の低いトランジスタを使用することができ、前記出力回路のトランジスタに印加される電圧がトランジスタの耐圧を超えないようにそのトランジスタのバックゲートの電位により容易に調整でき、前記出力回路の相補型のトランジスタの中間電圧が印加されるゲートを共通接続した構成にして回路構成を簡略化でき、外付けＩＣが不要になり、コストの増大が抑制され、また基板上の面積が制約されることがなくなり、また耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加なども回避できる効果がある。
【００５４】
この発明によれば、出力回路の出力端子に接続された相補型のトランジスタのバックゲートへ電圧を印加し、前記トランジスタに印加される電圧を当該トランジスタの耐圧以内に制御可能にする印加電圧制御回路を備えるように構成したので、外部電源電圧より耐圧の低いトランジスタを使用することができ、前記出力回路のトランジスタに印加される電圧がトランジスタの耐圧を超えないようにそのトランジスタのバックゲートの電位を前記印加電圧制御回路により容易に調整でき、前記出力回路の相補型のトランジスタの中間電圧が印加されるゲートを共通接続した構成にして回路構成を簡略化でき、外付けＩＣが不要になり、コストの増大が抑制され、また基板上の面積が制約されることがなくなり、耐圧の高いトランジスタを用いた場合の特性の劣化やＩ／Ｆ部の信号遅延量の増加なども回避できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による出力バッファ回路を備えた半導体装置を示す全体構成図である。
【図２】 この発明の実施の形態１の出力バッファ回路の具体的な回路構成を示す回路図である。
【図３】 この発明の実施の形態１の出力バッファ回路のレベルシフト回路の具体的な回路構成を示す回路図である。
【図４】 この発明の実施の形態１の出力バッファ回路の電圧発生回路の具体的な回路構成を示す回路図である。
【図５】 この発明の実施の形態２の出力バッファ回路の具体的な回路構成を示す回路図である。
【図６】 この発明の実施の形態４の出力バッファ回路の具体的な回路構成を示す回路図である。
【図７】 この発明の実施の形態５の出力バッファ回路の具体的な回路構成を示す回路図である。
【符号の説明】
１ Ｐｃｈトランジスタ（トランジスタ，出力回路）、２ Ｐｃｈトランジスタ（相補型のトランジスタ，出力回路）、３ Ｎｃｈトランジスタ（相補型のトランジスタ，出力回路）、４ Ｎｃｈトランジスタ（トランジスタ，出力回路）、５ インバータ（第３のドライブ回路）、６ レベルシフト回路、２３ 電圧発生回路、Ｃ１ 回路（第１のドライブ回路）、Ｃ２ 回路（第２のドライブ回路）、３１，３２ 電圧発生回路（印加電圧制御回路）、ＯＵＴ２ 出力端子、１００ マイクロプロセッサ（ＩＣチップ）。
Claims (3)
- 出力端子、および、バックゲートの電位により端子間に印加される電圧が調整され、外部電源電圧の中間電圧が印加されるゲートが共通接続され、前記外部電源電圧と基準電圧との間に接続された相補型のトランジスタを有した出力回路と、
前記中間電圧と前記外部電源電圧とが供給され、内部電源電圧レベルの入力信号を、前記中間電圧と前記外部電源電圧との間の信号レベルへ変換するレベルシフト回路と、
前記中間電圧を生成する電圧発生回路と、
前記中間電圧と前記外部電源電圧との間で動作し、前記レベルシフト回路でレベル変換された前記入力信号を、前記出力回路の前記出力端子と前記外部電源電圧との間に接続されているトランジスタを制御可能な、前記中間電圧と前記外部電源電圧との間で振れる信号レベルへ変換する第１のドライブ回路と、
前記中間電圧と前記基準電圧との間で動作し、前記内部電源電圧レベルの前記入力信号を、前記出力回路の前記出力端子と前記基準電圧との間に接続されているトランジスタを制御可能な、前記中間電圧と前記基準電圧との間で振れる信号レベルへ変換する第２のドライブ回路と、
を備え、
前記出力回路は、
前記相補型のトランジスタと前記外部電源電圧との間に接続され、ゲートに前記第１のドライブ回路の出力を受ける第１のＰチャネルＭＯＳトランジスタと、
前記相補型のトランジスタと前記基準電圧との間に接続され、ゲートに前記第２のドライブ回路の出力を受ける第１のＮチャネルＭＯＳトランジスタとをさらに有し、
前記第１のＰチャネルＭＯＳトランジスタのバックゲートには前記外部電源電圧が供給され、前記第１のＮチャネルＭＯＳトランジスタのバックゲートには前記基準電圧が供給されている、出力バッファ回路。 - 前記相補型のトランジスタは、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成され、
前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの各々のバックゲートがソース側と接続されている請求項１に記載の出力バッファ回路。 - 前記相補型のトランジスタは、第２のＰチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタから構成され、
前記第２のＰチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタの各々のバックゲートへ電圧を印加し、かつ各前記バックゲートへ印加する電圧をそれぞれ前記第２のＰチャネルＭＯＳトランジスタの耐圧および前記第２のＮチャネルＭＯＳトランジスタの耐圧以内に制御可能にする印加電圧制御回路をさらに有する請求項１に記載の出力バッファ回路。
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