JP5886112B2 - 半導体集積回路装置、レベルシフト回路 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特に半導体集積回路装置の外部に信号を出力する高電圧出力ドライバを駆動するためのレベルシフト回路に関する。

半導体集積回路に使用されるトランジスタには、低耐圧素子と高耐圧素子とがある。低耐圧素子は、例えばゲート酸化膜が薄く、トランジスタサイズが小さいシングルオキサイド（Ｓｉｎｇｌｅ Ｏｘｉｄｅ：ＳＯＸ）構造を有する。ここでは、ＳＯＸ構造のトランジスタをＳＯＸトランジスタと称する。高耐圧素子は、例えばゲート酸化膜が低耐圧素子に比べて厚く、トランジスタサイズが大きいマルチオキサイド（Ｍｕｌｔｉ Ｏｘｉｄｅ：ＭＯＸ）構造を有する。ここでは、ＭＯＸ構造のトランジスタをＭＯＸトランジスタと称する。半導体集積回路は、年々の微細化が進んでおり、主にＳＯＸトランジスタが用いられる内部トランジスタは、性能や電力密度を考慮しながらスケーリングされている。これに対し、ＭＯＸトランジスタが用いられる外部トランジスタは、主にデバイス間のインターフェース規格を考慮して設計される。デバイス間の複数のインターフェース規格に対応する半導体集積回路では、Ｔｒｉｐｌｅ Ｏｘｉｄｅ化（ＳＯＸ＋１．８ボルト用ＭＯＸ＋３．３ボルト用ＭＯＸ）して製造する手法があったが、近年、製造コスト削減のため、３．３Ｖのインターフェース規格を含む複数の規格に外部トランジスタを１．８ボルト用ＭＯＸトランジスタだけで対応する要求が増えている。

特開平９−１７２３６８号公報には、内部回路を低電圧電源で駆動し、その内部回路の出力信号を、外部回路を駆動する高電圧電源のレベルに変換して出力する半導体出力回路の技術が開示されている。この技術では、半導体出力回路は、直列接続回路と、クランプ回路と、ラッチ回路と、ラッチ反転回路とを有する。直列接続回路は、ソースが高電圧電源に接続されている第１のｐチャネルＭＯＳトランジスタとドレインが出力端子に接続されている第２のｐチャネルＭＯＳトランジスタとで構成される。クランプ回路は、中間電圧をクランプする。ラッチ回路は、高電圧電源とクランプ電圧との間で動作する。ラッチ反転回路は、クランプ電圧と接地電圧との間で動作する。上記ラッチ回路の出力端子が第１のｐチャネルＭＯＳトランジスタのゲートに接続されている。

また、特開平９−１４８９１５号公報には、外部ＬＳＩの電源電圧がＭＯＳトランジスタのゲート酸化膜耐圧以上でも、各ＭＯＳトランジスタのゲート酸化膜に耐圧以上の電圧がかかることなく、上記外部ＬＳＩの電源電圧を振幅とする信号を出力可能な出力回路の技術が開示されている。この出力回路は、第１の電圧を電源電圧とする一の回路の出力信号を入力とし、この一の回路の出力信号に従って、出力部から第２の電圧を電源電圧とする他の回路に信号を出力する。出力回路は、信号生成回路と、電圧変換回路と、プルアップ回路と、プルダウン回路とを備える。信号生成回路は、入力された一の回路の出力信号を基にして、第１の電圧と接地電圧との電圧差を振幅とする第１及び第２の制御信号を生成する。電圧変換回路は、信号生成回路によって生成される第１の制御信号を入力とし、この第１の制御信号の振幅を変換することによりプルアップ制御信号を生成して出力する。プルアップ回路は、第１のＰ型ＭＯＳトランジスタと、第２のＰ型ＭＯＳトランジスタとを備える。第１のＰ型ＭＯＳトランジスタは、ソースに第２の電圧が与えられ、且つゲートにプルアップ制御信号が入力される。第２のＰ型ＭＯＳトランジスタは、第１のＰ型ＭＯＳトランジスタのドレインにソースが接続されると共にドレインが出力部に接続され且つゲートに第３の電圧が印加される。すなわちプルアップ回路は、電圧変換回路から出力されたプルアップ制御信号を入力とし、このプルアップ制御信号の指示に従って出力部の電圧を第２の電圧に引き上げるか否かを制御する。プルダウン回路は、第１のＮ型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトランジスタとを備える。第１のＮ型ＭＯＳトランジスタは、ソースが接地され且つゲートにプルダウン制御信号が入力される。第２のＮ型ＭＯＳトランジスタは、第１のＮ型ＭＯＳトランジスタのドレインにソースが接続されると共にドレインが出力部に接続され、且つゲートに第１の電圧が印加される。すなわちプルダウン回路は、信号生成回路によって生成される第２の制御信号をプルダウン制御信号として入力し、このプルダウン制御信号の指示に従って出力部の電圧を接地電圧に引き下げるか否かを制御する。電圧変換回路は、出力部の電圧を第２の電圧に引き上げるようプルアップ回路に指示するときは、プルアップ制御信号の電圧を、第２の電圧から第１のＰ型ＭＯＳトランジスタの閾値電圧を引いた電圧以下で且つ第２の電圧から第１のＰ型ＭＯＳトランジスタのゲート酸化膜耐圧相当電圧を引いた電圧以上の電圧にする。また、出力部の電圧を第２の電圧に引き上げるようプルアップ回路に指示しないときは、電圧変換回路は、プルアップ制御信号の電圧を第２の電圧にする。

このような回路では、中間電圧発生回路で発生する中間電圧を使用するのでジッタが大きい。

特開平９−１７２３６８号公報 特開平９−１４８９１５号公報

このような回路では、中間電圧発生回路で発生する中間電圧を使用するのでジッタが大きい。したがって、ジッタが少ないレベルシフト回路、そのレベルシフト回路を搭載する半導体集積回路装置を提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、レベルシフト回路は、第１回路と、第１耐圧保護回路と第２耐圧保護回路とを備える第２回路とを具備し、第１回路は、第１耐圧保護回路と第２耐圧保護回路との接続ノードの電圧に基づいて駆動される。第１回路は、出力信号の第１の論理レベルを決定する第１電源電圧と、出力信号の第２の論理レベルを決定する第２電源電圧とに基づいて、出力信号の振幅を設定する第１および第２トランジスタと、第３および第４トランジスタとを備える。第１電源電圧は、第２電源電圧と基準電源電圧との間の電圧値を示す。第１および第２トランジスタは、出力信号の振幅を第２の論理レベルに設定する。第３および第４トランジスタは、出力信号の振幅を第１の論理レベルに設定する。第２回路は、第５および第６トランジスタと、第７および第８トランジスタと、第１耐圧保護回路と、第２耐圧保護回路とを備える。第５および第６トランジスタは、出力信号と、出力信号の論理反転された反転出力信号とを入力して第２の論理レベルの信号を出力するか否かを制御する。第７および第８トランジスタは、第１電源電圧と基準電源電圧との間の電圧値を示す入力信号を入力し、第５および第６トランジスタを駆動する。第１耐圧保護回路は、第５および第６トランジスタと、第７および第８トランジスタとの間に配置され、第５および第６トランジスタの耐圧を保護する。第２耐圧保護回路は、第１耐圧保護回路と、第７および第８トランジスタとの間に配置され、第７および第８トランジスタの耐圧を保護する。

また、半導体集積回路装置は、上記レベルシフト回路と、上記レベルシフト回路の出力信号に応答して駆動される出力バッファ回路とを具備する。

前記一実施の形態によれば、ジッタが少ないレベルシフト回路、そのレベルシフト回路を搭載する半導体集積回路装置を提供することができる。

図１は、半導体集積回路装置の出力回路の構成を説明するブロック図である。 図２は、第１の実施の形態に係るレベルシフト回路の概略構成を示すブロック図である。 図３は、第１の実施の形態に係るレベルシフト回路の回路構成を示す回路図である。 図４は、第２の実施の形態に係るレベルシフト回路の概略構成を示すブロック図である。 図５は、第２の実施の形態に係るレベルシフト回路の回路構成を示す回路図である。 図６Ａは、入力信号の電圧が基準電源電圧（０ボルト）のときの各トランジスタに印加される電圧を示す図である。 図６Ｂは、入力信号の電圧が第１電源電圧（ＶＣＣＬ）のときの各トランジスタに印加される電圧を示す図である。 図７は、各ノードの電圧を示す図である。 図８は、動作をシミュレーションした結果を示す図である。

図面を参照して、実施の形態を説明する。

図１は、半導体集積回路の構成を示す図である。半導体集積回路５０は、図１（ａ）に示されるように、外部端子が接続されるパッド５３と、半導体集積回路５０のコアであり半導体集積回路の主機能を担う内部回路５５が配置される内部ロジック領域５１と、内部ロジック領域５１と外部との間に配置されて電気的特性の整合をとる入出力回路を有するインターフェース領域５２とを具備する。パッド５３に出力信号が接続される場合、インターフェース領域５２には、図１（ｂ）に示されるように、レベルシフト回路５６とドライバ回路５７とが配置される。レベルシフト回路５６は、ドライバ回路５７を駆動することができるように、内部ロジック領域５１に配置される内部回路５５から出力される信号のレベルを変換する。

通常、内部ロジック領域５１に配置される内部回路５５は、低耐圧のトランジスタにより構成され、外部回路を駆動するドライバ回路５７は、高耐圧のトランジスタにより構成される。したがって、レベルシフト回路５６には、高耐圧のトランジスタを用いることが好ましいが、前述のように、低耐圧のトランジスタのみを用いて構成されることが要求される。

（第１の実施の形態）
図２に、第１の実施の形態に係る低耐圧のトランジスタを用いて高い電圧レベルの信号を出力するレベルシフト回路５６の構成を示すブロック図が示される。レベルシフト回路５６は、第１回路１０と、第２回路とを具備する。ここで、基準電源電圧ＧＮＤを０（ボルト）、低い電源電圧（例えば１．８ボルト）を第１電源電圧ＶＣＣＬ、高い電源電圧（例えば３．３ボルト）を第２電源電圧ＶＣＣＨとする。第１回路は、０ボルトから第２電源電圧ＶＣＣＨの範囲の振幅を有する信号を入力して所望の信号レベルである第１電源電圧ＶＣＣＬから第２電源電圧ＶＣＣＨの範囲の振幅を有する信号に変換して出力する。第２回路２０は、内部回路５５から出力される０ボルトから第１電源電圧ＶＣＣＬの範囲の振幅を有する信号を入力して０ボルトから第２電源電圧ＶＣＣＨの範囲の振幅を有する信号に変換して出力する。また、第２回路２０は、第１回路１０から出力される第１電源電圧ＶＣＣＬから第２電源電圧ＶＣＣＨの範囲の振幅を有する信号を入力する。

図３は、第１回路１０および第２回路２０を備えるレベルシフト回路５６の具体的な回路構成を示す回路図である。第１の実施の形態に係るレベルシフト回路５６は、第１回路１０と、第２回路２０と、入力信号ＩＮの反転信号を生成するインバータ回路４０とを具備する。第１回路１０は、Ｐチャネル型ＭＯＳトランジスタ（以降Ｐトランジスタと略記する）Ｐ１５、Ｐ１６、Ｐ２５、Ｐ２６を備える。第２回路２０は、ＰトランジスタＰ１３、Ｐ１４、Ｐ２３、Ｐ２４と、Ｎチャネル型ＭＯＳトランジスタ（以降Ｎトランジスタと略記する）Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２とを備える。

第１回路１０では、第２電源電圧ＶＣＣＨと、第１電源電圧ＶＣＣＬとの間に、ＰトランジスタＰ１５、Ｐ１６が直列に接続され、それと並列に、ＰトランジスタＰ２５、Ｐ２６が直列に接続される。すなわち、ＰトランジスタＰ１５のソースは第２電源電圧ＶＣＣＨに接続され、ＰトランジスタＰ１５のドレインとＰトランジスタＰ１６のソースとはノードＯＵＴＢに接続され、ＰトランジスタＰ１６のドレインは第１電源電圧ＶＣＣＬに接続される。ＰトランジスタＰ２５のソースは第２電源電圧ＶＣＣＨに接続され、ＰトランジスタＰ２５のドレインとＰトランジスタＰ２６のソースとはノードＯＵＴＰに接続され、ＰトランジスタＰ２６のドレインは第１電源電圧ＶＣＣＬに接続される。ＰトランジスタＰ１５のゲートはノードＯＵＴＰに、ＰトランジスタＰ２５のゲートはノードＯＵＴＢに接続される。ＰトランジスタＰ１６のゲートはノードａ２に接続され、ＰトランジスタＰ２６のゲートはノードｂ２に接続される。ＰトランジスタＰ１５、Ｐ１６、Ｐ２５、Ｐ２６のバックゲートは第２電源電圧ＶＣＣＨに接続される。

第２回路２０では、第２電源電圧ＶＣＣＨと基準電源電圧ＧＮＤとの間に、ＰトランジスタＰ１４、Ｐ１３、ＮトランジスタＮ１２、Ｎ１１がこの順に直列に接続される。これと並列に、ＰトランジスタＰ２４、Ｐ２３、ＮトランジスタＮ２２、Ｎ２１が第２電源電圧ＶＣＣＨと基準電源電圧ＧＮＤとの間にこの順に直列に接続される。ＮトランジスタＮ１１のゲートは、ノードＩＮＰに接続され、入力信号ＩＮが印加される。ＮトランジスタＮ２１のゲートは、ノードＩＮＢに接続され、入力信号ＩＮがインバータ回路４０によって論理反転された信号が印加される。ＮトランジスタＮ１１、Ｎ２１のソースは基準電源電圧ＧＮＤに接続される。ＮトランジスタＮ１１のドレインと、ＮトランジスタＮ１２のソースとは、ノードａ１に接続される。ＮトランジスタＮ２１のドレインと、ＮトランジスタＮ２２のソースとは、ノードｂ１に接続される。ＮトランジスタＮ１１、Ｎ１２、Ｎ２１、Ｎ２２のバックゲートは、基準電源電圧ＧＮＤに接続される。

ＮトランジスタＮ１２のドレインと、ＰトランジスタＰ１３のドレインとは、ノードａ２に接続され、さらにＰトランジスタＰ１６のゲートに接続される。ノードａ２は、第２回路２０の出力ノードの一つである。ＮトランジスタＮ２２のドレインと、ＰトランジスタＰ２３のドレインとは、ノードｂ２に接続され、さらにＰトランジスタＰ２６のゲートに接続されるノードｂ２は、第２回路２０の出力ノードの一つである。ＰトランジスタＰ１３のソースと、ＰトランジスタＰ１４のドレインとは、ノードａ３に接続され、ＰトランジスタＰ１４のソースは第２電源電圧ＶＣＣＨに接続される。ＰトランジスタＰ２３のソースと、ＰトランジスタＰ２４のドレインとは、ノードｂ３に接続され、ＰトランジスタＰ２４のソースは第２電源電圧ＶＣＣＨに接続される。ＮトランジスタＮ１２、Ｎ２２のゲート、ＰトランジスタＰ１３、Ｐ２３のゲートは、第１電源電圧ＶＣＣＬに接続される。したがって、ＮトランジスタＮ１２、Ｎ２２およびＰトランジスタＰ１３、Ｐ２３は、常時オン状態であり、耐圧保護用トランジスタとして機能する。ＰトランジスタＰ１３、Ｐ１４、Ｐ２３、Ｐ２４のバックゲートは第２電源電圧ＶＣＣＨに接続される。

第１の実施の形態に係るレベルシフト回路の動作を説明する。

まず、入力信号ＩＮが立ち下がるときの動作を説明する。入力信号ＩＮが第１電源電圧ＶＣＣＬ（ハイレベル）から基準電源電圧ＧＮＤ＝０ボルト（ロウレベル）に遷移すると、ＮトランジスタＮ１１はオフ状態になる。入力信号ＩＮは、インバータ回路４０によって論理反転され、ノードＩＮＢは第１電源電圧ＶＣＣＬ（ハイレベル）になり、ＮトランジスタＮ２１はオン状態になる。ＮトランジスタＮ２１がオン状態になると、ノードｂ１の電圧は下降し、常時オン状態のＮトランジスタＮ２２を介してノードｂ１に接続されるノードｂ２の電圧も降下する。ノードｂ２の電圧が下降すると、ＰトランジスタＰ２６がオン状態になる。

ＰトランジスタＰ２６がオン状態になると、ノードＯＵＴＰの電圧は、第１電源電圧ＶＣＣＬに向かって下降する。ノードＯＵＴＰにゲートが接続されるＰトランジスタＰ１４、Ｐ１５は、オン状態になり、ノードａ３、ＯＵＴＢの電圧は、第２電源電圧ＶＣＣＨに向かって上昇する。常時オン状態のＰトランジスタＰ１３を介してノードａ３に接続しているノードａ２の電圧も上昇し、ノードａ２にゲートが接続されるＰトランジスタＰ１６は、ほぼオフ状態もしくは弱いオン状態になる。常時オン状態のＮトランジスタＮ１２を介してノードａ２に接続されるノードａ１の電圧は、“ＶＣＣＬ−Ｖｔｎ”まで上昇する。ここで、ＶｔｎはＮトランジスタの閾値電圧である。ＰトランジスタＰ１６がほぼオフ状態になるため、ノードＯＵＴＢの電圧は第２電源電圧ＶＣＣＨになり、ＰトランジスタＰ２４、Ｐ２５をオフ状態にする。ＰトランジスタＰ２５がオフ状態になるため、ノードＯＵＴＰの電圧は、第１電源電圧ＶＣＣＬになる。また、ノードＯＵＴＢの電圧が第２電源電圧ＶＣＣＨになると、ＰトランジスタＰ１４もノードａ３を介してノードａ２に第２電源電圧ＶＣＣＨを与えているため、ＰトランジスタＰ１６は完全なオフ状態になる。

入力信号ＩＮが立ち上がるとき、すなわち、入力信号ＩＮが基準電源電圧ＧＮＤ＝０ボルト（ロウレベル）から第１電源電圧ＶＣＣＬ（ハイレベル）に遷移すると、ＮトランジスタＮ１１はオン状態になり、反転信号が入力されるＮトランジスタＮ２１はオフ状態になる。ＮトランジスタＮ１１がオン状態になると、ノードａ１の電圧は下降し、常時オン状態のＮトランジスタＮ１２を介してノードａ１に接続されるノードａ２の電圧も降下する。ノードａ２の電圧が下降すると、ＰトランジスタＰ１６がオン状態になる。

ＰトランジスタＰ１６がオン状態になると、ノードＯＵＴＢの電圧は、第１電源電圧ＶＣＣＬに向かって下降する。ノードＯＵＴＢにゲートが接続されるＰトランジスタＰ２４、Ｐ２５は、オン状態になり、ノードｂ３、ＯＵＴＰの電圧は、第２電源電圧ＶＣＣＨに向かって上昇する。常時オン状態のＰトランジスタＰ２３を介してノードｂ３に接続しているノードｂ２の電圧も上昇し、ノードｂ２にゲートが接続されるＰトランジスタＰ２６は、ほぼオフ状態もしくは弱いオン状態になる。常時オン状態のＮトランジスタＮ２２を介してノードｂ２に接続されるノードｂ１の電圧は、“ＶＣＣＬ−Ｖｔｎ”まで上昇する。ＰトランジスタＰ２６がほぼオフ状態になるため、ノードＯＵＴＰの電圧は第２電源電圧ＶＣＣＨになり、出力信号ＯＵＴとして第２電源電圧ＶＣＣＨのレベルの信号が出力される。ノードＯＵＴＰの電圧が第２電源電圧ＶＣＣＨになると、ＰトランジスタＰ１４、Ｐ１５をオフ状態にする。ＰトランジスタＰ１５がオフ状態になるため、ノードＯＵＴＢの電圧は、第１電源電圧ＶＣＣＬになる。また、ノードＯＵＴＰの電圧が第２電源電圧ＶＣＣＨになると、ＰトランジスタＰ２４もノードａ４を介してノードａ１に第２電源電圧ＶＣＣＨを与えているため、ＰトランジスタＰ２６は完全なオフ状態になる。各トランジスタの耐圧条件等については後述する。

（第２の実施の形態）
図４は、第２の実施の形態に係る低耐圧のトランジスタを用いる高い電圧レベルの信号を出力するレベルシフト回路５６の構成を示すブロック図である。第２の実施の形態に係るレベルシフト回路５６は、第１回路１０と、第２回路２０と、第３回路３０とを具備する。第１回路１０と、第２回路２０とは、第１の実施の形態に係るレベルシフト回路５６の第１回路１０と、第２回路２０と同じであり、第２の実施の形態に係るレベルシフト回路は、第３回路３０が付加された回路であり、重複して説明する。

基準電源電圧ＧＮＤを０ボルト、低い電源電圧を第１電源電圧ＶＣＣＬ、高い電源電圧を第２電源電圧ＶＣＣＨとすると、第１回路１０は、０ボルトから第２電源電圧ＶＣＣＨの範囲の振幅を有する信号を入力して、所望の信号レベルである第１電源電圧ＶＣＣＬから第２電源電圧ＶＣＣＨの範囲の振幅を有する信号に変換して出力するレベル変換回路である。

第２回路２０は、内部回路５５から出力される０ボルトから第１電源電圧ＶＣＣＬの範囲の信号を入力として、０ボルトから第２電源電圧ＶＣＣＨの振幅を有する信号を出力するレベル変換回路である。第２回路２０は、第１回路１０の出力信号と第３回路３０の出力信号とを入力する。

第３回路３０は、０ボルトから第１電源電圧ＶＣＣＬの範囲の振幅を有する信号と、０ボルトから第２電源電圧ＶＣＣＨの範囲の振幅を有する信号とを入力し、第２回路２０の動作速度を向上させる回路である。上記第１回路１０と第２回路２０と第３回路３０とは、０ボルトから第２電源電圧ＶＣＣＨまでの範囲の振幅を有する信号を送受信するが、耐圧条件は満足する。

図５は、第２の実施の形態に係るレベルシフト回路５６の具体的な回路構成を示す回路図である。第２の実施の形態に係るレベルシフト回路５６は、第１回路１０と、第２回路２０と、第３回路３０と、入力反転信号を生成するインバータ回路４０とを具備する。第１回路１０は、ＰトランジスタＰ１５、Ｐ１６、Ｐ２５、Ｐ２６を備える。第２回路２０は、ＰトランジスタＰ１３、Ｐ１４、Ｐ２３、Ｐ２４と、ＮトランジスタＮ１１、Ｎ１２、Ｎ２１、Ｎ２２とを備える。第３回路３０は、ＰトランジスタＰ１７、Ｐ１８、Ｐ２７、Ｐ２８を備える。

第１回路１０では、第２電源電圧ＶＣＣＨと、第１電源電圧ＶＣＣＬとの間に、ＰトランジスタＰ１５、Ｐ１６が直列に接続され、それと並列に、ＰトランジスタＰ２５、Ｐ２６が直列に接続される。すなわち、ＰトランジスタＰ１５のソースは第２電源電圧ＶＣＣＨに接続され、ＰトランジスタＰ１５のドレインとＰトランジスタＰ１６のソースとはノードＯＵＴＢに接続され、ＰトランジスタＰ１６のドレインは第１電源電圧ＶＣＣＬに接続される。ＰトランジスタＰ２５のソースは第２電源電圧ＶＣＣＨに接続され、ＰトランジスタＰ２５のドレインとＰトランジスタＰ２６のソースとはノードＯＵＴＰに接続され、ＰトランジスタＰ２６のドレインは第１電源電圧ＶＣＣＬに接続される。ＰトランジスタＰ１５のゲートはノードＯＵＴＰに、ＰトランジスタＰ２５のゲートはノードＯＵＴＢに接続される。ＰトランジスタＰ１６のゲートはノードａ２に接続され、ＰトランジスタＰ２６のゲートはノードｂ２に接続される。ＰトランジスタＰ１５、Ｐ１６、Ｐ２５、Ｐ２６のバックゲートは第２電源電圧ＶＣＣＨに接続される。

第２回路２０では、第２電源電圧ＶＣＣＨと基準電源電圧ＧＮＤとの間に、ＰトランジスタＰ１４、Ｐ１３、ＮトランジスタＮ１２、Ｎ１１がこの順に直列に接続される。これと並列に、ＰトランジスタＰ２４、Ｐ２３、ＮトランジスタＮ２２、Ｎ２１が第２電源電圧ＶＣＣＨと基準電源電圧ＧＮＤとの間にこの順に直列に接続される。ＮトランジスタＮ１１のゲートは、ノードＩＮＰに接続され、入力信号ＩＮが印加される。ＮトランジスタＮ２１のゲートは、ノードＩＮＢに接続され、入力信号ＩＮがインバータ回路４０によって論理反転された信号が印加される。ＮトランジスタＮ１１、Ｎ２１のソースは基準電源電圧ＧＮＤに接続される。ＮトランジスタＮ１１のドレインと、ＮトランジスタＮ１２のソースとは、ノードａ１に接続される。ＮトランジスタＮ２１のドレインと、ＮトランジスタＮ２２のソースとは、ノードｂ１に接続される。ＮトランジスタＮ１１、Ｎ１２、Ｎ２１、Ｎ２２のバックゲートは、基準電源電圧ＧＮＤに接続される。

ＮトランジスタＮ１２のドレインと、ＰトランジスタＰ１３のドレインとは、ノードａ２に接続され、さらにＰトランジスタＰ１６のゲートに接続される。ノードａ２は、第２回路２０の出力ノードの一つである。ＮトランジスタＮ２２のドレインと、ＰトランジスタＰ２３のドレインとは、ノードｂ２に接続され、さらにＰトランジスタＰ２６のゲートに接続されるノードｂ２は、第２回路２０の出力ノードの一つである。ＰトランジスタＰ１３のソースと、ＰトランジスタＰ１４のドレインとは、ノードａ３に接続され、ＰトランジスタＰ１４のソースは第２電源電圧ＶＣＣＨに接続される。ＰトランジスタＰ２３のソースと、ＰトランジスタＰ２４のドレインとは、ノードｂ３に接続され、ＰトランジスタＰ２４のソースは第２電源電圧ＶＣＣＨに接続される。ＮトランジスタＮ１２、Ｎ２２のゲート、ＰトランジスタＰ１３、Ｐ２３のゲートは、第１電源電圧ＶＣＣＬに接続される。したがって、ＮトランジスタＮ１２、Ｎ２２およびＰトランジスタＰ１３、Ｐ２３は、常時オン状態であり、耐圧保護用トランジスタとして機能する。ＰトランジスタＰ１３、Ｐ１４、Ｐ２３、Ｐ２４のバックゲートは第２電源電圧ＶＣＣＨに接続される。

第３回路３０では、第１電源電圧ＶＣＣＬとノードａ１との間にＰトランジスタＰ１７、Ｐ１８が直列に接続され、第１電源電圧ＶＣＣＬとノードｂ１との間にＰトランジスタＰ２７、Ｐ２８が直列に接続される。すなわち、ＰトランジスタＰ１７のソースは第１電源電圧ＶＣＣＬに接続され、ＰトランジスタＰ１８のドレインはノードａ１に接続される。ＰトランジスタＰ１７のドレインとＰトランジスタＰ１８のソースとは、ノードａ４に接続される。ＰトランジスタＰ１７のゲートはノードａ２に接続され、ＰトランジスタＰ１８のゲートはノードＩＮＰに接続される。ＰトランジスタＰ２７のソースは第１電源電圧ＶＣＣＬに接続され、ＰトランジスタＰ２８のドレインはノードｂ１に接続される。ＰトランジスタＰ２７のドレインとＰトランジスタＰ２８のソースとは、ノードｂ４に接続される。ＰトランジスタＰ２７のゲートはノードｂ２に接続され、ＰトランジスタＰ２８のゲートはノードＩＮＢに接続される。ＰトランジスタＰ１７、Ｐ１８、Ｐ２７、Ｐ２８のバックゲートは、第１電源電圧ＶＣＣＬに接続される。

第２の実施の形態に係るレベルシフト回路の動作を説明する。

まず、入力信号ＩＮが立ち下がるときの動作を説明する。入力信号ＩＮが第１電源電圧ＶＣＣＬ（ハイレベル）から基準電源電圧ＧＮＤ＝０ボルト（ロウレベル）に遷移すると、ＮトランジスタＮ１１はオフ状態となり、ＰトランジスタＰ１８はオン状態となる。このとき、ＰトランジスタＰ１８のソースに接続されるＰトランジスタＰ１７は、入力信号ＩＮが第１電源電圧ＶＣＣＬ（ハイレベル）の時の状態を維持している。すなわち、ＰトランジスタＰ１７は、ノードａ２の電圧が０ボルト（ロウレベル）であるため、オン状態であり、ノードａ１の電圧は上昇する。

ＰトランジスタＰ１７のゲートは、常時オン状態のＮトランジスタＮ１２を介してノードａ１に接続されているため、ノードａ１およびノードａ２の電圧は、０ボルトから“ＶＣＣＬ−Ｖｔｎ”もしくは“ＶＣＣＬ−Ｖｔｐ”に漸近する。ここで、ＶｔｎはＮトランジスタの閾値電圧、ＶｔｐはＰトランジスタの閾値電圧である。

ノードａ２の電圧は、第１電源電圧ＶＣＣＬに接続されているＰトランジスタＰ１７、Ｐ１６をほぼオフ状態もしくは弱いオン状態にするまで上昇する。したがって、ノードａ２をゲートに接続されるＰトランジスタＰ１６は、オフ状態もしくは弱いオン状態となる。

入力信号ＩＮが第１電源電圧ＶＣＣＬ（ハイレベル）から０ボルト（ロウレベル）に遷移すると、ノードＩＮＢの電圧はハイレベルとなり、ＮトランジスタＮ２１はオン状態となる。したがって、ノードｂ１の電圧は、“ＶＣＣＬ−Ｖｔｎ”から０ボルトに降下する。このとき、ノードｂ２の電圧は、入力信号ＩＮが第１電源電圧ＶＣＣＬ（ハイレベル）の時の状態を維持しており、第２電源電圧ＶＣＣＨを示している。ＮトランジスタＮ２１がオン状態になることにより、ノードｂ２の電圧は、ＮトランジスタＮ２２を介してノードｂ１の電圧と同じ０ボルトに向かって下降する。

ノードｂ２の電圧が“ＶＣＣＬ−Ｖｔｐ”以下にまで降下すると、ＰトランジスタＰ２６はオン状態になる。ＰトランジスタＰ２６がオン状態になると、出力信号ＯＵＴは、第２電源電圧ＶＣＣＨから降下する。

出力信号ＯＵＴが“ＶＣＣＨ−Ｖｔｐ”以下にまで降下すると、ノードＯＵＴＰにゲートが接続されるＰトランジスタＰ１４、Ｐ１５は、オン状態になる。ＰトランジスタＰ１４がオン状態になると、ノードａ３の電圧は、第２電源電圧ＶＣＣＨに向かって上昇する。ノードａ３の電圧が“ＶＣＣＬ＋Ｖｔｐ”を越えると、ＰトランジスタＰ１３を介してノードａ３に接続されているノードａ２の電圧は、ノードａ３の電圧に等しくなる。

ノードａ２の電圧が第１電源電圧ＶＣＣＬに達すると、ノードａ２にゲートが接続されるＰトランジスタＰ１６は、ほぼオフ状態（もしくは弱いオン状態）になり、ＰトランジスタＰ１７はオフ状態になる。ＰトランジスタＰ１６がオフ状態になると、ＰトランジスタＰ１５がオン状態であるからノードＯＵＴＢの電圧は、第２電源電圧ＶＣＣＨになる。ノードＯＵＴＢの電圧が第２電源電圧ＶＣＣＨになると、ノードＯＵＴＢにゲートが接続されているＰトランジスタＰ２４、Ｐ２５は、オフ状態になる。ＰトランジスタＰ２６がオン状態であるため、出力信号ＯＵＴは、第１電源電圧ＶＣＣＬになる。

次に、入力信号ＩＮが立ち上がるときの動作を説明する。入力信号ＩＮが基準電源電圧ＧＮＤ＝０ボルト（ロウレベル）から第１電源電圧ＶＣＣＬ（ハイレベル）に遷移すると、インバータ回路４０を介して接続されるノードＩＮＢの電圧はロウレベルになる。ノードＩＮＢの電圧がロウレベルになると、ＮトランジスタＮ２１はオフ状態に、ＰトランジスタＰ２８はオン状態になる。

ＰトランジスタＰ２８のソースに接続されるＰトランジスタＰ２７は、入力信号ＩＮが０Ｖ（ロウレベル）の時の状態を維持している。すなわち、ＰトランジスタＰ２７は、ノードｂ２の電圧が０ボルト（ロウレベル）であるため、オン状態であり、ノードｂ１の電圧は上昇する。

ＰトランジスタＰ２７のゲートは、常時オン状態のＮトランジスタＮ２２を介してノードｂ１に接続されているため、ノードｂ１およびノードｂ２の電圧は、“ＶＣＣＬ−Ｖｔｐ”もしくは“ＶＣＣＬ−Ｖｔｎ”に漸近する。

ノードｂ２の電圧は、第１電源電圧ＶＣＣＬに接続されているＰトランジスタＰ２７、Ｐ２６をほぼオフ状態もしくは弱いオン状態にするまで上昇する。したがって、ノードｂ２をゲートに接続されるＰトランジスタＰ２６は、オフ状態もしくは弱いオン状態となる。

入力信号ＩＮが０ボルト（ロウレベル）から第１電源電圧ＶＣＣＬ（ハイレベル）に遷移すると、ＮトランジスタＮ１１は、オン状態になり、ＰトランジスタＰ１８はオフ状態になる。したがって、ノードａ１の電圧は、“ＶＣＣＬ−Ｖｔｎ”から０ボルトに降下する。このとき、ノードａ２の電圧は、入力信号ＩＮが０ボルト（ロウレベル）の時の状態を維持しており、第２電源電圧ＶＣＣＨを示している。ＮトランジスタＮ１１がオン状態になることにより、ノードａ２の電圧は、ＮトランジスタＮ１２を介してノードａ１の電圧と同じ０ボルトに向かって降下する。

ノードａ２の電圧が“ＶＣＣＬ−Ｖｔｐ”以下にまで降下すると、ＰトランジスタＰ１６はオン状態になる。ＰトランジスタＰ１６がオン状態になると、ノードＯＵＴＢの電圧が第２電源電圧ＶＣＣＨから降下する。

ノードＯＵＴＢの電圧が“ＶＣＣＨ−Ｖｔｐ”以下にまで降下すると、ノードＯＵＴＢにゲートが接続されるＰトランジスタＰ２４、Ｐ２５は、オン状態になる。ＰトランジスタＰ２４がオン状態になると、ノードｂ３の電圧は、第２電源電圧ＶＣＣＨに向かって上昇する。ノードｂ３の電圧が“ＶＣＣＬ＋Ｖｔｐ”を越えると、ＰトランジスタＰ２３を介してノードｂ３に接続されているノードｂ２の電圧は、ノードｂ３の電圧に等しくなる。

ノードｂ２の電圧が第１電源電圧ＶＣＣＬに達すると、ＰトランジスタＰ２６は、ほぼオフ状態（もしくは弱いオン状態）になり、ＰトランジスタＰ２７はオフ状態になる。ＰトランジスタＰ２６がオフ状態になると、ＰトランジスタＰ２５がオン状態であるからノードＯＵＴＰの電圧（出力信号ＯＵＴ）は、第２電源電圧ＶＣＣＨになる。ノードＯＵＴＰの電圧が第２電源電圧ＶＣＣＨになると、ノードＯＵＴＰにゲートが接続されているＰトランジスタＰ１４、Ｐ１５は、オフ状態になる。ＰトランジスタＰ１６がオン状態であるため、ノードＯＵＴＢの電圧は、第１電源電圧ＶＣＣＬになる。

次に各トランジスタの耐圧条件について、図６Ａ、６Ｂ、図７を参照して説明する。

図６Ａは、第２の実施の形態に係るレベルシフト回路の入力信号ＩＮが基準電源電圧ＧＮＤ＝０ボルト（ロウレベル）のときの各トランジスタのノード間電圧の一覧であり、図６Ｂは、同じく入力信号ＩＮが第１電源電圧ＶＣＣＬ（ハイレベル）のときの各トランジスタのノード間電圧の一覧である。図７は、第２の実施例の形態に係るレベルシフト回路の入力信号ＩＮの状態に対応する各ノードの電圧の一覧である。ここで、第２電源電圧ＶＣＣＨは、例えば３．３ボルトであり、第１電源電圧ＶＣＣＬは、例えば１．８ボルトである。Ｖｔｐは、Ｐトランジスタの閾値電圧であり、ＶｔｎはＮトランジスタの閾値電圧である。入力信号ＩＮは、基準電源電圧ＧＮＤ（０Ｖ）から第１電源電圧ＶＣＣＬまでの範囲で変化する。Ｖｂを低耐圧トランジスタの許容される耐圧範囲の電圧とすると、各電圧に対して、次の関係を満たすことが前提となる。

ＶＣＣＨ＞Ｖｂ
Ｖｂ＞ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ
Ｖｂ＞ＶＣＣＬ＋Ｖｔｐ
図７に示されるように、入力信号ＩＮが基準電源電圧ＧＮＤ＝０ボルト（ロウレベル）の場合、ノードＩＮＢは、インバータ回路４０によって論理反転されるため、“ＶＣＣＬ”となる。ノードａ１、ａ４は、“ＶＣＣＬ−Ｖｔｎ〜ＶＣＣＬ”となり、ノードａ２、ａ３は、“ＶＣＣＨ”となる。ノードＯＵＴＰは、“ＶＣＣＬ”となる。ノードｂ１、ｂ２は、“０”となり、ノードｂ３は、“ＶＣＣＬ＋Ｖｔｐ”となり、ノードｂ４は、“ＶＣＣＬ”となり、ノードＯＵＴＢは、“ＶＣＣＨ”となる。

また、入力信号ＩＮが第１電源電圧ＶＣＣＬ（ハイレベル）の場合、ノードＩＮＢは、インバータ回路４０によって論理反転されるため、“０”となり、ノードａ１、ａ２は、“０”となる。ノードａ３は、“ＶＣＣＬ＋Ｖｔｐ”となる。ノードａ４は、“ＶＣＣＬ”となり、ノードＯＵＴＰは、“ＶＣＣＨ”となる。ノードｂ１は、“ＶＣＣＬ−Ｖｔｎ〜ＶＣＣＬ”とあり、ノードｂ２、ｂ３は、“ＶＣＣＨ”となり、ノードｂ４は、“ＶＣＣＬ−Ｖｔｎ〜ＶＣＣＬ”となり、ノードＯＵＴＢは、“ＶＣＣＬ”となる。

図６Ａに示されるように、入力信号ＩＮが基準電源電圧ＧＮＤ＝０ボルト（ロウレベル）である場合、ＮトランジスタＮ１１では、Ｖｇｓは“０”となり、Ｖｄｓは“ＶＣＣＬ−Ｖｔｎ”となり、Ｖｇｄは“ＶＣＣＬ−Ｖｔｎ”となる。ＮトランジスタＮ１２では、Ｖｇｓは“Ｖｔｎ”となり、Ｖｄｓは“ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）”となり、Ｖｇｄは“ＶＣＣＨ−ＶＣＣＬ”となる。ＰトランジスタＰ１３では、Ｖｇｓは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｄｓは“０”となり、Ｖｇｄは“ＶＣＣＨ−ＶＣＣＬ”となる。ＰトランジスタＰ１４では、Ｖｇｓは“ＶＣＣＨ−（ＶＣＣＬ＋Ｖｔｐ）”となり、Ｖｄｓは“０”となり、Ｖｇｄは“０”となる。

入力信号ＩＮが０ボルト（ロウレベル）であるときは、ノードＩＮＢはハイレベルを示し、ＮトランジスタＮ２１では、Ｖｇｓは“ＶＣＣＬ”となり、Ｖｄｓは“０”となり、Ｖｇｄは“ＶＣＣＬ”となる。ＮトランジスタＮ２２では、Ｖｇｓは“ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＬ”となり、Ｖｄｓは“０”となる。ＰトランジスタＰ２３では、Ｖｇｓは“Ｖｔｐ”となり、Ｖｇｄは“ＶＣＣＬ＋Ｖｔｐ”となり、Ｖｄｓは“０”となる。ＰトランジスタＰ２４では、Ｖｇｓは“０”となり、Ｖｇｄは“ＶＣＣＨ−（ＶＣＣＬ＋Ｖｔｐ）”となり、Ｖｄｓは“ＶＣＣＨ−（ＶＣＣＬ＋Ｖｔｐ）”となる。

ＰトランジスタＰ１６では、Ｖｇｓは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｇｄは“０”となり、Ｖｄｓは“ＶＣＣＨ−ＶＣＣＬ”となる。ＰトランジスタＰ２６では、Ｖｇｓは“ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＬ”となり、Ｖｄｓは“０”となる。ＰトランジスタＰ１５では、Ｖｇｓは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｄｓは“０”となる。ＰトランジスタＰ２５では、Ｖｇｓは“０”となり、Ｖｇｄは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｄｓは“ＶＣＣＨ−ＶＣＣＬ”となる。

ＰトランジスタＰ１８では、Ｖｇｓは“Ｖｔｎ”となり、Ｖｇｄは“Ｖｔｎ”となり、Ｖｄｓは“０”となる。ＰトランジスタＰ２８では、Ｖｇｓは“０”となり、Ｖｇｄは“ＶＣＣＬ”となり、Ｖｄｓは“ＶＣＣＬ”となる。ＰトランジスタＰ１７では、Ｖｇｓは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）”となり、Ｖｄｓは“Ｖｔｎ”となる。ＰトランジスタＰ２７では、Ｖｇｓは“ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＬ”となり、Ｖｄｓは“０”となる。

次に、図６Ｂに示されるように、入力信号ＩＮが第１電源電圧ＶＣＣＬ（ハイレベル）である場合、ＮトランジスタＮ１１のゲート・ソース間電圧（以下Ｖｇｓ）は“ＶＣＣＬ”となり、ドレイン・ソース間電圧（以下Ｖｄｓ）は“０”となり、ゲート・ドレイン間電圧（以下Ｖｇｄ）は“ＶＣＣＬ”となる。同様に、ＮトランジスタＮ１２では、Ｖｇｓは“ＶＣＣＬ”となり、Ｖｄｓは“０”となり、Ｖｇｄは“ＶＣＣＬ”となる。ＰトランジスタＰ１３は、ゲートに“ＶＣＣＬ”が印加されているため、ソースの電圧は“ＶＣＣＬ＋Ｖｔｐ”以下には下降しない。したがって、ＰトランジスタＰ１３では、Ｖｇｓは“Ｖｔｐ”となり、Ｖｄｓは“ＶＣＣＬ＋Ｖｔｐ”となり、Ｖｇｄは“ＶＣＣＬ”となる。ＰトランジスタＰ１４では、Ｖｇｓは“０”となり、Ｖｄｓは“ＶＣＣＨ−（ＶＣＣＬ＋Ｖｔｐ）”となり、Ｖｇｄは“ＶＣＣＨ−（ＶＣＣＬ＋Ｖｔｐ）”となる。

入力信号ＩＮが第１電源電圧ＶＣＣＬ（ハイレベル）であるときは、ノードＩＮＢの電圧はロウレベルを示し、ＮトランジスタＮ２１では、Ｖｇｓは“０”となり、Ｖｄｓは“（ＶＣＣＬ−Ｖｔｎ）”となり、Ｖｇｄは“（ＶＣＣＬ−Ｖｔｎ）”となる。ＮトランジスタＮ２２では、Ｖｇｓは“Ｖｔｎ”となり、Ｖｇｄは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｄｓは“ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）”となる。ＰトランジスタＰ２３では、Ｖｇｓは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｄｓは“０”となる。ＰトランジスタＰ２４では、Ｖｇｓは“ＶＣＣＨ−（ＶＣＣＬ＋Ｖｔｐ）”となり、Ｖｇｄは“０”となり、Ｖｄｓは“０”となる。

ＰトランジスタＰ１６では、Ｖｇｓは“ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＬ”となり、Ｖｄｓは“０”となる。ＰトランジスタＰ２６では、Ｖｇｓは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｇｄは“０”となり、Ｖｄｓは“ＶＣＣＨ−ＶＣＣＬ”となる。ＰトランジスタＰ１５では、Ｖｇｓは“０”となり、Ｖｇｄは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｄｓは“ＶＣＣＨ−ＶＣＣＬ”となる。ＰトランジスタＰ２５では、Ｖｇｓは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｄｓは“０”となる。

ＰトランジスタＰ１８では、Ｖｇｓは“０”となり、Ｖｇｄは“ＶＣＣＬ”となり、Ｖｄｓは“ＶＣＣＬ”となる。ＰトランジスタＰ２８では、Ｖｇｓは“Ｖｔｎ”となり、Ｖｇｄは“Ｖｔｎ”となり、Ｖｄｓは“０”となる。ＰトランジスタＰ１７では、Ｖｇｓは“ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＬ”となり、Ｖｄｓは“０”となる。ＰトランジスタＰ２７では、Ｖｇｓは“ＶＣＣＨ−ＶＣＣＬ”となり、Ｖｇｄは“ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）”となり、Ｖｄｓは“Ｖｔｎ”となる。

図８は、第２の実施の形態に係るレベルシフト回路をスパイス（ＳＰＩＣＥ:Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）によって動作をシミュレーションした結果を示す。上記で説明されたように、動作することが分かる。入力信号ＩＮは、５０ＭＨｚのランダムパタンを示す信号（図８“入力ＩＮ（Ｖｉｎ）”）であり、出力信号ＯＵＴ（図８出力Ｏｕｔ）が、比較信号として特開平９−１７２３６８号公報に記載された回路のシミュレーションの結果（図８“出力Ｖｇ１１”）とともに示される。特開平９−１７２３６８号公報に記載された回路では出力信号Ｖｇ１１のロウレベル出力時の電圧が中間電位であるため、動作周波数が５０ＭＨｚのランダムパタンに対する応答に対し、ジッタが発生している。実施の形態に係るレベルシフト回路では、出力信号ＯＵＴのスイングレベルは、第１電源電圧ＶＣＣＬから第２電源電圧ＶＣＣＨの間で、動作周波数５０ＭＨｚのランダムパタンに対対して安定しており、ジッタが非常に少ないことが分かる。

上述のように、各トランジスタのゲート電圧は、ゲートが接続されるノードが浮遊状態にならずに電源電圧になるため、ジッタが小さくなる。また、回路内の各トランジスタのノード間電圧が、図６Ａ、６Ｂに示される組み合わせのみであり、耐圧範囲Ｖｂを越えることがないため耐圧面で問題ない。したがって、入力状態（ロウレベル／ハイレベル）によらず耐圧を保証することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１０ 第１回路
２０ 第２回路
３０ 第３回路
５０ 半導体集積回路
５１ 内部ロジック領域
５２ インターフェース領域
５３ パッド
５５ 内部回路
５６ レベルシフト回路
５７ ドライバ回路
Ｎ１１、Ｎ１２、Ｎ２１、Ｎ２２ Ｎチャネル型ＭＯＳトランジスタ
Ｐ１３〜Ｐ１８、Ｐ２３〜Ｐ２８ Ｐチャネル型ＭＯＳトランジスタ

Claims (8)

1. 第１回路および第２回路を備えるレベルシフト回路であって、
   前記第１回路は、
   出力信号の第１の論理レベルを決定する第１電源電圧と、前記出力信号の第２の論理レベルを決定する第２電源電圧とに基づいて、前記出力信号の振幅を前記第２の論理レベルに設定する第１および第２トランジスタと、前記第１電源電圧は、前記第２電源電圧と基準電源電圧との間の電圧値を示し、
   前記出力信号の振幅を前記第１の論理レベルに設定する第３および第４トランジスタと
   を備え、
   前記第２回路は、
   前記出力信号と、前記出力信号の論理反転された反転出力信号とを入力して前記第２の論理レベルの信号を出力するか否かを制御する第５および第６トランジスタと、
   前記第１電源電圧と前記基準電源電圧との間の電圧値を示す入力信号を入力し、前記第５および第６トランジスタを駆動する第７および第８トランジスタと、
   前記第５および第６トランジスタと、前記第７および第８トランジスタとの間に配置され、前記第５および第６トランジスタの耐圧を保護する第１耐圧保護回路と、
   前記第１耐圧保護回路と、前記第７および第８トランジスタとの間に配置され、前記第７および第８トランジスタの耐圧を保護する第２耐圧保護回路と
   を備え、
   前記第１トランジスタと前記第３トランジスタとは、第１導電型のトランジスタであって、前記第２電源電圧と前記第１電源電圧との間に直列に接続され、
   前記第２トランジスタと前記第４トランジスタとは、前記第１導電型のトランジスタであって、前記第２電源電圧と前記第１電源電圧との間に直列に接続され、
   前記第１トランジスタのソースは前記第２電源電圧に接続され、前記第３トランジスタのドレインは前記第１電源電圧に接続され、前記第１トランジスタのドレインと前記第３トランジスタのソースとの接続ノードから前記出力信号が出力され、
   前記第２トランジスタのソースは前記第２電源電圧に接続され、前記第４トランジスタのドレインは前記第１電源電圧に接続され、前記第２トランジスタのドレインと前記第４トランジスタのソースとの接続ノードから前記反転出力信号が出力され、
   前記第１トランジスタのゲートに前記反転出力信号が印加され、前記第２トランジスタのゲートに前記出力信号が印加され、前記第３トランジスタのゲートに前記第１耐圧保護回路と前記第２耐圧保護回路との第１接続ノードの電圧が印加され、前記第４トランジスタのゲートに前記第１耐圧保護回路と前記第２耐圧保護回路との第２接続ノードの電圧が印加され、
   前記第１回路は、前記第１接続ノードの電圧および前記第２接続ノードの電圧に基づいて駆動される
   レベルシフト回路。
2. 前記第５トランジスタと前記第７トランジスタとは、前記第１接続ノードを介して直列に接続され、
   前記第６トランジスタと前記第８トランジスタとは、前記第２接続ノードを介して直列に接続され、
   前記第５トランジスタは、前記第１導電型のトランジスタであって、ソースを前記第２電源電圧に接続され、ドレインを前記第１耐圧保護回路に接続され、ゲートに前記反転出力信号が印加され、
   前記第６トランジスタは、前記第１導電型のトランジスタであって、ソースを前記第２電源電圧に接続され、ドレインを前記第１耐圧保護回路に接続され、ゲートに前記出力信号が印加され、
   前記第７トランジスタは、前記第１導電型と相補の第２導電型のトランジスタであって、ソースを前記基準電源電圧に接続され、ドレインを前記第２耐圧保護回路に接続され、ゲートに前記入力信号の論理反転された反転入力信号が印加され、
   前記第８トランジスタは、前記第２導電型のトランジスタであって、ソースを前記基準電源電圧に接続され、ドレインを前記第２耐圧保護回路に接続され、ゲートに前記入力信号が印加される
   請求項１に記載のレベルシフト回路。
3. 前記第１耐圧保護回路は、
   前記第５トランジスタと、前記第１接続ノードとの間に接続され、電流源として動作する前記第１導電型の第９トランジスタと、
   前記第６トランジスタと、前記第２接続ノードとの間に接続され、電流源として動作する前記第１導電型の第１０トランジスタと
   を含み、
   前記第２耐圧保護回路は、
   前記第１接続ノードと、前記第７トランジスタとの間に接続され、電流源として動作する前記第２導電型の第１１トランジスタと、
   前記第２接続ノードと、前記第８トランジスタとの間に接続され、電流源として動作する前記第２導電型の第１２トランジスタと
   を含む
   請求項１または請求項２に記載のレベルシフト回路。
4. 前記第９から第１２トランジスタのゲートは、前記第１電源電圧に接続される
   請求項３に記載のレベルシフト回路。
5. 前記第７および第８トランジスタと、前記第２耐圧保護回路との接続ノードに、前記入力信号に応答して前記第１電源電圧を印加する第３回路をさらに具備する
   請求項１から請求項４のいずれかに記載のレベルシフト回路。
6. 前記第３回路は、
   前記第１電源電圧と、前記７トランジスタと前記第２耐圧回路とが接続される第３接続ノードとの間に直列に接続される前記第１導電型の第１３および１４トランジスタと、
   前記第１電源電圧と、前記８トランジスタと前記第２耐圧回路とが接続される第４接続ノードとの間に直列に接続される前記第１導電型の第１５および１６トランジスタと
   を備え、
   前記第１３トランジスタは、ソースを前記第１電源電圧に接続され、ゲートを前記第１耐圧保護回路と前記第２耐圧保護回路との一方の接続ノードに接続され、
   前記第１４トランジスタは、ソースを前記第１３トランジスタのドレインに接続され、ドレインを前記第３接続ノードに接続され、ゲートに前記入力信号を論理反転した信号が印加され、
   前記第１５トランジスタは、ソースを前記第１電源電圧に接続され、ゲートを前記第１耐圧保護回路と前記第２耐圧保護回路との他方の接続ノードに接続され、
   前記第１６トランジスタは、ソースを前記第１５トランジスタのドレインに接続され、ドレインを前記第４接続ノードに接続され、ゲートに前記入力信号が印加される
   請求項５に記載のレベルシフト回路。
7. 前記入力信号ＩＮに基づいて前記反転入力信号を生成するインバータ回路を更に具備する
   請求項１から請求項６のいずれかに記載のレベルシフト回路。
8. 請求項１から請求項６のいずれかに記載のレベルシフト回路と、
   前記レベルシフト回路の出力信号に応答して駆動される出力バッファ回路と
   を具備する
   半導体集積回路装置。

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