JPWO2018193724A1 - 出力回路 - Google Patents

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Abstract

出力回路（１００）は、ソースがＶＤＤＨと接続され、ゲートに信号（ＳＩ１）が与えられるトランジスタＰ１と、ソースがトランジスタＰ１のドレインと接続され、ドレインが出力端子（１）と接続され、ゲートがｎｏｄｅ３と接続されたトランジスタＰ２とを備える。キャパシタ（Ｃ１）は一端に信号（ＳＩ１）が与えられ、他端がｎｏｄｅ３と接続される。トランジスタＮ３はソースがＶＤＤＬと接続され、ドレインがｎｏｄｅ３と接続され、ゲートに信号（ＳＩ１）に応じた信号が与えられる。トランジスタＮ４はソースおよびゲートがＶＤＤＬと接続され、ドレインがｎｏｄｅ３と接続される。

Description

本開示は、半導体集積回路装置に用いられる出力回路に関する。
半導体集積回路装置では、微細化にともない、トランジスタの低耐圧化が進んでおり、外部と信号入出力を行うインターフェース回路において使用されるＩＯトランジスタとしては、例えば耐圧が１．８Ｖのトランジスタが用いられる。一方で、インターフェース回路は、その規格の仕様などにより高電圧例えば３．３Ｖの信号が入出力可能なように構成しなければならない場合がある。
特許文献１では、高電圧の信号を外部に出力する出力回路を、低電圧で動作するトランジスタを用いて構成する技術が開示されている。例えば、図１の回路構成では、高電圧電源と出力端子との間にカスケード接続されたＰ型トランジスタ１，２を配置し、また、接地電源と出力端子との間にカスケード接続されたＮ型トランジスタ３，４を配置している。そして、Ｐ型トランジスタ１，２のゲート同士の間にキャパシタＣＰを設けるとともに、Ｎ型トランジスタ３，４のゲート同士の間にキャパシタＣＮを設けている。
このような回路構成により、出力信号Ｄｏｕｔがハイレベルに遷移するとき、キャパシタＣＰによるカップリングにより、Ｐ型トランジスタ２のゲート電位ＲＰの上昇が抑えられ、出力信号Ｄｏｕｔの立ち上がりが早くなる。これにより、Ｐ型トランジスタ２のドレイン−ソース間電圧の上昇が抑えられる。また、出力信号Ｄｏｕｔがローレベルに遷移するとき、キャパシタＣＮによるカップリングにより、Ｎ型トランジスタ２のゲート電位ＲＮの低下が抑えられ、出力信号Ｄｏｕｔの立ち下がりが早くなる。これにより、Ｎ型トランジスタ３のドレイン−ソース間電圧の上昇が抑えられる。
特開２００２−９６０８号公報（図１、図２）
ところが、特許文献１の回路構成では、Ｐ型トランジスタ２およびＮ型トランジスタ３のゲートに微小電流電源から電位が供給されている。このため、Ｐ型トランジスタ２のゲート電位ＲＰの低下は大きく、一旦低下したゲート電位ＲＰの回復は緩やかである。また、Ｎ型トランジスタ３のゲート電位ＲＮの上昇は大きく、一旦上昇したゲート電位ＲＮの回復は緩やかである。したがって、Ｐ型トランジスタ２およびＮ型トランジスタ３のゲート−ソース間電圧が、その耐圧を長時間超えてしまう可能性がある。また、Ｐ型トランジスタ２およびＮ型トランジスタ３のドレイン電流が大きくなってしまう。この結果、Ｐ型トランジスタ２およびＮ型トランジスタ３の劣化や破損を招きやすくなる。
本開示は、データ入力信号に応じて振幅がより大きな出力信号を出力する出力回路について、トランジスタの劣化や破損を未然に防止可能となる構成を提供することを目的とする。
本開示の態様では、データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路は、前記出力信号を出力する出力端子と、前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい入力信号を受ける入力ノードと、ソースが前記第１電位を与える第１電源と接続されており、ゲートに前記入力信号が与えられる第１Ｐ型トランジスタと、ソースが前記第１Ｐ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｐ型トランジスタと、一端に前記入力信号が与えられ、他端が前記第１ノードと接続されたキャパシタと、ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第１Ｎ型トランジスタと、ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第２Ｎ型トランジスタとを備え、前記第１Ｎ型トランジスタは、ゲートに前記入力信号に応じた信号が与えられ、前記入力信号がハイレベルのときオン状態であり、前記入力信号がハイレベルからローレベルへの遷移である第１遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される。
この態様によると、第１電源と出力端子との間に第１および第２Ｐ型トランジスタが直列に接続されている。第１Ｐ型トランジスタのゲートには入力信号が与えられる。第２Ｐ型トランジスタのゲートと接続された第１ノードは、一端に入力信号が与えられるキャパシタの他端が接続されており、また、第２電源との間に、第１および第２Ｎ型トランジスタが接続されている。第１Ｎ型トランジスタのゲートには入力信号に応じた信号が与えられ、第２Ｎ型トランジスタのゲートは第２電源に接続されている。入力信号がハイレベルのとき、第１Ｎ型トランジスタがオン状態であるため、第２Ｐ型トランジスタのゲートには第２電位が与えられる。入力信号がハイレベルからローレベルへ遷移したとき、第１Ｎ型トランジスタが少なくとも所定期間オフ状態になるため、第１ノードの電位は、キャパシタによるカップリングにより、入力信号の遷移に伴って下降する。これにより、出力信号の立ち上がりが早くなる。その後、第２Ｎ型トランジスタのクランプ作用によって、第１ノードの電位は速やかに戻る。この結果、第２Ｐ型トランジスタのゲート−ソース間電圧は、急激な変化が抑制され、許容耐圧を超えることはない。また、第２Ｐ型トランジスタのドレイン−ソース間電圧も上昇が抑制され、許容耐圧を超えない。また、第２Ｐ型トランジスタのドレイン−ソース間電流も小さく抑えられる。したがって、第２Ｐ型トランジスタの劣化や破損を未然に防止可能となる。
本開示の別の態様では、データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路は、前記出力信号を出力する出力端子と、前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい入力信号を受ける入力ノードと、ソースが接地電源と接続されており、ゲートに前記入力信号が与えられる第１Ｎ型トランジスタと、ソースが前記第１Ｎ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｎ型トランジスタと、一端に前記入力信号が与えられ、他端が前記第１ノードと接続されたキャパシタと、ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第１Ｐ型トランジスタと、ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第２Ｐ型トランジスタとを備え、前記第１Ｐ型トランジスタは、ゲートに前記入力信号に応じた信号が与えられ、前記入力信号がローレベルのときオン状態であり、前記入力信号がローレベルからハイレベルへの遷移である第１遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される。
この態様によると、接地電源と出力端子との間に第１および第２Ｎ型トランジスタが直列に接続されている。第１Ｎ型トランジスタのゲートには入力信号が与えられる。第２Ｎ型トランジスタのゲートと接続された第１ノードは、一端に入力信号が与えられるキャパシタの他端が接続されており、また、第２電源との間に、第１および第２Ｐ型トランジスタが接続されている。第１Ｐ型トランジスタのゲートには入力信号に応じた信号が与えられ、第２Ｐ型トランジスタのゲートは第２電源に接続されている。入力信号がローレベルのとき、第１Ｐ型トランジスタがオン状態であるため、第２Ｎ型トランジスタのゲートには第２電位が与えられる。入力信号がローレベルからハイレベルへ遷移したとき、第１Ｐ型トランジスタが少なくとも所定期間オフ状態になるため、第１ノードの電位は、キャパシタによるカップリングにより、入力信号の遷移に伴って上昇する。これにより、出力信号の立ち下がりが早くなる。その後、第２Ｐ型トランジスタのクランプ作用によって、第１ノードの電位は速やかに戻る。この結果、第２Ｎ型トランジスタのゲート−ソース間電圧は、急激な変化が抑制され、許容耐圧を超えることはない。また、第２Ｎ型トランジスタのドレイン−ソース間電圧も上昇が抑制され、許容耐圧を超えない。また、第２Ｎ型トランジスタのドレイン−ソース間電流も小さく抑えられる。したがって、第２Ｎ型トランジスタの劣化や破損を未然に防止可能となる。
本開示によると、データ入力信号に応じて振幅がより大きな出力信号を出力する出力回路について、トランジスタの劣化や破損を未然に防止可能となる。
第１実施形態に係る出力回路の回路構成図 図１の出力回路の動作を示す波形図 図１の出力回路の動作を示す波形図 第２実施形態に係る出力回路の回路構成図 （ａ），（ｂ）は図４の出力回路の動作を示す波形図 第３実施形態に係る出力回路の回路構成図 （ａ），（ｂ）は図６の出力回路の動作を示す波形図 第２および第３実施形態を組み合わせた出力回路の回路構成図 第４実施形態に係る出力回路の回路構成図 第５実施形態に係る出力回路の回路構成図
以下、実施の形態について、図面を参照して説明する。なお、以下に示す回路構成図では、本開示に関わる構成要素を中心にして簡略化して図示を行っている。このため例えば、直接的に接続されているように図示された構成要素が、実際の回路構成では、その間に他の構成要素が配置されており、間接的に接続されている場合がある。
（第１実施形態）
図１は第１実施形態に係る出力回路の回路構成図である。図１の出力回路１００は、データ入力信号ＤＩＮを受け、このデータ入力信号ＤＩＮに応じて変化する出力信号ＰＡＤを出力する。出力信号ＰＡＤは出力端子１から出力される。この出力回路１００は例えば、ＬＳＩの信号出力部に設けられる。この場合、ＬＳＩの出力パッドが出力端子１に相当する。
出力回路１００は、第１電源ＶＤＤＨと、第２電源ＶＤＤＬとに接続されている。なお、本願明細書では、「ＶＤＤＨ」「ＶＤＤＬ」「ＶＳＳ」は、電源自体と、その電源が与える電位との両方を表す符号として用いる。第１電位ＶＤＤＨは例えば３．３Ｖであり、第２電位ＶＤＤＬは第１電位ＶＤＤＨよりも低く、例えば１．８Ｖである。データ入力信号ＤＩＮは低振幅の信号であり、例えば接地電位ＶＳＳ〜０．９Ｖの間で遷移する。出力信号ＰＡＤは、接地電位ＶＳＳ〜第１電位ＶＤＤＨの間で遷移する。また本願明細書では、「ｎｏｄｅＸ」（Ｘは整数）は、回路構成におけるノードを表しており、また、そのノードの電位を表す符号として用いる場合がある。
出力回路１００は、レベルシフト回路１０と、第１および第２バッファ回路１１，１２と、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４と、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４と、キャパシタＣ１，Ｃ２とを備える。各トランジスタは、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であるものとする。レベルシフト回路１０は、低振幅のデータ入力信号ＤＩＮを入力ＩＮに受け、第２電位ＶＤＤＬ〜第１電位ＶＤＤＨの間で遷移する信号ＳＩ１に変換し、出力ＯＵＴＰから出力するとともに、接地電位ＶＳＳ〜第２電位ＶＤＤＬの間で遷移する信号ＳＩ２に変換し、出力ＯＵＴＮから出力する。信号ＳＩ１は第１バッファ回路１１の入力として与えられ、信号ＳＩ２は第２バッファ回路１２の入力として与えられる。
ここで、出力回路１００は、出力信号ＰＡＤをハイレベルに駆動する回路部分であるＨ側ドライブ回路１０１と、出力信号ＰＡＤをローレベルに駆動する回路部分であるＬ側ドライブ回路１０２とを含む。第１バッファ回路１１の入力が接続されたノードｎＩ１は、Ｈ側ドライブ回路１０１における入力ノードに相当する。また、第２バッファ回路１２の入力が接続されたノードｎＩ２は、Ｌ側ドライブ回路１０２における入力ノードに相当する。すなわち、Ｈ側ドライブ回路１０１の入力ノードｎＩ１に入力信号ＳＩ１が与えられるとともに、Ｌ側ドライブ回路１０２の入力ノードｎＩ２に入力信号ＳＩ２が与えられる。
Ｈ側ドライブ回路１０１は、第１電源ＶＤＤＨと出力端子１との間に直列に接続されたＰ型トランジスタＰ１，Ｐ２を備えている。Ｐ型トランジスタＰ１は、ソースが第１電源ＶＤＤＨと接続されており、ゲートがｎｏｄｅ１と接続されている。ｎｏｄｅ１は第１バッファ回路１１を介して入力ノードｎＩ１と接続されており、入力信号ＳＩ１が与えられる。Ｐ型トランジスタＰ２は、ソースがＰ型トランジスタＰ１のドレインと接続されており（ｎｏｄｅ２）、ドレインが出力端子１と接続されており、ゲートがｎｏｄｅ３と接続されている。なお、Ｐ型トランジスタＰ２のドレインと出力端子１との間に抵抗素子が接続されていてもよい。
Ｈ側ドライブ回路１０１はさらに、カップリング用のキャパシタＣ１と、スイッチ用のＮ型トランジスタＮ３と、クランプ用のＮ型トランジスタＮ４とを備えている。キャパシタＣ１は、ｎｏｄｅ１とｎｏｄｅ３との間に接続されている。すなわち、キャパシタＣ１は、一端に入力信号ＳＩ１が与えられ、他端がＰ型トランジスタＰ２のゲートと接続されている。Ｎ型トランジスタＮ３は、ソースが第２電源ＶＤＤＬと接続されており、ドレインがｎｏｄｅ３と接続されており、ゲートがｎｏｄｅ１と接続されている。Ｎ型トランジスタＮ４は、ソースおよびゲートが第２電源ＶＤＤＬと接続されており、ドレインがｎｏｄｅ３と接続されている。
また、Ｌ側ドライブ回路１０２は、接地電源ＶＳＳと出力端子１との間に直列に接続されたＮ型トランジスタＮ１，Ｎ２を備えている。Ｎ型トランジスタＮ１は、ソースが接地電源ＶＳＳと接続されており、ゲートがｎｏｄｅ１１と接続されている。ｎｏｄｅ１１は第２バッファ回路１２を介して入力ノードｎＩ２と接続されており、入力信号ＳＩ２が与えられる。Ｎ型トランジスタＮ２は、ソースがＮ型トランジスタＮ１のドレインと接続されており（ｎｏｄｅ１２）、ドレインが出力端子１と接続されており、ゲートがｎｏｄｅ１３と接続されている。なお、Ｎ型トランジスタＮ２のドレインと出力端子１との間に抵抗素子が接続されていてもよい。
Ｌ側ドライブ回路１０１はさらに、カップリング用のキャパシタＣ２と、スイッチ用のＰ型トランジスタＰ３と、クランプ用のＰ型トランジスタＰ４とを備えている。キャパシタＣ２は、ｎｏｄｅ１１とｎｏｄｅ１３との間に接続されている。すなわち、キャパシタＣ２は、一端に入力信号ＳＩ２が与えられ、他端がＮ型トランジスタＮ２のゲートと接続されている。Ｐ型トランジスタＰ３は、ソースが第２電源ＶＤＤＬと接続されており、ドレインがｎｏｄｅ１３と接続されており、ゲートがｎｏｄｅ１１と接続されている。Ｐ型トランジスタＰ４は、ソースおよびゲートが第２電源ＶＤＤＬと接続されており、ドレインがｎｏｄｅ１３と接続されている。
図１の出力回路の動作について、図２および図３の波形図を用いて説明する。図２は出力信号ＰＡＤがローレベルからハイレベルに遷移する場合、図３は出力信号ＰＡＤがハイレベルからローレベルに遷移する場合をそれぞれ示している。なお、図２および図３において、実線は本実施形態における電位変化を示し、破線は従来（特許文献１）の回路構成における電位変化を示す。
図２に示すように、出力信号ＰＡＤがローレベル（ＶＳＳ）のとき、ｎｏｄｅ１の電位はハイレベル（ＶＤＤＨ）（すなわち、入力信号ＳＩ１がハイレベル）であり、Ｐ型トランジスタＰ１はオフ状態（非導通状態）である。このとき、Ｎ型トランジスタＮ３はオン状態（導通状態）であるため、ｎｏｄｅ３の電位はＶＤＤＬである。また、ｎｏｄｅ２の電位は（ＶＤＤＬ＋Ｖｔｈｐ）である。ＶｔｈｐはＰ型トランジスタの閾値電圧である。
入力信号ＳＩ１がハイレベルからローレベルに遷移したとき、ｎｏｄｅ１の信号はハイレベルからローレベル（ＶＤＤＬ）に遷移する。このとき、Ｐ型トランジスタＰ１はオン状態になり、ｎｏｄｅ２の電位はＶＤＤＨに遷移し、出力信号ＰＡＤはローレベル（ＶＳＳ）からハイレベル（ＶＤＤＨ）への遷移を始める。一方、Ｎ型トランジスタＮ３はオフ状態になるため、ｎｏｄｅ３の電位は、キャパシタＣ１によるカップリングにより、ｎｏｄｅ１の信号変化に引っ張られて下降する。これにより、出力信号ＰＡＤの立ち上がりが早くなる。
その後、Ｎ型トランジスタＮ４のクランプ作用によって、ｎｏｄｅ３の電位は（ＶＤＤＬ−Ｖｔｈｎ）まで速やかに戻る。ＶｔｈｎはＮ型トランジスタの閾値電圧である。したがって、ｎｏｄｅ３の電位下降は、従来と比べて小さくなる。この結果、Ｐ型トランジスタＰ２のゲート−ソース間電圧Ｖｇｓは急激な変化が抑制され、許容耐圧を超えることはない。また、Ｐ型トランジスタＰ２のドレイン−ソース間電圧Ｖｄｓも上昇が抑制され、許容耐圧を超えない。また、Ｐ型トランジスタＰ２のドレイン−ソース間電流Ｉｄｓも、従来よりも小さくなる。
また、図３に示すように、出力信号ＰＡＤがハイレベル（ＶＤＤＨ）のとき、ｎｏｄｅ１１はローレベル（ＶＳＳ）（すなわち、入力信号ＳＩ２がローレベル）であり、Ｎ型トランジスタＮ１はオフ状態である。このとき、Ｐ型トランジスタＰ３はオン状態であるため、ｎｏｄｅ１３の電位はＶＤＤＬである。またｎｏｄｅ１２の電位は（ＶＤＤＬ−Ｖｔｈｎ）である。
入力信号ＳＩ２がローレベルからハイレベルに遷移したとき、ｎｏｄｅ１１の信号はローレベルからハイレベル（ＶＤＤＬ）に遷移する。このとき、Ｎ型トランジスタＮ１はオン状態になり、ｎｏｄｅ１２の電位はＶＳＳに遷移し、出力信号ＰＡＤはハイレベル（ＶＤＤＨ）からローレベル（ＶＳＳ）への遷移を始める。一方、Ｐ型トランジスタＰ３はオフ状態になるため、ｎｏｄｅ１３の電位は、キャパシタＣ２によるカップリングにより、ｎｏｄｅ１１の信号変化に引っ張られて上昇する。これにより、出力信号ＰＡＤの立ち下がりが早くなる。
その後、Ｐ型トランジスタＰ４のクランプ作用によって、ｎｏｄｅ１３の電位は（ＶＤＤＬ＋Ｖｔｈｐ）まで速やかに戻る。したがって、ｎｏｄｅ１３の電位上昇は、従来と比べて小さくなる。この結果、Ｎ型トランジスタＮ２のゲート−ソース間電圧Ｖｇｓは急激な変化が抑制され、許容耐圧を超えることはない。また、Ｎ型トランジスタＮ２のドレイン−ソース間電圧Ｖｄｓも上昇が抑制され、許容耐圧を超えない。また、Ｎ型トランジスタＮ２のドレイン−ソース間電流Ｉｄｓも、従来よりも小さくなる。
このように本実施形態によると、キャパシタＣ１，Ｃ２により、出力信号ＰＡＤの立ち上がりおよび立ち上がりを早めることができ、かつ、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２の劣化や破損を未然に防止することができる。
なお、本実施形態では、Ｈ側ドライブ回路１０１において、Ｐ型トランジスタＰ２のゲートにキャパシタＣ１およびＮ型トランジスタＮ３，Ｎ４が接続されており、Ｌ側ドライブ回路１０２において、Ｎ型トランジスタＮ２のゲートにキャパシタＣ２およびＰ型トランジスタＰ３，Ｐ４が接続されているものとした。ただし、Ｈ側ドライブ回路１０１またはＬ側ドライブ回路１０２のいずれか一方のみに、これらの構成を適用してもよい。例えば、Ｈ側ドライブ回路１０１は図１のように構成する一方、Ｌ側ドライブ回路１０２には、キャパシタＣ２およびＰ型トランジスタＰ３，Ｐ４を設けずに、Ｎ型トランジスタＮ２のゲートを第２電源ＶＤＤＬに接続するようにしてもよい。あるいは、Ｌ側ドライブ回路１０２は図１のように構成する一方、Ｈ側ドライブ回路１０１には、キャパシタＣ１およびＮ型トランジスタＮ３，Ｎ４を設けずに、Ｐ型トランジスタＰ２のゲートを第２電源ＶＤＤＬに接続するようにしてもよい。
（第２実施形態）
図４は第２実施形態に係る出力回路の回路構成図である。図４の出力回路１００Ａは、図１の出力回路１００とほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する。なお、図４では、レベルシフト回路１０およびその前段の構成を省略している。以下の回路構成図においても同様である。
第１実施形態では、Ｎ型トランジスタＮ３のゲートは、Ｐ型トランジスタＰ１のゲートと接続されており、ゲートに入力信号ＳＩ１が与えられるものとした。また、Ｐ型トランジスタＰ３のゲートは、Ｎ型トランジスタＮ１のゲートと接続されており、ゲートに入力信号ＳＩ２が与えられるものとした。本実施形態では、Ｎ型トランジスタＮ３は、ゲートに入力信号ＳＩ１に応じた信号が与えられ、Ｐ型トランジスタＰ３は、ゲートに入力信号ＳＩ２に応じた信号が与えられるものとする。
図４の出力回路１００Ａは、Ｈ側ドライブ回路１０１Ａがパルス生成回路２１を備え、Ｌ側ドライブ回路１０２Ａがパルス生成回路２２を備えている。パルス生成回路２１は、入力信号ＳＩ１を受け、入力信号ＳＩ１がハイレベルからローレベルに遷移したタイミングから所定期間、ローレベルになるパルス信号を生成し、出力する。パルス生成回路２１は例えば、入力信号ＳＩ１を遅延させる遅延部２１１と、遅延部２１１の出力を反転させるインバータ２１２と、インバータ２１２の出力（ｎｏｄｅ４）およびｎｏｄｅ１の信号を入力とするＯＲゲート２１３とを備える。ＯＲゲート２１３の出力（ｎｏｄｅ５）が、パルス生成回路２１の出力となる。また、パルス生成回路２２は、入力信号ＳＩ２を受け、入力信号ＳＩ２がローレベルからハイレベルに遷移したタイミングから所定期間、ハイレベルになるパルス信号を生成し、出力する。パルス生成回路２２は例えば、入力信号ＳＩ２を遅延させる遅延部２２１と、遅延部２２１の出力を反転させるインバータ２２２と、インバータ２２２の出力（ｎｏｄｅ１４）およびｎｏｄｅ１１の信号を入力とするＡＮＤゲート２２３とを備える。ＡＮＤゲート２２３の出力（ｎｏｄｅ１５）が、パルス生成回路２２の出力となる。なお、パルス生成回路２１，２２の構成はここで示したものに限られるものではない。
そして、Ｎ型トランジスタＮ３は、ゲートにパルス生成回路２１の出力を受ける。すなわち本実施形態では、パルス生成回路２１から出力されるパルス信号が、入力信号ＳＩ１に応じた信号に相当する。Ｎ型トランジスタＮ３は、パルス生成回路２１から出力されたパルス信号がローレベルの期間のみ、オフ状態になる。また、Ｐ型トランジスタＰ３は、ゲートにパルス生成回路２２の出力を受ける。すなわち本実施形態では、パルス生成回路２２から出力されるパルス信号が、入力信号ＳＩ２に応じた信号に相当する。Ｐ型トランジスタＰ３は、パルス生成回路２２から出力されたパルス信号がハイレベルの期間のみ、オフ状態になる。
図５は図４の出力回路１００Ａの動作の特徴を示す波形図であり、（ａ）は出力信号ＰＡＤがローレベルからハイレベルに遷移する場合、（ｂ）は出力信号ＰＡＤがハイレベルからローレベルに遷移する場合である。図５（ａ）に示すように、出力信号ＰＡＤをローレベルからハイレベルに遷移させる場合には、入力信号ＳＩ１がハイレベルからローレベルに遷移し、ｎｏｄｅ１の電位もハイレベルからローレベルに遷移する。また、パルス生成回路２１内のｎｏｄｅ４の電位は、ｎｏｄｅ１の遷移から遅れて、ローレベルからハイレベルに遷移する。これにより、パルス生成回路２１の出力（ｎｏｄｅ５）は所定期間だけローレベルになり、その後ハイレベルになる。このため、Ｎ型トランジスタＮ３は所定期間だけオフ状態になり、その後オン状態になる。ｎｏｄｅ３の電位はＶＤＤＬに戻り、安定する。
同様に、図５（ｂ）に示すように、出力信号ＰＡＤをハイレベルからローレベルに遷移させる場合には、入力信号ＳＩ２がローレベルからハイレベルに遷移し、ｎｏｄｅ１１の電位もローレベルからハイレベルに遷移する。また、パルス生成回路２２内のｎｏｄｅ１４の電位は、ｎｏｄｅ１１の遷移から遅れて、ハイレベルからローレベルに遷移する。これにより、パルス生成回路２２の出力（ｎｏｄｅ１５）は所定期間だけハイレベルになり、その後ローレベルになる。このため、Ｐ型トランジスタＰ３は所定期間だけオフ状態になり、その後オン状態になる。ｎｏｄｅ１３の電位はＶＤＤＬに戻り、安定する。
すなわち、Ｈ側ドライブ回路１０１Ａでは、キャパシタＣ１のカップリングによるｎｏｄｅ３の電位変化を期待する期間のみ、Ｎ型トランジスタＮ３をオフ状態になる。また、Ｌ側ドライブ回路１０２Ａでは、キャパシタＣ２のカップリングによるｎｏｄｅ１３の電位変化を期待する期間のみ、Ｐ型トランジスタＰ３をオフ状態になる。したがって本実施形態によると、第１実施形態による作用効果に加えて、出力信号ＰＡＤの静止状態を安定させることができる、という作用効果が得られる。
（第３実施形態）
図６は第３実施形態に係る出力回路の回路構成図である。図６の出力回路１００Ｂは、図１の出力回路１００とほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する。
第１実施形態では、キャパシタＣ１の一端は、Ｐ型トランジスタＰ１のゲートと接続されており、キャパシタＣ２の一端は、Ｎ型トランジスタＮ１のゲートと接続されているものとした。本実施形態では、キャパシタＣ１は、一端に、Ｐ型トランジスタＰ１のゲートと接続されていない経路を介して入力信号ＳＩ１が与えられ、キャパシタＣ２は、一端に、Ｎ型トランジスタＮ１のゲートと接続されていない経路を介して入力信号ＳＩ２が与えられるものとする。
図６の出力回路１００Ｂは、Ｈドライブ回路１０１Ｂが、第１バッファ回路１１とは別に、入力信号ＳＩ１を受けるバッファ回路３１を備えており、Ｌ側ドライブ回路１０２Ｂが、第２バッファ回路１２とは別に、入力信号ＳＩ２を受けるバッファ回路３２を備えている。バッファ回路３１は、Ｐ型トランジスタＰ１のゲートに接続されたｎｏｄｅ１とは別の信号経路（ｎｏｄｅ６）に、入力信号ＳＩ１を伝搬させる。また、バッファ回路３２は、Ｎ型トランジスタＮ１のゲートに接続されたｎｏｄｅ１１とは別の信号経路（ｎｏｄｅ１６）に、入力信号ＳＩ２を伝搬させる。
そして、キャパシタＣ１は、ｎｏｄｅ６とｎｏｄｅ３との間に接続されている。すなわち、キャパシタＣ１の一端は、Ｐ型トランジスタＰ１のゲートに接続されたｎｏｄｅ１ではなく、Ｐ型トランジスタＰ１のゲートに接続されていないｎｏｄｅ６に接続されている。また、キャパシタＣ２は、ｎｏｄｅ１６とｎｏｄｅ１３との間に接続されている。すなわち、キャパシタＣ２の一端は、Ｎ型トランジスタＮ１のゲートに接続されたｎｏｄｅ１１ではなく、Ｎ型トランジスタＮ１のゲートに接続されていないｎｏｄｅ１６に接続されている。
図７は図６の出力回路１００Ｂの動作の特徴を示す波形図であり、（ａ）は出力信号ＰＡＤがローレベルからハイレベルに遷移する場合、（ｂ）は出力信号ＰＡＤがハイレベルからローレベルに遷移する場合である。なお、図７において、実線は本実施形態における電位変化を示し、破線は実施形態１における電位変化を示す。
図７（ａ）に示すように、出力信号ＰＡＤをローレベルからハイレベルに遷移させる場合には、入力信号ＳＩ１がハイレベルからローレベルに遷移し、ｎｏｄｅ１の信号もハイレベルからローレベルに遷移する。ところが、ｎｏｄｅ１の信号は、例えばバッファ段数や配線負荷の増加に起因して、タイミングの遅れや波形の鈍りが生じる可能性がある。これに対して、ｎｏｄｅ６には入力信号ＳＩ１が速やかに伝搬される。このため、キャパシタＣ１の一端をｎｏｄｅ６と接続することによって、キャパシタＣ１によるカップリングの発生タイミングを早めることができる。
同様に、図７（ｂ）に示すように、出力信号ＰＡＤをハイレベルからローレベルに遷移させる場合には、入力信号ＳＩ２がローレベルからハイレベルに遷移し、ｎｏｄｅ１１の信号もローレベルからハイレベルに遷移する。ところが、ｎｏｄｅ１１の信号は、例えばバッファ段数や配線負荷の増加に起因して、タイミングの遅れや波形の鈍りが生じる可能性がある。これに対して、ｎｏｄｅ１６には入力信号ＳＩ２が速やかに伝搬される。このため、キャパシタＣ２の一端をｎｏｄｅ１６と接続することによって、キャパシタＣ２によるカップリングの発生タイミングを早めることができる。
したがって本実施形態によると、第１実施形態による作用効果が得られるのに加えて、出力信号ＰＡＤの遷移をより速めることができる。
また、第２実施形態と第３実施形態とを組み合わせて実現してもよい。図８は第２実施形態と第３実施形態とを組み合わせて実現した出力回路の回路構成図である。図８の出力回路１００Ｃにおいて、Ｈ側ドライブ回路１０１Ｃは、パルス生成回路２１と、バッファ回路３１とを備えている。そして、Ｎ型トランジスタＮ３は、ゲートにパルス生成回路２１の出力を受ける。また、キャパシタＣ１の一端はｎｏｄｅ６と接続されている。また、Ｌ側ドライブ回路１０２Ｃは、パルス生成回路２２と、バッファ回路３２とを備えている。そして、Ｐ型トランジスタＰ３は、ゲートにパルス生成回路２２の出力を受ける。また、キャパシタＣ２の一端はｎｏｄｅ１６と接続されている。図８の出力回路１００Ｃでは、上述の第２および第３実施形態による作用効果を得ることができる。
（第４実施形態）
図９は第４実施形態に係る出力回路の回路構成図である。図９の出力回路１００Ｄは、図８の出力回路１００Ｃとほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する。
図９の出力回路１００Ｄは、制御信号ＣＴＲＬによって、動作電圧が切替可能なように構成されている。ここでは、出力回路１００Ｄは、制御信号ＣＴＲＬが「０」（ローレベル）のとき、ＶＤＤＨで動作し、制御信号ＣＴＲＬが「１」（ハイレベル）のとき、ＶＤＤＬで動作するものとする。
Ｈ側ドライブ回路１０１Ｄは、パルス生成回路２１に代えて、パルス生成回路２１Ａを備えている。パルス生成回路２１Ａは、ＯＲゲート２１３に代えて、３入力ＯＲゲート２１５を備えている。３入力ＯＲゲート２１５は、インバータ２１２の出力（ｎｏｄｅ４）およびｎｏｄｅ１の信号に加えて、制御信号ＣＴＲＬを入力としている。また、Ｈ側ドライブ回路１０１Ｄは、バッファ回路３１に代えて、ＡＮＤゲート３５を備えている。ＡＮＤゲート３５は、入力信号ＳＩ１と、制御信号ＣＴＲＬの反転信号とを入力としている。
また、Ｌ側ドライブ回路１０２Ｄは、パルス生成回路２２に代えて、パルス生成回路２２Ａを備えている。パルス生成回路２２Ａは、ＡＮＤゲート２２３に代えて、３入力ＡＮＤゲート２２５を備えている。３入力ＡＮＤゲート２２５は、インバータ２２２の出力（ｎｏｄｅ１４）およびｎｏｄｅ１１の信号に加えて、制御信号ＣＴＲＬの反転信号を入力としている。また、Ｌ側ドライブ回路１０２Ｄは、バッファ回路３２に代えて、ＯＲゲート３６を備えている。ＯＲゲート３６は、入力信号ＳＩ２と、制御信号ＣＴＲＬとを入力としている。
また、出力回路１００Ｄには、ＮＡＮＤゲート４１が設けられている。ＮＡＮＤゲート４１は、入力として制御信号ＣＴＲＬとＶＤＤＬを受け、出力がＮ型トランジスタＮ３，Ｎ４のドレインに接続されている。
制御信号ＣＴＲＬが「０」のとき、動作電圧はＶＤＤＨとなる。このとき出力回路１００Ｄは、図８の回路と同様に動作する。すなわち、パルス生成回路２１Ａは、図８のパルス生成回路２１と同様に動作し、パルス生成回路２２Ａは、図８のパルス生成回路２２と同様に動作する。また、ｎｏｄｅ６には入力信号ＳＩ１が伝搬され、ｎｏｄｅ１６には入力信号ＳＩ２が伝搬される。
一方、制御信号ＣＴＲＬが「１」のとき、動作電圧はＶＤＤＬとなる。このとき、パルス生成回路２１Ａの出力すなわちｎｏｄｅ５の電位はハイレベルに固定され、Ｎ型トランジスタＮ３はオン状態を保つ。また、パルス生成回路２２Ａの出力すなわちｎｏｄｅ１５の電位はローレベルに固定され、Ｐ型トランジスタＰ３はオン状態を保つ。また、ｎｏｄｅ６の電位はローレベルに固定されるので、キャパシタＣ１によるカップリングは機能せず、ｎｏｄｅ１６の電位はハイレベルに固定されるので、キャパシタＣ２によるカップリングは機能しない。この結果、ｎｏｄｅ３の電位はＶＳＳに固定され、ｎｏｄｅ１３の電位はＶＤＤＬに固定される。
以上のように本実施形態によると、制御信号ＣＴＲＬによって、出力回路１００Ｄの動作電圧を、ＶＤＤＬとＶＤＤＨとに切り替えることができる。そして、ＶＤＤＨで動作する場合には、図８の構成と同様の動作を行うことができる。
（第５実施形態）
図１０は第５実施形態に係る出力回路の回路構成図である。図１０の出力回路１００Ｅは、図１の出力回路１００とほぼ同様の構成を備えており、ここでは、すでに説明した構成についてはその詳細な説明を省略する。
図１０の出力回路１００Ｅは、Ｈ側ドライブ回路１０１ＥがＰ型トランジスタＰ５を備え、Ｌ側ドライブ回路１０２ＥがＮ型トランジスタＮ５を備えている。Ｐ型トランジスタＰ５はソースがｎｏｄｅ２に接続され、ドレインが第２電源ＶＤＤＬに接続され、ゲートが出力端子１と接続されている。Ｎ型トランジスタＮ５はソースがｎｏｄｅ１２に接続され、ドレインが第２電源ＶＤＤＬに接続され、ゲートが出力端子１と接続されている。
出力信号ＰＡＤがローレベルのとき、Ｐ型トランジスタＰ５はオン状態になり、ｎｏｄｅ２の電位はＶＤＤＬに固定される。このため、出力信号ＰＡＤの電圧が不意に変動した場合でも、Ｐ型トランジスタＰ２のソース−ドレイン間電圧Ｖｄｓの上昇を防ぐことができる。また、出力信号ＰＡＤがハイレベルのとき、Ｎ型トランジスタＮ５はオン状態になり、ｎｏｄｅ１２の電位はＶＤＤＬに固定される。このため、出力信号ＰＡＤの電圧が不意に変動した場合でも、Ｎ型トランジスタＮ２のソース−ドレイン間電圧Ｖｄｓの上昇を防ぐことができる。したがって、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２の劣化や破損を防止することができる。
なお、本実施形態は、第１実施形態で示した回路構成以外の回路構成にも、適用してもよい。
なお、本開示は、上述の各実施形態で示した構成に限定されるものではなく、多くの変形が、本開示の技術的思想内で当該技術分野において通常の知識を有する者により可能である。また、本開示の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
本開示では、出力回路について、トランジスタの劣化や破損を未然に防止可能となるので、例えばＬＳＩの耐久性向上等に有用である。
１ 出力端子
２１，２１Ａ，２２，２２Ａ パルス生成回路
１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ 出力回路
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ Ｐ型トランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５ Ｎ型トランジスタ
Ｃ１，Ｃ２ キャパシタ
ＶＤＤＨ 第１電源、第１電位
ＶＤＤＬ 第２電源、第２電位
ＶＳＳ 接地電源、接地電位
ＳＩ１，ＳＩ２ 入力信号
ｎＩ１，ｎＩ２ 入力ノード
ＰＡＤ 出力信号

Claims (11)

  1. データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路であって、
    前記出力信号を出力する出力端子と、
    前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい入力信号を受ける入力ノードと、
    ソースが前記第１電位を与える第１電源と接続されており、ゲートに前記入力信号が与えられる第１Ｐ型トランジスタと、
    ソースが前記第１Ｐ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｐ型トランジスタと、
    一端に前記入力信号が与えられ、他端が前記第１ノードと接続されたキャパシタと、
    ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第１Ｎ型トランジスタと、
    ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第２Ｎ型トランジスタとを備え、
    前記第１Ｎ型トランジスタは、ゲートに前記入力信号に応じた信号が与えられ、前記入力信号がハイレベルのときオン状態であり、前記入力信号がハイレベルからローレベルへの遷移である第１遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される
    ことを特徴とする出力回路。
  2. 請求項１記載の出力回路において、
    前記第１Ｎ型トランジスタのゲートは、前記第１Ｐ型トランジスタのゲートと接続されている
    ことを特徴とする出力回路。
  3. 請求項１記載の出力回路において、
    前記キャパシタは、一端が、前記第１Ｐ型トランジスタのゲートと接続されている
    ことを特徴とする出力回路。
  4. 請求項１記載の出力回路において、
    前記入力信号を受け、前記入力信号が前記第１遷移を行ったタイミングから所定期間、ローレベルになるパルス信号を生成出力するパルス生成回路を備え、
    前記第１Ｎ型トランジスタのゲートは、前記パルス生成回路の出力と接続されている
    ことを特徴とする出力回路。
  5. 請求項１記載の出力回路において、
    前記キャパシタは、前記入力ノードと接続されており、かつ、前記第１Ｐ型トランジスタのゲートとは接続されていない第２ノードと、一端が接続されている
    ことを特徴とする出力回路。
  6. データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路であって、
    前記出力信号を出力する出力端子と、
    前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい入力信号を受ける入力ノードと、
    ソースが接地電源と接続されており、ゲートに前記入力信号が与えられる第１Ｎ型トランジスタと、
    ソースが前記第１Ｎ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｎ型トランジスタと、
    一端に前記入力信号が与えられ、他端が前記第１ノードと接続されたキャパシタと、
    ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第１Ｐ型トランジスタと、
    ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第２Ｐ型トランジスタとを備え、
    前記第１Ｐ型トランジスタは、ゲートに前記入力信号に応じた信号が与えられ、前記入力信号がローレベルのときオン状態であり、前記入力信号がローレベルからハイレベルへの遷移である第１遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される
    ことを特徴とする出力回路。
  7. 請求項６記載の出力回路において、
    前記第１Ｐ型トランジスタのゲートは、前記第１Ｎ型トランジスタのゲートと接続されている
    ことを特徴とする出力回路。
  8. 請求項６記載の出力回路において、
    前記キャパシタは、一端が、前記第１Ｎ型トランジスタのゲートと接続されている
    ことを特徴とする出力回路。
  9. 請求項６記載の出力回路において、
    前記入力信号を受け、前記入力信号が前記第１遷移を行ったタイミングから所定期間、ハイレベルになるパルス信号を生成出力するパルス生成回路を備え、
    前記第１Ｐ型トランジスタのゲートは、前記パルス生成回路の出力と接続されている
    ことを特徴とする出力回路。
  10. 請求項６記載の出力回路において、
    前記キャパシタは、前記入力ノードと接続されており、かつ、前記第１Ｎ型トランジスタのゲートとは接続されていない第２ノードと、一端が接続されている
    ことを特徴とする出力回路。
  11. データ入力信号を受け、前記データ入力信号に応じて接地電位と第１電位との間で遷移する出力信号を出力する出力回路であって、
    前記出力信号を出力する出力端子と、
    前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい第１入力信号を受ける第１入力ノードと、
    前記データ入力信号に応じて変化し、前記出力信号よりも振幅が小さい第２入力信号を受ける第２入力ノードと、
    ソースが前記第１電位を与える第１電源と接続されており、ゲートに前記第１入力信号が与えられる第１Ｐ型トランジスタと、
    ソースが前記第１Ｐ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第１ノードと接続された第２Ｐ型トランジスタと、
    ソースが接地電源と接続されており、ゲートに前記第２入力信号が与えられる第１Ｎ型トランジスタと、
    ソースが前記第１Ｎ型トランジスタのドレインと接続されており、ドレインが前記出力端子と接続されており、ゲートが第２ノードと接続された第２Ｎ型トランジスタと、
    一端に前記第１入力信号が与えられ、他端が前記第１ノードと接続された第１キャパシタと、
    ソースが、前記第１電位よりも低い第２電位を与える第２電源と接続されており、ドレインが前記第１ノードと接続された第３Ｎ型トランジスタと、
    ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第１ノードと接続された第４Ｎ型トランジスタと、
    一端に前記第２入力信号が与えられ、他端が前記第２ノードと接続された第２キャパシタと、
    ソースが前記第２電源と接続されており、ドレインが前記第２ノードと接続された第３Ｐ型トランジスタと、
    ソースおよびゲートが前記第２電源と接続されており、ドレインが前記第２ノードと接続された第４Ｐ型トランジスタとを備え、
    前記第３Ｎ型トランジスタは、ゲートに前記第１入力信号に応じた信号が与えられ、前記第１入力信号がハイレベルのときオン状態であり、前記第１入力信号がハイレベルからローレベルへの遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御されるものであり、
    前記第３Ｐ型トランジスタは、ゲートに前記第２入力信号に応じた信号が与えられ、前記第２入力信号がローレベルのときオン状態であり、前記第２入力信号がローレベルからハイレベルへの遷移を行ったとき、少なくとも所定期間、オフ状態になるよう、制御される
    ことを特徴とする出力回路。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113643640B (zh) * 2021-08-03 2023-06-02 武汉华星光电技术有限公司 栅极驱动电路及显示面板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08287682A (ja) * 1995-04-07 1996-11-01 Nec Corp 半導体記憶装置
JP2002009608A (ja) * 2000-06-23 2002-01-11 Nec Corp 出力回路及び入力回路並びに半導体集積回路装置
JP2003324343A (ja) * 2002-04-30 2003-11-14 Lucent Technol Inc 集積回路
JP2005269536A (ja) * 2004-03-22 2005-09-29 Mitsubishi Electric Corp レベル変換回路、およびレベル変換機能付シリアル／パラレル変換回路
JP2014075692A (ja) * 2012-10-04 2014-04-24 Fujitsu Semiconductor Ltd 出力回路
JP2014209715A (ja) * 2013-03-29 2014-11-06 富士通セミコンダクター株式会社 出力回路
JP2015164248A (ja) * 2014-02-28 2015-09-10 株式会社ソシオネクスト 入出力回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114897A (en) * 1998-10-22 2000-09-05 Cisco Technology, Inc. Low distortion compensated field effect transistor (FET) switch
RU2458460C2 (ru) * 2007-12-28 2012-08-10 Шарп Кабусики Кайся Полупроводниковое устройство и дисплейное устройство
CN101494450B (zh) * 2009-02-25 2011-04-20 苏州瀚瑞微电子有限公司 电平转移电路
US8476940B2 (en) * 2011-12-02 2013-07-02 Stmicroelectronics International N.V. Stress reduced cascoded CMOS output driver circuit
JP6524374B2 (ja) * 2014-07-16 2019-06-05 鈴木　利康 多値用数値判別回路、フージ代数の原則に基づく多値ｏｒ論理判別回路、及び、フージ代数の原則に基づく多値ａｎｄ論理判別回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08287682A (ja) * 1995-04-07 1996-11-01 Nec Corp 半導体記憶装置
JP2002009608A (ja) * 2000-06-23 2002-01-11 Nec Corp 出力回路及び入力回路並びに半導体集積回路装置
JP2003324343A (ja) * 2002-04-30 2003-11-14 Lucent Technol Inc 集積回路
JP2005269536A (ja) * 2004-03-22 2005-09-29 Mitsubishi Electric Corp レベル変換回路、およびレベル変換機能付シリアル／パラレル変換回路
JP2014075692A (ja) * 2012-10-04 2014-04-24 Fujitsu Semiconductor Ltd 出力回路
JP2014209715A (ja) * 2013-03-29 2014-11-06 富士通セミコンダクター株式会社 出力回路
JP2015164248A (ja) * 2014-02-28 2015-09-10 株式会社ソシオネクスト 入出力回路

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