JP2002009608A - 出力回路及び入力回路並びに半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 製造プロセスを増加させず、入力信号，出力
信号の遅延を無くし、入力回路，出力回路の信頼性が向
上された内部降圧の半導体回路装置を提供する。 【解決手段】 本発明の出力回路は、出力端子TOに各々
ドレインが接続され、各々のゲートに所定の電圧が印加
されたMOSトランジスタ2及びMOSトランジスタ3と、電圧
VEXの外部電源にソースが接続され、MOSトランジスタ2
のソースにドレインが接続されたMOSトランジスタ1と、
ソースが接地され、MOSトランジスタ3のソースにドレイ
ンが接続され、かつゲートに前記内部信号が入力される
MOSトランジスタ4と、信号SAの電圧を制御してMOSトラ
ンジスタ1のゲートへ、信号SBとして出力するレベルシ
フタ5と、MOSトランジスタ2のゲートとMOSトランジスタ
1のゲートとの間に介挿されたキャパシタ7と、MOSトラ
ンジスタ3のゲートとMOSトランジスタ4のゲートとの間
に介挿されたキャパシタ8とを具備している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部で使用する電
圧を外部電圧から降圧して用いる内部降圧回路を有する
半導体集積回路装置に係わるものである。

【０００２】

【従来の技術】近年、半導体集積回路装置の集積度を向
上させ、１チップに多くの機能を搭載させるため、各Ｍ
ＯＳトランジスタの微細化が進んでいる。また、プロセ
ス装置の精度の向上のため、ＭＯＳトランジスタの構造
の微細化は容易に行われる様になってきている。

【０００３】しかしながら、ＭＯＳトランジスタの構造
を微細化していくと、半導体集積回路を使用して構成す
る回路の電源電圧、すなわち、半導体集積回路の内部の
回路からすると、外部電源の電圧が内部のＭＯＳトラン
ジスタの劣化を引き起こすようになる。これは、ＭＯＳ
トランジスタの微細化に合わせて、ＭＯＳトランジスタ
の動作電圧が変化（低下）しないため、ＭＯＳトランジ
スタの耐圧を超えてしまい、信頼性を低下させてしまう
ためである。ここで、ＭＯＳトランジスタの動作電圧
は、規格（ユーザの使用条件）で設定される値であり、
ＭＯＳトランジスタの微細化と関係なく設定される。従
って、ＭＯＳトランジスタが微細化されたことにより、
このＭＯＳトランジスタを使用する半導体装置の規格が
変わる、すなわち規格としての動作電圧が下がる訳では
ない。

【０００４】このため、図９に示す様に、半導体集積回
路の内部に、内部降圧回路１００を設けて、外部電源の
電圧ＶEX（例えば、3.3Ｖ）を、微細化したＭＯＳトラ
ンジスタの耐圧を満足させる内部電圧ＶINT（例えば、
2.0Ｖ）に低下させて、内部回路１０１に供給させるこ
とが行われている。これにより、半導体集積回路装置の
動作において、消費電力を低下させることも可能であ
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た半導体集積回路装置においては、入力回路１０２と出
力回路１０３とを外部電源の電圧ＶEXに対応させる必要
がある。すなわち、入力回路１０２のｐチャネル型のＭ
ＯＳトランジスタ１０４は、入力信号ＩＮの電圧が
「Ｈ」レベルのとき、ドレイン及び基板とゲートとの間
の耐圧が問題となり、入力信号ＩＮの電圧が「Ｌ」レベ
ルのとき、ソースとゲートとの間の耐圧が問題となる。

【０００６】また、入力回路１０２のｎチャネル型のＭ
ＯＳトランジスタ１０５は、入力信号ＩＮの電圧が
「Ｈ」レベルのとき、ソースとゲートとの耐圧が問題と
なり、入力信号ＩＮが「Ｌ」レベルのとき、ドレイン及
び基板とゲートとの耐圧が問題となる。

【０００７】同様に、出力回路１０３のｐチャネル型の
ＭＯＳトランジスタ１０６は、信号ＩＮＯが「Ｈ」レベ
ルの場合、ドレイン及び基板とゲートとの間の耐圧が問
題となり、信号ＩＮＯの電圧が「Ｌ」レベルのとき、ソ
ースとゲートとの間の耐圧が問題となる。

【０００８】また、入力回路１０３のｎチャネル型のＭ
ＯＳトランジスタ１０７は、信号ＩＮＯの電圧が「Ｈ」
レベルのとき、ソースとゲートとの耐圧が問題となり、
信号ＩＮＯが「Ｌ」レベルのとき、ドレイン及び基板と
ゲートとの耐圧が問題となる。ここで、信号ＩＮＯは、
レベルシフト回路１０８により、「Ｈ」レベルの電圧
を、内部電圧ＶINTから外部電圧ＶEXへ変更している。

【０００９】上述のように、入力回路１０２及び出力回
路１０３は、外部回路との信号の入出力処理を行うた
め、外部電源の電圧ＶEXに対応している必要がある。す
なわち、外部電源の電圧ＶEXに耐える耐圧のゲートを有
するＭＯＳトランジスタとするため、このＭＯＳトラン
ジスタのゲートのゲート酸化膜の膜厚を、外部電源の電
圧ＶEXに耐える厚さとする必要がある。

【００１０】上述の構成により、外部電源の電圧に耐え
るゲートを有する入力回路１０２及び出力回路１０３を
有する半導体集積回路を構成することが可能である。し
かしながら、上記半導体集積回路のプロセスにおいて、
内部回路１０１を構成する薄い膜厚（４ｎｍ程度）のゲ
ート酸化膜のＭＯＳトランジスタと、入力回路１０２と
出力回路１０３とを構成する厚い膜厚（９ｎｍ程度）の
ゲート酸化膜のＭＯＳトランジスタとの２種類のＭＯＳ
トランジスタを形成する必要がある。

【００１１】このため、膜厚の異なるゲート酸化膜を２
種類形成する必要があり、１種類のみの膜厚のゲート酸
化膜を形成する製造プロセスに比較して、少なくとも４
つのプロセスを余計に行わなければならなくなり、製造
コストが増加してチップの価格が上昇してしまう欠点が
ある。

【００１２】この欠点を解決するために、入力回路及び
出力回路を構成するＭＯＳトランジスタのゲート酸化膜
と、内部回路を構成するＭＯＳトランジスタのゲート酸
化膜との膜厚を同一とすることが可能な回路構成が提案
されている。すなわち、図１０に示す入力回路は、降圧
回路１１５により外部電圧ＶEXを内部電圧ＶINTへ低下
させ入力回路に供給しており、これにより、入力信号Ｉ
Ｎの電圧が「Ｌ」レベルのときのｐチャネル型のＭＯＳ
トランジスタ１１０のソースとゲートとの耐圧が満足さ
れる。

【００１３】また、ゲートの接地されたｐチャネル型の
トランジスタ１１２がＭＯＳトランジスタ１１０とｎチ
ャネル型のＭＯＳトランジスタ１１３との間に介挿され
ているため、ＭＯＳトランジスタ１１０のドレインの電
圧が分圧されて低下し、入力信号ＩＮの電圧が「Ｈ」レ
ベルのとき、ＭＯＳトランジスタ１１０のドレインとゲ
ートとの間の耐圧が満足される。耐圧が満足されると
は、通常の使用状態において、ＭＯＳトランジスタのゲ
ート酸化膜の耐圧以下の電圧のみが、ゲートとソース及
びドレインとの間に印加されることを示している。

【００１４】同様に、ｎチャネル型のＭＯＳトランジス
タ１１３のゲートと入力端子１１６（外部のパッドに接
続されている）との間には、ｎチャネル型のＭＯＳトラ
ンジスタ１１４が介挿されている。このため、ＭＯＳト
ランジスタ１１３のゲートに印加される信号の電圧は、
入力信号ＩＮが「Ｈ」レベルのとき、「Ｈ」レベルの電
圧（外部電源の電圧ＶEX）がＭＯＳトランジスタ１１４
のしきい値電圧ＶTNにより低下され、「ＶEX−ＶTN」と
なり緩和され、ＭＯＳトランジスタ１１３のゲートとソ
ースとの耐圧を満足させる。

【００１５】また、ＭＯＳトランジスタ１１３のゲート
に印加される信号の電圧は、入力信号ＩＮが「Ｌ」レベ
ルのとき、「Ｌ」レベルの電圧（接地電圧）がＭＯＳト
ランジスタ１１４のしきい値電圧ＶTPにより浮き、「Ｖ
TP」となり緩和され、かつ、降圧回路１１５によりドレ
インへ印加される電圧が内部電圧ＶINTとに変換されて
いるため、ＭＯＳトランジスタ１１３のゲートとドレイ
ンとの耐圧を満足させる。

【００１６】次に、図１１に示す出力回路は、ｐチャネ
ル型のＭＯＳトランジスタ１２０，ｐチャネル型のＭＯ
Ｓトランジスタ１２１，ｎチャネル型のＭＯＳトランジ
スタ１２２及びｎチャネル型のＭＯＳトランジスタ１２
３が直列に接続され、構成されている。ＭＯＳトランジ
スタ１２０は、ソースが外部電圧ＶEXの端子に接続さ
れ、ゲートにレベルシフタ１２５の出力する信号ＳＢが
入力され、ドレインにＭＯＳトランジスタ１２１のソー
スが接続されている。ＭＯＳトランジスタ１２１のゲー
トには、基準電源１２６から電圧ＶSPの制御信号ＳＰが
常時入力され、ＭＯＳトランジスタ１２２のゲートに
は、基準電源１２６から電圧ＶSNの制御信号ＳＮが常時
入力されている。

【００１７】ここで、制御信号ＳＰの電圧ＶSPは、ＭＯ
Ｓトランジスタ１２０がオン状態のとき、ＭＯＳトラン
ジスタ１２１のゲートとソース及びドレインとの間にか
かる電圧を、ゲート酸化膜の耐圧以下とさせる値であ
り、かつＭＯＳトランジスタ１２１がオン状態となる電
圧である。同様に、制御信号ＳＮの電圧ＶSNは、ＭＯＳ
トランジスタ１２３がオフ状態のとき、ＭＯＳトランジ
スタ１２２のゲートとドレイン及びソースとの間にかか
る電圧を、ゲート酸化膜の耐圧以下とさせる値であり、
かつＭＯＳトランジスタ１２２がオン状態となる電圧で
ある。

【００１８】また、ＭＯＳトランジスタ１２０のゲート
には、レベルシフタ１２５により、信号ＳＡの電圧が変
換された信号ＳＢが入力される。ここで、レベルシフタ
１２５は、内部回路からの内部電圧ＶINTである「Ｈ」
レベルの信号ＳＡを、電圧ＶEXの「Ｈ」レベルへ変換し
て出力し、また内部回路からの接地電圧である「Ｌ」レ
ベルの信号ＳＡを、電圧ＶLの「Ｌ」レベルへ変換して
出力する。この電圧ＶLは、ＭＯＳトランジスタ１２０
のゲートとドレイン及びソースとの間にかかる電圧を、
ゲート酸化膜の耐圧以下とさせる値であり、かつＭＯＳ
トランジスタ１２０がオン状態となる電圧である。

【００１９】これにより、ＭＯＳトランジスタ１２１と
ＭＯＳトランジスタ１２２とが常時オン状態であり、信
号ＳＡが「Ｈ」レベルで入力されると、信号ＳＢが
「Ｈ」レベルとなることでＭＯＳトランジスタ１２０が
オフ状態となり、信号ＳＡが内部電圧ＶINTである
「Ｈ」レベルとなることでＭＯＳトランジスタ１２３が
オン状態となり、出力回路は電圧が接地レベルである
「Ｌ」レベルの出力信号ＯＵＴを出力する。

【００２０】一方、ＭＯＳトランジスタ１２１とＭＯＳ
トランジスタ１２２とが常時オン状態であり、信号ＳＡ
が「Ｌ」レベルで入力されると、信号ＳＢが電圧ＶLと
なることでＭＯＳトランジスタ１２０がオン状態とな
り、信号ＳＡが「Ｌ」レベルとなることでＭＯＳトラン
ジスタ１２３がオフ状態となり、出力回路は電圧が外部
電圧ＶEXである「Ｈ」レベルの出力信号ＯＵＴを出力す
る。

【００２１】しかしながら、上述した入力回路には、Ｍ
ＯＳトランジスタ１１３のゲートと入力端子１１６との
間に、外部からの入力信号ＩＮの電圧ＶEXを緩和させる
ＭＯＳトランジスタ１１４を介挿したため、ＭＯＳトラ
ンジスタ１１３のゲートに印可される信号の立ち上がり
及び立ち下がりが鈍り、かつ、ＭＯＳトランジスタ１１
４のしきい値電圧により、ＭＯＳトランジスタ１１３の
ゲートに印可される信号の電圧が「ＶINT−ＶTN」へ下
がり、内部回路への信号ＩＮＳが遅延されて半導体回路
装置の動作速度が低下するという問題がある。

【００２２】すなわち、入力信号ＩＮが「Ｌ」レベルか
ら「Ｈ」レベルへの立ち上がり、及び「Ｈ」レベルから
「Ｌ」レベルへの立ち下がりが、ＭＯＳトランジスタ１
１４の抵抗成分と、ＭＯＳトランジスタ１１３のゲート
容量とで決まる時定数により、ＭＯＳトランジスタ１１
３のゲートに入力される信号の信号レベルの変化が遅延
される。

【００２３】次に、上述の出力回路には、出力信号ＯＵ
Ｔの電圧レベルが「Ｌ」レベルから「Ｈ」レベルへ遷移
する場合、ＭＯＳトランジスタ１２１のドレイン及びソ
ースの電圧が急激に上昇することにより、ＭＯＳトラン
ジスタ１２１におけるゲートとソースとの寄生容量によ
り、ゲートの電位がドレイン及びソースの電圧上昇の変
動に伴って制御信号ＳＰの電圧ＶSPが上昇し、ＭＯＳト
ランジスタ１２１がオフ状態となり、出力信号ＯＵＴの
「Ｌ」レベルから「Ｈ」への立ち上がりが遅延されると
いう問題がある。このゲートとソースとの寄生容量は、
ＭＯＳトランジスタにおいて、ソース及びゲート電極の
オーバーラップ部分の容量成分と、ソース及びゲート電
極側面の間の容量成分とを指している。

【００２４】また、上述の出力回路には、出力信号ＯＵ
Ｔの電圧レベルが「Ｈ」レベルから「Ｌ」レベルへ遷移
する場合、ＭＯＳトランジスタ１２２のドレイン電圧が
下降することにより、ＭＯＳトランジスタ１２２におけ
るゲートとドレインとの寄生容量により制御信号ＳＮの
電圧ＶSNが低下し、ＭＯＳトランジスタ１２２がオフ状
態となり、出力信号ＯＵＴの「Ｈ」レベルから「Ｌ」へ
の立ち上がりが遅延されるという問題がある。

【００２５】さらに、上述の出力回路における電圧ＶSP
及び電圧ＶSNの変動を防止するため、基準電源１２６に
おける制御信号ＳＰ及び制御信号ＳＮの駆動能力を増加
させることが考えられるが、この方法には、基準電源１
２６の消費電力を大幅に増加させてしまうという欠点が
ある。

【００２６】本発明はこのような背景の下になされたも
ので、製造工程のプロセスの数を増加させず、入力信号
及び出力信号における信号遅延を無くし、かつ入力回路
及び出力回路の信頼性が向上された内部降圧の半導体回
路装置を提供する。

【００２７】

【課題を解決するための手段】請求項１に記載の発明
は、第１の電圧を降圧した第２の電圧レベルを有する内
部信号を、前記第１の電圧レベルに変換して出力端子か
ら出力する出力回路であって、前記内部信号の電圧レベ
ルを前記第１の電圧レベルに変換して第１の信号として
出力するレベル変換手段と、各ドレインが前記出力端子
に接続され各ゲートに所定の電圧の制御信号が入力され
た第１および第２のＭＯＳトランジスタと、前記第１の
電圧の電源と前記第１のＭＯＳトランジスタのソースと
の間に接続されゲートに前記第１の信号が入力された第
３のＭＯＳトランジスタと、接地と前記第２のＭＯＳト
ランジスタのソースとの間に接続されゲートに前記内部
信号が入力された第４のＭＯＳトランジスタとを具備
し、前記第１のＭＯＳトランジスタのゲートと前記第３
のＭＯＳトランジスタのゲートとを第１のキャパシタを
介して接続し、前記第２のＭＯＳトランジスタのゲート
と前記第４のＭＯＳトランジスタのゲートとを第２のキ
ャパシタを介して接続することにより、前記制御信号の
レベル変動を抑制したことを特徴とする。

【００２８】請求項２に記載の発明は、出力回路におい
て、第１の電圧を降圧回路で降圧した第２の電圧により
内部回路が駆動されている半導体集積回路に設けられ、
内部回路の第２の電圧レベルの内部信号を、前記第１の
電圧のレベルの外部信号に変換して出力端子から出力す
る出力回路において、前記出力端子に各々ドレインが接
続され、各々のゲートに所定の電圧の制御信号が入力さ
れた第１のＭＯＳトランジスタ及び第２のＭＯＳトラン
ジスタと、前記第１の電圧の電源にソースが接続され、
前記第１のＭＯＳトランジスタのソースにドレインが接
続された第３のＭＯＳトランジスタと、ソースが接地さ
れ、前記第２のＭＯＳトランジスタのソースにドレイン
が接続され、かつゲートに前記内部信号が入力される第
４のＭＯＳトランジスタと、前記内部信号の電圧をレベ
ル変換して、この変換後の内部信号を第３のＭＯＳトラ
ンジスタのゲートへ出力するレベル変換手段と、前記第
１のＭＯＳトランジスタのゲートと前記第３のＭＯＳト
ランジスタのゲートとの間に介挿された第１のキャパシ
タと、前記第２のＭＯＳトランジスタのゲートと前記第
４のＭＯＳトランジスタのゲートとの間に介挿された第
２のキャパシタとを具備することを特徴とする。

【００２９】請求項３に記載の発明は、請求項１または
請求項２に記載の出力回路において、前記第１のキャパ
シタの容量値が、前記第１のＭＯＳトランジスタのゲー
トとドレインとの寄生容量の容量値に合わせて設定さ
れ、前記第２のキャパシタの容量値が、前記第２のＭＯ
Ｓトランジスタのゲートとドレインとの寄生容量の容量
値に合わせて設定されることを特徴とする。

【００３０】請求項４に記載の発明は、請求項１から請
求項３のいずれかに記載の出力回路において、前記レベ
ル変換手段が、内部信号が接地電圧である場合、前記制
御信号を前記第１の電圧として出力し、内部信号が第２
の電圧である場合、前記制御信号を、第３のＭＯＳトラ
ンジスタのゲートとソース及びドレインとの間の電圧が
ゲート酸化膜の耐圧以下となる電圧として出力すること
を特徴とする。

【００３１】請求項５に記載の発明は、第１の電圧を降
圧した第２の電圧レベルを有する内部信号を、前記第１
の電圧レベルに変換して出力端子から出力する出力回路
であって、前記内部信号の電圧レベルを前記第１の電圧
レベルに変換して第１の信号として出力するレベル変換
手段と、各ドレインが前記出力端子に接続され各ゲート
に所定の電圧の制御信号が入力された第１および第２の
ＭＯＳトランジスタと、前記第１の電圧の電源と前記第
１のＭＯＳトランジスタのソースとの間に接続されゲー
トに前記第１の信号が入力された第３のＭＯＳトランジ
スタと、接地と前記第２のＭＯＳトランジスタのソース
との間に接続されゲートに前記内部信号が入力された第
４のＭＯＳトランジスタとを具備し、前記第１のＭＯＳ
トランジスタのゲートと前記第３のＭＯＳトランジスタ
のゲートとを第１のダイオードを介して接続し、前記第
２のＭＯＳトランジスタのゲートと前記第４のＭＯＳト
ランジスタのゲートとを第２のダイオードを介して接続
することにより、前記制御信号のレベル変動を抑制した
ことを特徴とする。

【００３２】請求項６に記載の発明は、出力回路におい
て、第１の電圧を降圧回路で降圧した第２の電圧により
内部回路が駆動されている半導体集積回路に設けられ、
前記内部回路の前記第２の電圧レベルの内部信号を、前
記第１の電圧のレベルの外部信号に変換して出力端子か
ら出力する出力回路において、前記出力端子に各々ドレ
インが接続され、各々のゲートに所定の電圧の制御信号
が入力された第１のＭＯＳトランジスタ及び第２のＭＯ
Ｓトランジスタと、前記第１の電圧の電源にソースが接
続され、前記第１のＭＯＳトランジスタのソースにドレ
インが接続された第３のＭＯＳトランジスタと、ソース
が接地され、前記第２のＭＯＳトランジスタのソースに
ドレインが接続され、かつゲートに前記内部信号が入力
される第４のＭＯＳトランジスタと、前記内部信号の電
圧をレベル変換して第３のＭＯＳトランジスタのゲート
へ出力するレベル変換手段と、前記第１のＭＯＳトラン
ジスタのゲートと前記第３のＭＯＳトランジスタのゲー
トとの間に介挿された第１のダイオードと、前記第２の
ＭＯＳトランジスタのゲートと前記第４のＭＯＳトラン
ジスタのゲートとの間に介挿された第２のダイオードと
を具備することを特徴とする。

【００３３】請求項７に記載の発明は、請求項５または
請求項６に記載の出力回路において、直列に介挿される
前記第１のダイオードの数が、前記第３のトランジスタ
のゲートと前記第１のトランジスタのゲートとの間の電
位差に合わせて設定され、前記第２のダイオードの数
が、前記第２のトランジスタのゲートと前記第４のトラ
ンジスタのゲートとの間の電位差に合わせて設定される
ことを特徴とする。

【００３４】請求項８に記載の発明は、請求項５から請
求項７のいずれかに記載の出力回路において、前記レベ
ル変換手段が、内部信号が接地電圧である場合、前記制
御信号を前記第１の電圧として出力し、内部信号が第２
の電圧である場合、前記制御信号を、第３のＭＯＳトラ
ンジスタのゲートとソース及びドレインとの間の電圧が
ゲート酸化膜の耐圧以下となる電圧として出力すること
を特徴とする。

【００３５】請求項９に記載の発明は、第１の電圧のレ
ベルを有する外部信号を第２の電圧レベルに降圧し、前
記第２の電圧のレベルで駆動される内部回路の入力端子
に入力する入力回路であって、前記内部回路の入力端子
にドレインが接続されゲートが接地された第１のＭＯＳ
トランジスタと、前記第２の電圧を出力する第１の端子
と前記第１のＭＯＳトランジスタのソースとの間に接続
されゲートに前記外部信号を入力された第２のＭＯＳト
ランジスタと、前記内部回路の入力端子と接地との間に
接続された第３のＭＯＳトランジスタと、前記第３のＭ
ＯＳトランジスタのゲートと前記外部入力信号の入力さ
れる端子との間に接続され、前記第１の端子にゲートが
接続された第４のＭＯＳトランジスタとを具備し、前記
外部入力信号の入力される端子と前記第３のＭＯＳトラ
ンジスタのゲートとをキャパシタを介して接続すること
により、前記第３のＭＯＳトランジスタのゲート入力の
電圧変動を抑制したことを特徴とする。

【００３６】請求項１０に記載の発明は、第１の電圧を
第１の降圧回路で降圧した第２の電圧により内部回路が
駆動されている半導体集積回路に設けられ、前記第１の
電圧のレベルの外部信号を、前記第２の電圧のレベルの
内部信号に変換して前記内部回路の入力端子へ入力す
る、請求項１に記載の入力回路において、第２の降圧回
路の前記第２の電圧のレベルを出力する第１の端子にソ
ースが接続され、ゲートに前記入力端子が接続された第
１のＭＯＳトランジスタと、この第１のＭＯＳトランジ
スタのドレインにソースが接続され、ゲートが接地され
た第２のＭＯＳトランジスタと、この第２のＭＯＳトラ
ンジスタのドレインにドレインが接続され、ソースが接
地された第３のＭＯＳトランジスタと、この第３のＭＯ
Ｓトランジスタのゲートとソースが接続され、ゲートに
前記第２の電圧が印加され、ドレインが入力端子に接続
された第４のトランジスタと、前記第３のＭＯＳトラン
ジスタのゲートと前記入力端子との間に介挿されたキャ
パシタとを具備することを特徴とする。

【００３７】請求項１１に記載の発明は、請求項９また
は請求項１０に記載の入力回路において、前記第３のＭ
ＯＳトランジスタのゲートと前記入力端子との間に、前
記キャパシタと並列に介挿されたダイオードを具備する
ことを特徴とする。

【００３８】請求項１２に記載の発明は、請求項９から
請求項１１のいずれかに記載の入力回路において、前記
第１の電圧の電源と前記第１の端子とがダイオードを介
して接続されていることを特徴とする。

【００３９】請求項１３に記載の発明は、請求項９から
請求項１２のいずれかに記載の入力回路において、前記
入力端子が第１の電圧に上昇した場合に、前記第３のＭ
ＯＳトランジスタのゲートとソース及びドレインとの間
の電圧がゲート酸化膜の耐圧を超えない値に、前記キャ
パシタの容量が設定されていることを特徴とする。

【００４０】請求項１４に記載の発明は、半導体集積回
路装置において、前記第１の電圧が降圧回路により降圧
された前記第２の電圧により内部回路が駆動され、請求
項１から請求項８までの何れかに記載の出力回路と、請
求項９から請求項１３のいずれかに記載の入力回路とを
具備することを特徴とする。

【００４１】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。 ＜第１の実施形態＞図１は本発明の第１の実施形態によ
る出力回路の構成を示すブロック図である。この出力回
路Ｏ１は、図９に示す半導体集積回路における出力回路
１０３の代わりに用いられる。この半導体集積回路に
は、外部端子により外部電源の電圧ＶEXが供給され、内
部降圧回路１００により、この電圧ＶEXを内部回路に供
給する内部電圧ＶINTに変換して、内部回路１０１に駆
動電圧として供給している。

【００４２】この図１において、出力回路Ｏ１は、ｐチ
ャネル型のＭＯＳトランジスタ１，ｐチャネル型のＭＯ
Ｓトランジスタ２，ｎチャネル型のＭＯＳトランジスタ
３及びｎチャネル型のＭＯＳトランジスタ４が直列に接
続され、構成されている。これらのＭＯＳトランジスタ
のゲート酸化膜は、内部回路１０１を構成しているＭＯ
Ｓトランジスタのゲート酸化膜と同一の厚さで形成され
ている。

【００４３】すなわち、内部回路１０１のＭＯＳトラン
ジスタは、微細化のスケーリング測に対応した厚さのゲ
ート酸化膜により形成されている。そして、内部降圧回
路１００は、この内部回路１０１のＭＯＳトランジスタ
のゲート酸化膜の耐圧を満足させる内部電圧ＶINTに外
部電圧ＶEXを降圧させている。ＭＯＳトランジスタ１
は、ソースが電圧ＶEXの外部電源の端子に接続され、ゲ
ートにレベルシフタ５の出力する信号ＳＢが入力され、
ドレインにＭＯＳトランジスタ２のソースが接続されて
いる。

【００４４】ＭＯＳトランジスタ２は、ドレインがＭＯ
Ｓトランジスタ３のドレインと接続されている。このＭ
ＯＳトランジスタ２のドレインとＭＯＳトランジスタ３
のドレインとの接続点が外部端子ＴＯに接続されてい
る。そして、出力回路Ｏ１は、内部信号ＳＡの電圧を変
換し、外部端子ＴＯから信号ＤOUTとして出力する。Ｍ
ＯＳトランジスタ２のゲートには、微小電流電源６から
電圧ＶRPの制御信号ＲＰが常時入力され、ＭＯＳトラン
ジスタ３のゲートには、微小電流電源６から電圧ＶRNの
制御信号ＲＮが常時入力されている。ＭＯＳトランジス
タ４は、ドレインがＭＯＳトランジスタ３のソースと接
続され、ゲートに信号ＳＡが入力され、ソースが接地さ
れている。

【００４５】ここで、制御信号ＲＰの電圧ＶRPは、ＭＯ
Ｓトランジスタ１がオン状態のとき、ＭＯＳトランジス
タ２のゲートとソース及びドレインとの間にかかる電圧
を、ＭＯＳトランジスタ２のゲート酸化膜の耐圧以下と
させる値であり、かつＭＯＳトランジスタ２がオン状態
となる電圧である。この耐圧とは、ゲート酸化膜の膜厚
に応じて決定される、ゲート酸化膜の信頼性を保持する
ために許容される上限の電圧を意味している。同様に、
制御信号ＲＮの電圧ＶRNは、ＭＯＳトランジスタ４がオ
フ状態のとき、ＭＯＳトランジスタ３のゲートとドレイ
ン及びソースとの間にかかる電圧を、ＭＯＳトランジス
タ３のゲート酸化膜の耐圧以下とさせる値であり、かつ
ＭＯＳトランジスタ３がオン状態となる電圧である。

【００４６】レベルシフタ５は、直列に接続されたｐチ
ャネル型のＭＯＳトランジスタ５ａ，ダイオード５ｃ及
びｎチャネル型のＭＯＳトランジスタ５ｅと、同様に、
直列に接続されたｐチャネル型のＭＯＳトランジスタ５
ｂ，ダイオード５ｄ及びｎチャネル型のＭＯＳトランジ
スタ５ｆと、信号ＳＡのレベルを反転させるインバータ
５ｇとから構成されている。

【００４７】すなわち、ＭＯＳトランジスタ５ａは、ソ
ースが電圧ＶEXの外部電源の端子に接続され、ゲートが
ＭＯＳトランジスタ５ｂのドレインへ接続され、ソース
がダイオード５ｃのアノードへ接続されている。ダイオ
ード５ｃは、信号ＳＢの「Ｌ」レベルを電圧ＶLとする
ために介挿されており、カソードがＭＯＳトランジスタ
５ｅのドレインへ接続されている。ＭＯＳトランジスタ
５ｅは、ゲートがインバータ５ｇの出力端子へ接続され
ているため、ゲートに信号ＳＡのレベルが反転された信
号が入力され、ソースが接地されている。

【００４８】ＭＯＳトランジスタ５ｂは、ソースが電圧
ＶEXの外部電源の端子に接続され、ゲートがＭＯＳトラ
ンジスタ５ａのドレインへ接続され、ソースがダイオー
ド５ｄのアノードへ接続されている。ダイオード５ｄ
は、信号ＳＣの「Ｌ」レベルを電圧ＶLとするために介
挿されており、カソードがＭＯＳトランジスタ５ｆのド
レインへ接続されている。ＭＯＳトランジスタ５ｆは、
ゲートに信号ＳＡが入力され、ソースが接地されてい
る。

【００４９】上述の構成により、レベルシフタ５は、内
部回路１０１からの内部電圧ＶINTである「Ｈ」レベル
の信号ＳＡを、電圧ＶEXの「Ｈ」レベルの信号ＳＢへ変
換して出力する。すなわち、信号ＳＡが「Ｈ」レベルと
なることにより、ＭＯＳトランジスタ５ｆがオン状態と
なり、信号ＳＣが電圧ＶLとなり、ＭＯＳトランジスタ
５ａがオン状態となり、ＭＯＳトランジスタ５ｅがオフ
状態となる。そして、信号ＳＢが電圧ＶEXの「Ｈ」レベ
ルとなり、ＭＯＳトランジスタ５ｂがオフ状態となる。
これにより、レベルシフタ５は、信号ＳＢを電圧ＶEXの
「Ｈ」レベルとして出力する。

【００５０】また、レベルシフタ５は、内部回路１０１
からの接地電圧である「Ｌ」レベルの信号ＳＡを、電圧
ＶLの「Ｌ」レベルの信号ＳＢへ変換して出力する。す
なわち、信号ＳＡが「Ｌ」レベルとなることにより、Ｍ
ＯＳトランジスタ５ｆがオフ状態となり、ＭＯＳトラン
ジスタ５ｅがオン状態となることにより、信号ＳＢが電
圧ＶLとなり、ＭＯＳトランジスタ５ｂがオン状態とな
る。そして、信号ＳＣが電圧ＶEXの「Ｈ」レベルとな
り、ＭＯＳトランジスタ５ａがオフ状態となる。これに
より、レベルシフタ５は、信号ＳＢを電圧ＶLの「Ｌ」
レベルとして出力する。

【００５１】この電圧ＶLは、ＭＯＳトランジスタ１の
ゲートとドレイン及びソースとの間にかかる電圧を、ゲ
ート酸化膜の耐圧以下とさせる値であり、かつＭＯＳト
ランジスタ１がオン状態となる電圧である。これによ
り、ＭＯＳトランジスタ２とＭＯＳトランジスタ３とが
常時オン状態であり、信号ＳＡが「Ｌ」レベルで入力さ
れることにより、ＭＯＳトランジスタ４がオフ状態とな
り、かつ、信号ＳＢが電圧ＶLで入力されることによ
り、ＭＯＳトランジスタ１がオン状態となり、出力回路
Ｏ１は、信号ＳＡが「Ｌ」レベルとなることで外部電源
の電圧ＶEXである「Ｈ」レベルの出力信号ＯＵＴを出力
する。

【００５２】一方、ＭＯＳトランジスタ２とＭＯＳトラ
ンジスタ３とが常時オン状態であり、信号ＳＡが内部電
源の電圧ＶINTである「Ｈ」レベルで入力されると、信
号ＳＢが外部電源の電圧ＶEXである「Ｈ」レベルとな
り、ＭＯＳトランジスタ１がオフ状態となり、かつ、信
号ＳＡが「Ｈ」レベルで入力されることにより、ＭＯＳ
トランジスタ４がオン状態となり、出力回路Ｏ１は、電
圧が接地レベルである「Ｌ」レベルの出力信号ＯＵＴを
出力する。

【００５３】キャパシタＣpは、ＭＯＳトランジスタ１
のゲートと、ＭＯＳトランジスタ２のゲートとの間に介
挿されている。また、キャパシタＣpは、出力信号ＤOUT
の電圧が「Ｌ」レベルから「Ｈ」レベルに遷移すると
き、ＭＯＳトランジスタ２のゲートとドレインとの寄生
容量により、出力信号ＤOUTが上昇する変動に伴ってＭ
ＯＳトランジスタ２のゲートに印加される電圧ＶRPが上
昇する効果を、信号ＳＢが「Ｌ」レベルに遷移するとき
の電位の下降の変動に伴って、ゲートに印加される電圧
ＶRPを下降させる効果によりキャンセルすることによ
り、電圧ＶRPの変動を抑える。

【００５４】キャパシタＣnは、ＭＯＳトランジスタ３
のゲートと、ＭＯＳトランジスタ４のゲートとの間に介
挿されている。また、キャパシタＣnは、出力信号ＤOUT
の電圧が「Ｈ」レベルから「Ｌ」レベルに遷移すると
き、ＭＯＳトランジスタ３のゲートとドレインとの寄生
容量により、出力信号ＤOUTが下降する変動に伴ってＭ
ＯＳトランジスタ３のゲートに印加される電圧ＶRNが下
降する効果を、信号ＳＡが「Ｈ」レベルに遷移するとき
の電位の上昇の変動に伴って、ゲートに印加される電圧
ＶRNを上昇させる効果によりキャンセルすることによ
り、電圧ＶRNの変動を抑える。

【００５５】このとき、キャパシタＣpの容量値は、Ｍ
ＯＳトランジスタ２のゲートとドレインとの寄生容量の
容量値に合わせて作成されており、キャパシタＣnの容
量値は、ＭＯＳトランジスタ３のゲートとドレインとの
寄生容量の容量値に合わせて作成されている。また、こ
のキャパシタＣp及びキャパシタＣnは、それぞれ対応す
るＭＯＳトランジスタ２及びＭＯＳトランジスタ３と特
性を合わせ込むため、各々同様の形状のＭＯＳトランジ
スタを用いて形成する。

【００５６】次に、図１及び図２を参照し、一実施形態
の動作を説明する。図２は、図１の動作例を説明するタ
イミングチャートである。時刻ｔ1において、内部回路
１０１が信号ＳＡを「Ｌ」レベルから「Ｈ」レベルへの
遷移を開始させると、信号ＳＡの電圧の上昇に伴い、信
号ＳＢの電圧が電圧ＶLから上昇を開始する。そして、
信号ＳＡの電圧及び信号ＳＢの電圧が徐々に上昇するた
め、ＭＯＳトランジスタ４がオン状態に移行し、ＭＯＳ
トランジスタ１がオフ状態に移行する過程において、出
力信号ＤOUTの電圧レベルが電圧ＶEXから徐々に下降し
ていく。

【００５７】この図２において、出力信号ＤOUTが実線
と破線との２つの線で示されているが、実線が図１に示
す本発明の第１の実施形態による出力回路Ｏ１の動作を
示した線であり、破線が図１１に示す従来例の出力回路
の動作を示した線である。図２から判るように、従来例
の出力回路において、ＭＯＳトランジスタ３のソース及
びドレイン電圧が変化するのに伴い、ＭＯＳトランジス
タ３のドレイン電圧が低下すると、ＭＯＳトランジスタ
３のドレインとゲートとの間の寄生容量によって制御信
号ＳＮの電圧ＶSNが低下している。また、従来例の出力
回路において、ＭＯＳトランジスタ２のソース及びドレ
イン電圧が変化するのに伴い、ＭＯＳトランジスタ２の
ドレイン電圧が低下すると、ＭＯＳトランジスタ２のド
レインとゲートとの寄生容量によって、制御信号ＳＰの
電圧ＶSPが低下している。

【００５８】そして、制御信号ＳＮの電圧ＶSN及び制御
信号ＳＰの電圧ＶSPが低下することにより、ＭＯＳトラ
ンジスタ３のオン抵抗が増加し、ＭＯＳトランジスタ２
のオン抵抗が減少するため、出力信号ＤOUTの電圧が低
下する速度が遅く、すなわち、信号ＳＡが「Ｌ」レベル
から「Ｈ」レベルへの遷移から、出力信号ＤOUTの
「Ｈ」レベルから「Ｌ」レベルへの変化の遅延（ディレ
イ）が増加する。

【００５９】一方、第１の実施形態による出力回路Ｏ１
において、キャパシタＣpの一端に入力される信号ＳＡ
の電圧が上昇するのに伴い、他端に接続されている配線
の信号ＲＰの電圧ＶRPを上昇させようとする。このた
め、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUT
の電圧の下降により、ＭＯＳトランジスタ２のソース及
びドレイン電圧の低下、すなわち、ＭＯＳトランジスタ
２の寄生容量の一端であるドレインの電圧の低下に伴
う、この寄生容量の他端であるゲートに印加されている
制御信号ＲＰの電圧ＶRPの低下を、上述のキャパシタＣ
pの電圧ＶRPを上昇させようとする効果によりキャンセ
ルすることができる。

【００６０】同様に、第１の実施形態による出力回路Ｏ
１において、キャパシタＣnの一端に入力される信号Ｓ
Ｂの電圧が上昇するのに伴い、他端に接続されている配
線の信号ＲＮの電圧ＶRNを上昇させようとする。このた
め、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUT
の電圧の下降により、ＭＯＳトランジスタ３のソース及
びドレイン電圧の低下、すなわち、ＭＯＳトランジスタ
３の寄生容量の一端であるドレインの電圧の低下に伴
う、この寄生容量の他端であるゲートに印加されている
制御信号ＲＮの電圧ＶRNの低下を、上述のキャパシタＣ
nの電圧ＶRNを上昇させようとする効果によりキャンセ
ルすることができる。

【００６１】次に、時刻ｔ2において、第１の実施形態
による出力回路Ｏ１による出力信号ＤOUTは接地電位ま
で低下する。一方、従来の出力回路による出力信号ＤOU
Tにおいて、制御信号ＳＮの電圧ＶSN及び制御信号ＳＰ
の電圧ＶSPが低下することにより、ＭＯＳトランジスタ
３のオン抵抗が増加し、ＭＯＳトランジスタ２のオン抵
抗が減少しているため、出力信号ＤOUTの「Ｈ」レベル
から「Ｌ」レベルへの遷移における遅延時間が長くな
り、出力信号ＤOUTの電圧は、接地電位まで低下してい
ない。

【００６２】このように、キャパシタＣp及びキャパシ
タＣnにより、信号ＳＢ及び信号ＳＡの電圧上昇の変動
を、各々制御信号ＲＰの配線及び制御信号ＲＮの配線へ
伝達することにより、制御信号ＲＰの電圧ＶRP，制御信
号ＲＮの電圧ＶRNの出力ＤOUTの変動に基づく低下を、
キャンセルまたは逆に上昇させることで、信号ＳＡの変
化から出力信号ＤOUTの変化するまでの遅延時間を低減
させ、動作速度を向上することができる。

【００６３】ここで、制御信号ＲＰの電圧ＶRP，制御信
号ＲＮの電圧ＶRNが所定の電圧の値よりも上昇した場合
でも、ＭＯＳトランジスタＭ２のオン抵抗が増加し、Ｍ
ＯＳトランジスタ３のオン抵抗が減少するため、出力信
号ＤOUTの電圧を接地電位に低下させるためには、出力
信号ＤOUTの電圧の低下する効率が上昇するので都合が
良くなる。

【００６４】次に、時刻ｔ3において、内部回路１０１
が信号ＳＡを「Ｈ」レベルから「Ｌ」レベルへの遷移を
開始させると、信号ＳＡの電圧の下降に伴い、信号ＳＢ
の電圧が電圧ＶEXから下降を開始する。そして、信号Ｓ
Ａの電圧及び信号ＳＢの電圧が徐々に下降するため、Ｍ
ＯＳトランジスタ４がオフ状態に移行し、ＭＯＳトラン
ジスタ１がオン状態に移行する過程において、出力信号
ＤOUTの電圧レベルが接地電位から徐々に上昇してい
く。

【００６５】図２から判るように、従来例の出力回路に
おいて、ＭＯＳトランジスタ３のソース及びドレイン電
圧が変化するのに伴い、ＭＯＳトランジスタ３のドレイ
ン電圧が上昇すると、ＭＯＳトランジスタ３のドレイン
とゲートとの間の寄生容量によって、ゲートに印加され
る制御信号ＲＮの電圧ＶRNが上昇している。また、従来
例の出力回路において、ＭＯＳトランジスタ２のソース
及びドレイン電圧が変化するのに伴い、ＭＯＳトランジ
スタ２のドレイン電圧が上昇すると、ＭＯＳトランジス
タ２のドレインとゲートとの間の寄生容量によって、Ｍ
ＯＳトランジスタ２のゲートに印加されている制御信号
ＲＰの電圧ＶRPが上昇している。

【００６６】そして、制御信号ＳＮの電圧ＶSN及び制御
信号ＳＰの電圧ＶSPが上昇することにより、ＭＯＳトラ
ンジスタ３のオン抵抗が減少し、ＭＯＳトランジスタ２
のオン抵抗が増加するため、出力信号ＤOUTの電圧が上
昇する速度が遅く、すなわち、信号ＳＡが「Ｈ」レベル
から「Ｌ」レベルへの遷移から、出力信号ＤOUTの
「Ｌ」レベルから「Ｈ」レベルへの変化の遅延（ディレ
イ）が増加する。

【００６７】一方、第１の実施形態による出力回路Ｏ１
において、キャパシタＣpの一端に入力される信号ＳＡ
の電圧が下降するのに伴い、他端に接続されている配線
の信号ＲＰの電圧ＶRPを下降させようとする。このた
め、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUT
の電圧の上昇により、ＭＯＳトランジスタ２のソース及
びドレイン電圧の低下、すなわち、ＭＯＳトランジスタ
２のドレイン電圧の上昇に伴う、ＭＯＳトランジスタ２
のドレインとゲートとの間の寄生容量によって、ゲート
に印加されている制御信号ＲＰの電圧ＶRPの上昇を、上
述のキャパシタＣpの電圧ＶRPを下降させようとする効
果によりキャンセルすることができる。

【００６８】同様に、第１の実施形態による出力回路Ｏ
１において、キャパシタＣnの一端に入力される信号Ｓ
Ｂの電圧が下降するのに伴い、他端に接続されている配
線の信号ＲＮの電圧ＶRNを下降させようとする。このた
め、第１の実施形態の出力回路Ｏ１は、出力信号ＤOUT
の電圧の上昇により、ＭＯＳトランジスタ３のソース及
びドレイン電圧の上昇、すなわち、ＭＯＳトランジスタ
３のドレイン電圧の上昇に伴う、ＭＯＳトランジスタ３
のドレインとゲートとの間の寄生容量によって、ゲート
に印加されている制御信号ＲＮの電圧ＶRNの上昇を、上
述のキャパシタＣnの電圧ＶRNを下降させようとする効
果によりキャンセルすることができる。

【００６９】次に、時刻ｔ4において、第１の実施形態
による出力回路Ｏ１による出力信号ＤOUTは外部電源の
電圧ＶEXまで上昇する。一方、従来の出力回路による出
力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制
御信号ＳＰの電圧ＶSPが上昇することにより、ＭＯＳト
ランジスタ３のオン抵抗が減少し、ＭＯＳトランジスタ
２のオン抵抗が増加しているため、出力信号ＤOUTの
「Ｌ」レベルから「Ｈ」レベルへの遷移における遅延時
間が長くなり、出力信号ＤOUTの電圧は、電圧ＶEXまで
上昇していない。

【００７０】このように、キャパシタＣp及びキャパシ
タＣnにより、信号ＳＢ及び信号ＳＡＡの電圧低下の変
動を、各々制御信号ＲＰの配線及び制御信号ＲＮの配線
へ伝達することにより、制御信号ＲＰの電圧ＶRP，制御
信号ＲＮの電圧ＶRNの出力信号ＤOUTの変動に基づく上
昇を、キャンセルまたは逆に低下させることで、信号Ｓ
Ａの変化から出力信号ＤOUTの変化するまでの遅延時間
を低減させ、動作速度を向上することができる。

【００７１】ここで、制御信号ＲＰの電圧ＶRP，制御信
号ＲＮの電圧ＶRNが所定の電圧の値よりも低下した場合
でも、ＭＯＳトランジスタＭ２のオン抵抗が減少し、Ｍ
ＯＳトランジスタ３のオン抵抗が増加するため、出力信
号ＤOUTの電圧を電圧ＶEXへ上昇させるためには、出力
信号ＤOUTの電圧の上昇する効率が向上するので都合が
良くなる。

【００７２】また、第１の実施形態による出力回路Ｏ１
は、制御信号ＲＰ及び制御信号ＲＮの電圧の変動を、キ
ャパシタＣp及びキャパシタＣnにより防止しているた
め、特に、微小電流電源６の制御信号ＲＰ及び制御信号
ＲＮを出力する電流容量を増加させる必要が無く、各々
の電圧ＶRP，電圧ＶRNの電圧レベルを所定の範囲に保持
するのに必要な電流のみで済むために、消費電流を減少
させる事が可能である。

【００７３】＜第２の実施形態＞図３は本発明の第２の
実施形態による出力回路の構成を示すブロック図であ
る。この出力回路Ｏ２は、図９に示す半導体集積回路に
おける出力回路１０３の代わりに用いられる。この半導
体集積回路には、外部端子により外部電源の電圧ＶEXが
供給され、内部降圧回路１００により、この電圧ＶEXを
内部回路に供給する内部電圧ＶINTに変換して、内部回
路１０１に駆動電圧として供給している。図２におい
て、従来例及び第１の実施形態と同様な構成には、同一
の符号を付し、説明を省略する。

【００７４】この図３において、出力回路Ｏ２は、ｐチ
ャネル型のＭＯＳトランジスタ１，ｐチャネル型のＭＯ
Ｓトランジスタ２，ｎチャネル型のＭＯＳトランジスタ
３及びｎチャネル型のＭＯＳトランジスタ４が直列に接
続され、構成されている。これらのＭＯＳトランジスタ
のゲート酸化膜は、内部回路１０１を構成しているＭＯ
Ｓトランジスタのゲート酸化膜と同一の厚さで形成され
ている。

【００７５】すなわち、内部回路１０１のＭＯＳトラン
ジスタは、微細化のスケーリング測に対応した厚さのゲ
ート酸化膜により形成されている。そして、内部降圧回
路１００は、この内部回路１０１のＭＯＳトランジスタ
のゲート酸化膜の耐圧を満足させる内部電圧ＶINTに外
部電圧ＶEXを降圧させている。ＭＯＳトランジスタ１
は、ソースが電圧ＶEXの外部電源の端子に接続され、ゲ
ートにレベルシフタ５の出力する信号ＳＢが入力され、
ドレインにＭＯＳトランジスタ２のソースが接続されて
いる。

【００７６】ＭＯＳトランジスタ２は、ドレインがＭＯ
Ｓトランジスタ３のドレインと接続されている。このＭ
ＯＳトランジスタ２のドレインとＭＯＳトランジスタ３
のドレインとの接続点が外部端子ＴＯに接続されてい
る。そして、出力回路Ｏ２は、内部信号ＳＡの電圧を変
換し、外部端子ＴＯから信号ＤOUTとして出力する。Ｍ
ＯＳトランジスタ２のゲート及びＭＯＳトランジスタ３
のゲートには、微小電流電源１０から電圧ＶRRの制御信
号ＲＲが常時入力されている。ＭＯＳトランジスタ４
は、ドレインがＭＯＳトランジスタ３のソースと接続さ
れ、ゲートに信号ＳＡが入力され、ソースが接地されて
いる。

【００７７】ここで、制御信号ＲＲの電圧ＶRRは、ＭＯ
Ｓトランジスタ１がオン状態のとき、ＭＯＳトランジス
タ２のゲートとソース及びドレインとの間にかかる電圧
を、ＭＯＳトランジスタ２のゲート酸化膜の耐圧以下と
させる値であり、かつＭＯＳトランジスタ２がオン状態
となる電圧である。この耐圧とは、ゲート酸化膜の膜厚
に応じて決定される、ゲート酸化膜の信頼性を保持する
ために許容される上限の電圧を意味している。同様に、
制御信号ＲＲの電圧ＶRRは、ＭＯＳトランジスタ４がオ
フ状態のとき、ＭＯＳトランジスタ３のゲートとドレイ
ン及びソースとの間にかかる電圧を、ＭＯＳトランジス
タ３のゲート酸化膜の耐圧以下とさせる値であり、かつ
ＭＯＳトランジスタ３がオン状態となる電圧である。例
えば、電圧ＶRRは、(1/2)ＶEXに設定される。

【００７８】これにより、ＭＯＳトランジスタ２とＭＯ
Ｓトランジスタ３とが常時オン状態であり、信号ＳＡが
「Ｌ」レベルで入力されることにより、ＭＯＳトランジ
スタ４がオフ状態となり、かつ、信号ＳＢが電圧ＶLで
入力されることにより、ＭＯＳトランジスタ１がオン状
態となり、出力回路Ｏ１は、信号ＳＡが「Ｌ」レベルと
なることで外部電源の電圧ＶEXである「Ｈ」レベルの出
力信号ＯＵＴを出力する。

【００７９】一方、ＭＯＳトランジスタ２とＭＯＳトラ
ンジスタ３とが常時オン状態であり、信号ＳＡが内部電
源の電圧ＶINTである「Ｈ」レベルで入力されると、信
号ＳＢが外部電源の電圧ＶEXである「Ｈ」レベルとな
り、ＭＯＳトランジスタ１がオフ状態となり、かつ、信
号ＳＡが「Ｈ」レベルで入力されることにより、ＭＯＳ
トランジスタ４がオン状態となり、出力回路Ｏ１は、電
圧が接地レベルである「Ｌ」レベルの出力信号ＯＵＴを
出力する。

【００８０】ダイオードＤ1は、ＭＯＳトランジスタ１
のゲートと、ＭＯＳトランジスタ２のゲートとの間に、
順方向に介挿されている。また、ダイオードＤ1は、出
力信号ＤOUTの電圧が「Ｈ」レベルから「Ｌ」レベルに
遷移するとき、ＭＯＳトランジスタ２のゲートとドレイ
ンとの寄生容量により、出力信号ＤOUTが下降する変動
に伴ってＭＯＳトランジスタ２のゲートに印加される電
圧ＶRRが下降する効果を、「Ｈ」レベル状態の電圧ＶEX
の信号ＳＢの配線から信号ＲＲの配線へ、順方向に電流
を流して電荷を供給することにより、制御信号ＲＲの電
圧を上昇させることにより、電圧ＶRRの変動を抑える。

【００８１】ダイオードＤ2は、ＭＯＳトランジスタ３
のゲートと、ＭＯＳトランジスタ４のゲートとの間に介
挿されている。また、ダイオードＤ2は、出力信号ＤOUT
の電圧が「Ｌ」レベルから「Ｈ」レベルに遷移すると
き、ＭＯＳトランジスタ３のゲートとドレインとの寄生
容量により、出力信号ＤOUTが上昇する変動に伴ってＭ
ＯＳトランジスタ３のゲートに印加される電圧ＶRRが上
昇する効果を、信号ＲＲの配線から「Ｌ」レベル状態の
接地電圧の信号ＳＡの配線へ、順方向に電流を流して電
荷引き抜くことにより、制御信号ＲＲの電圧を低下させ
てキャンセルすることにより、電圧ＶRRの変動を抑え
る。

【００８２】ここで、ダイオードＤ1を介して、「Ｈ」
レベル状態の電圧ＶEXの信号ＳＢの配線から信号ＲＲの
配線へ、順方向に電流が流れるとき、信号ＳＡの電圧が
上昇しているため、ダイオードＤ2には電流が流れな
い。同様に、ダイオードＤ2を介して、信号ＲＲの配線
から「Ｌ」レベル状態の接地電圧の信号ＳＡの配線へ、
順方向に電流が流れるとき、信号ＳＢの電圧が低下して
いるため、ダイオードＤ1には電流が流れない。このと
き、ダイオードＤ1の数は、電圧ＶEXが電圧ＶRRの所定
の値（例えば、1/2ＶEX）に電圧降下するように設定さ
れ、ダイオードＤ2の数は、接地電圧に対して電圧ＶRR
が上昇した電圧の値から所定の値（例えば、1/2ＶEX）
に降下するように設定される。

【００８３】次に、図３及び図４を参照し、第２の実施
形態の動作を説明する。図４は、図３の動作例を説明す
るタイミングチャートである。時刻ｔ11において、内部
回路１０１が信号ＳＡを「Ｌ」レベルから「Ｈ」レベル
への遷移を開始させると、信号ＳＡの電圧の上昇に伴
い、信号ＳＢの電圧が電圧ＶLから上昇を開始する。そ
して、信号ＳＡの電圧及び信号ＳＢの電圧が徐々に上昇
するため、ＭＯＳトランジスタ４がオン状態に移行し、
ＭＯＳトランジスタ１がオフ状態に移行する過程におい
て、出力信号ＤOUTの電圧レベルが電圧ＶEXから徐々に
下降していく。

【００８４】図３の第２の実施形態による出力回路Ｏ２
において、出力信号ＤOUTが下降することにより、ＭＯ
Ｓトランジスタ２のゲートとドレインとの寄生容量によ
り信号ＲＲの電圧ＶRRが低下を始める。そして、信号Ｓ
Ｂの電圧と制御信号ＲＲの電圧ＶRRとの差が、ダイオー
ドＤ1に順方向に電流が流れる電圧の値となると、信号
ＳＢの配線から制御信号ＲＲの配線へ電流がながれ、カ
ソードに接続されている配線の制御信号ＲＲの電圧ＶRR
を上昇させようとする。

【００８５】このため、第２の実施形態の出力回路Ｏ２
は、出力信号ＤOUTの電圧の下降により、ＭＯＳトラン
ジスタ２のソース及びドレインの電圧の低下、すなわ
ち、ＭＯＳトランジスタ２のドレイン電圧の低下に伴
う、ＭＯＳトランジスタ２のドレインとゲートとの間の
寄生容量による、ゲートに印加されている制御信号ＲＲ
の電圧ＶRRの低下を、上述のダイオードＤ1を介し、信
号ＳＢの配線から電荷を制御信号ＲＲの配線へ供給させ
て、電圧ＶRRを上昇させようとする効果によりキャンセ
ルすることができる。

【００８６】このとき、信号ＳＡの電圧も上昇している
ため、ダイオードＤ2の両端の電圧が順方向の電流が流
れる値となることはなく、ダイオードＤ2を介して、制
御信号ＲＲの配線から信号ＳＡの配線へ電流は流れな
い。このため、ダイオードＤ2により制御信号ＲＲの配
線から配線ＳＡへ電流が流れ、制御信号ＲＲの配線から
電荷が引き抜かれ、制御信号ＲＲの電圧が低下すること
はない。

【００８７】次に、時刻ｔ12において、第２の実施形態
による出力回路Ｏ２による出力信号ＤOUTは接地電位ま
で低下する。一方、図２の従来の出力回路による出力信
号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN及び制御信
号ＳＰの電圧ＶSPが低下することにより、ＭＯＳトラン
ジスタ３のオン抵抗が増加し、ＭＯＳトランジスタ２の
オン抵抗が減少しているため、出力信号ＤOUTの「Ｈ」
レベルから「Ｌ」レベルへの遷移における遅延時間が長
くなり、出力信号ＤOUTの電圧は、接地電位まで低下し
ていない。このように、ダイオードＤ1により、各々制
御信号ＲＲの電圧ＶRRの低下を、キャンセルさせること
により、信号ＳＡの変化から出力信号ＤOUTの変化する
までの遅延時間を低減させ、動作速度を向上することが
できる。

【００８８】次に、時刻ｔ13において、内部回路１０１
が信号ＳＡを「Ｈ」レベルから「Ｌ」レベルへの遷移を
開始させると、信号ＳＡの電圧の下降に伴い、信号ＳＢ
の電圧が電圧ＶEXから下降を開始する。そして、信号Ｓ
Ａの電圧及び信号ＳＢの電圧が徐々に下降するため、Ｍ
ＯＳトランジスタ４がオフ状態に移行し、ＭＯＳトラン
ジスタ１がオン状態に移行する過程において、出力信号
ＤOUTの電圧レベルが接地電位から徐々に上昇してい
く。

【００８９】図３の第２の実施形態による出力回路Ｏ２
において、出力信号ＤOUTが上昇することにより、ＭＯ
Ｓトランジスタ２のゲートとドレインとの寄生容量によ
り信号ＲＲの電圧ＶRRが上昇を始める。そして、制御信
号ＲＲの電圧ＶRRと信号ＳＡの電圧との差が、ダイオー
ドＤ2に順方向に電流が流れる電圧の値となると、制御
信号ＲＲの配線から信号ＳＢの配線へ電流がながれ、ア
ノードに接続されている配線の制御信号ＲＲの電圧ＶRR
を低下させようとする。

【００９０】このため、第２の実施形態の出力回路Ｏ１
は、出力信号ＤOUTの電圧の上昇により、ＭＯＳトラン
ジスタ２のソース及びドレインの電圧の上昇、すなわ
ち、ＭＯＳトランジスタ２のドレイン電圧の上昇に伴
い、ＭＯＳトランジスタ２のドレインとゲートとの間の
寄生容量によって、ゲートに印加されている制御信号Ｒ
Ｒの電圧ＶRRの上昇を、上述のダイオードＤ2を介し、
制御信号ＲＲの配線から信号ＳＢの配線へ電荷を供給さ
せて、電圧ＶRRを低下させようとする効果によりキャン
セルすることができる。

【００９１】このとき、信号ＳＢの電圧も低下している
ため、ダイオードＤ1の両端の電圧が順方向の電流が流
れる値となることはなく、ダイオードＤ1を介して、信
号ＳＢの配線から制御信号ＲＲの配線へ電流は流れな
い。このため、ダイオードＤ1により制御信号ＳＡの配
線から制御信号ＲＲの配線へ電流が流れ、制御信号ＲＲ
の配線に電荷が供給され、制御信号ＲＲの電圧が上昇す
ることはない。

【００９２】次に、時刻ｔ14において、第２の実施形態
による出力回路Ｏ２による出力信号ＤOUTは外部電源の
電圧ＶEXまで上昇する。一方、図２の従来の出力回路に
よる出力信号ＤOUTにおいて、制御信号ＳＮの電圧ＶSN
及び制御信号ＳＰの電圧ＶSPが上昇することにより、Ｍ
ＯＳトランジスタ３のオン抵抗が減少し、ＭＯＳトラン
ジスタ２のオン抵抗が増加しているため、出力信号ＤOU
Tの「Ｌ」レベルから「Ｈ」レベルへの遷移における遅
延時間が長くなり、出力信号ＤOUTの電圧は、外部電源
の電圧ＶEXまで上昇していない。このように、ダイオー
ドＤ2により、各々制御信号ＲＲの電圧ＶRRの上昇を、
キャンセルさせることにより、信号ＳＡの変化から出力
信号ＤOUTの変化するまでの遅延時間を低減させ、動作
速度を向上することができる。このように、ダイオード
Ｄ1及びダイオードＤ2により、制御信号ＲＲの電圧ＶRR
の上昇を、キャンセルさせることにより、信号ＳＡの変
化から出力信号ＤOUTの変化するまでの遅延時間を低減
させ、動作速度を向上することができる。

【００９３】また、第２の実施形態による出力回路Ｏ２
は、第１の実施形態と同様に、制御信号ＲＲの電圧の変
動を、ダイオードＤ1及びダイオードＤ2により防止して
いるため、特に、微小電流電源１０の制御信号ＲＲを出
力する電流容量を増加させる必要が無く、電圧ＶRRの電
圧レベルを所定の範囲に保持するのに必要な電流のみで
済むために、消費電流を減少させる事が可能である。

【００９４】＜第３の実施形態＞図５は本発明の第３の
実施形態による入力回路の構成を示すブロック図であ
る。この入力回路Ｉ１は、図９に示す半導体集積回路に
おける入力回路１０２の代わりに用いられる。この半導
体集積回路には、外部端子により外部電源の電圧ＶEX
（ＶDD）が供給され、内部降圧回路１００により、この
電圧ＶEXを内部回路に供給する内部電圧ＶINTに変換し
て、内部回路１０１に駆動電圧として供給している。

【００９５】この図１において、入力回路Ｉ１は、ダイ
オード２０，ｐチャネル型のＭＯＳトランジスタ２１，
ｐチャネル型のＭＯＳトランジスタ２２，及びｎチャネ
ル型のＭＯＳトランジスタ２３が直列に接続されて構成
されている。これらのＭＯＳトランジスタのゲート酸化
膜は、内部回路１０１を構成しているＭＯＳトランジス
タのゲート酸化膜と同一の厚さで形成されている。

【００９６】すなわち、内部回路１０１のＭＯＳトラン
ジスタは、微細化のスケーリング測に対応した厚さのゲ
ート酸化膜により形成されている。そして、内部降圧回
路１００は、この内部回路１０１のＭＯＳトランジスタ
のゲート酸化膜の耐圧を満足させる内部電圧ＶINTに外
部電圧ＶEXを降圧させている。

【００９７】ダイオード２０は、アノードが外部電源の
電圧ＶEXの配線に接続され、カソードがＭＯＳトランジ
スタ２１のソースへ接続されている。また、ダイオード
２０は、電圧ＶEXを内部電源の電圧ＶINTへ降下させ、
この電圧ＶＩＮＴを入力回路Ｉ１の駆動電圧として供給
している。ＭＯＳトランジスタ１は、ゲートが入力端子
ＴINへ接続され、ドレインにＭＯＳトランジスタ２２の
ソースが接続されている。

【００９８】ＭＯＳトランジスタ２２は、ゲートが接地
され、ドレインがＭＯＳトランジスタ２３のドレインと
接続されている。このＭＯＳトランジスタ２２のドレイ
ンとＭＯＳトランジスタ２３のドレインとの接続点が、
内部回路１０１へ接続され、入力信号ＩＮの電圧を変換
された出力信号ＯＵＴを出力する内部端子ＴINTとな
る。また、ＭＯＳトランジスタ２２は、出力信号ＯＵＴ
が接地電圧の「Ｌ」レベルで出力されるとき、ＭＯＳト
ランジスタ２１のドレインの電圧を接地電圧とさせない
ように、電圧ＶINTを分圧するために設けられている。

【００９９】これにより、入力信号ＩＮが電圧ＶEXの
「Ｈ」レベルとなり、内部端子ＴINが「Ｌ」レベル（接
地電位）に低下したとしても、ＭＯＳトランジスタ２１
のドレインの電圧は、ＭＯＳトランジスタ２２により分
圧されているために接地電圧へ下がらない。この結果、
ＭＯＳトランジスタ２１のゲートとドレインとの間に印
加される電圧は、ＭＯＳトランジスタ２１のゲート酸化
膜の耐圧を満足させる値となる。

【０１００】ＭＯＳトランジスタ２３は、ゲートがｎチ
ャネル型のＭＯＳトランジスタ２４のソースへ接続さ
れ、ソースが接地されている。微小電流電源６から電圧
ＶRPの制御信号ＲＰが常時入力され、ＭＯＳトランジス
タ３のゲートには、微小電流電源６から電圧ＶRNの制御
信号ＲＮが常時入力されている。ＭＯＳトランジスタ２
４は、ゲートが点Ｓに接続され、ドレインが入力端子Ｔ
INが接続されている。ここで、点Ｓは、ダイオード２０
のカソードとＭＯＳトランジスタ２１のソースとの接続
点である。点Ｇの電圧値は、電圧ＶINTである。

【０１０１】キャパシタ２５は、入力端子ＴINと点Ｇと
の間に介挿されている。ここで、点ＧはＭＯＳトランジ
スタ２３のゲートとＭＯＳトランジスタ２４のソースと
の接続点である。また、キャパシタ２５は、入力信号Ｉ
Ｎが「Ｌ」レベルから「Ｈ」レベルへ遷移するとき、Ｍ
ＯＳトランジスタ２３のゲート電圧を上昇させるために
用いられる。

【０１０２】すなわち、入力信号ＩＮが「Ｌ」レベルか
ら「Ｈ」レベルへ遷移するとき、ＭＯＳトランジスタ２
４を介して、「Ｌ」レベルから「Ｈ」レベルへの入力信
号ＩＮの変化がＭＯＳトランジスタ２３のゲートへ供給
される。しかしながら、ＭＯＳトランジスタ２３のゲー
ト、すなわち点Ｇの電圧は、電圧「ＶINT−ＶTN」以上
に上昇しない。ここで、「ＶTN」はＭＯＳトランジスタ
２４のしきい値の電圧である。

【０１０３】さらに、ＭＯＳトランジスタ２４のオン抵
抗とＭＯＳトランジスタ２３のゲートの容量とによる時
定数により、点Ｇの電圧の「Ｈ」レベルへの遷移に時間
がかかり、ＭＯＳトランジスタ２３のオン状態における
オン抵抗は十分低くならずに、出力信号ＯＵＴの電圧が
接地電圧に低下するために要する時間が長くなり、入力
信号ＩＮの変化が出力信号ＯＵＴに現れる遅延時間が増
大する。

【０１０４】このとき、キャパシタ２５は、入力端子Ｔ
INに接続された一方の端子の電圧が、入力信号ＩＮが
「Ｌ」レベルから「Ｈ」レベルへ遷移することにより上
昇することで、点Ｇに接続された他方の端子の電圧も上
昇し、ＭＯＳトランジスタ２３のゲートの電圧を上昇さ
せる。これにより、入力回路ＩＮ１は、ＭＯＳトランジ
スタ２３のオン抵抗を低下させることができ、出力信号
ＯＵＴの「Ｈ」レベルから「Ｌ」レベルへの遷移を高速
に行うことが可能である。

【０１０５】さらに、キャパシタ２５は、入力信号ＩＮ
が「Ｈ」レベルから「Ｌ」レベルへ遷移するとき、ＭＯ
Ｓトランジスタ２３のゲート電圧を下降させるために用
いられる。すなわち、入力信号ＩＮが「Ｈ」レベルから
「Ｌ」レベルへ遷移するとき、ＭＯＳトランジスタ２４
を介して、「Ｈ」レベルから「Ｌ」レベルへの入力信号
ＩＮの変化がＭＯＳトランジスタ２３のゲートへ供給さ
れる。

【０１０６】しかしながら、ＭＯＳトランジスタ２３の
ゲート、すなわち点Ｇの電圧は、ＭＯＳトランジスタ２
３を介して電荷が引き抜かれるため、ＭＯＳトランジス
タ２４のオン抵抗とＭＯＳトランジスタ２３のゲートの
容量とによる時定数により、点Ｇの電圧が接地電位まで
低下するために時間がかかり、入力信号ＩＮの変化が出
力信号ＯＵＴに現れる遅延時間が増大する。

【０１０７】このとき、キャパシタ２５は、入力端子Ｔ
INに接続された一方の端子の電圧が、入力信号ＩＮが
「Ｈ」レベルから「Ｌ」レベルへ遷移することにより下
降することで、点Ｇに接続された他方の端子の電圧も下
降し、ＭＯＳトランジスタ２３のゲートの電圧を下降さ
せる。これにより、入力回路ＩＮ１は、ＭＯＳトランジ
スタ２３をオフ状態に高速に移行させることができ、出
力信号ＯＵＴの「Ｌレベルから「Ｈ」レベルへの遷移を
高速に行うことが可能である。

【０１０８】ここで、キャパシタ２５の容量は、入力信
号ＩＮが「Ｌ」レベルから「Ｈ」レベルへ遷移すると
き、点Ｇの電圧を、ＭＯＳトランジスタ２３のゲート酸
化膜の耐圧を超える電圧へ上昇させない値で、かつ、入
力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルへ遷移する
とき、点Ｇの電圧を、ＭＯＳトランジスタ２３のゲート
酸化膜の耐圧を超える電圧へ下降させない値に設定され
る。

【０１０９】次に、図５及び図６を参照し、第３の実施
形態の動作を説明する。図６は、図５の動作例を説明す
るタイミングチャートである。この図６において、出力
信号OUTが実線と破線との２つの線で示されているが、
実線が図５に示す本発明の第３の実施形態による入力回
路Ｉ１の動作を示した線であり、破線が図１０に示す従
来例の入力回路の動作を示した線である。時刻ｔ21にお
いて、外部回路からの入力信号ＩＮが、「Ｌ」レベルか
ら「Ｈ」レベルへの遷移を開始させると、ＭＯＳトラン
ジスタ２４を介して点Ｇに電荷が供給されとともに、キ
ャパシタ２５により点Ｇの電圧が引き上げられて、点Ｇ
の電圧は電圧「ＶINT−ＶTN」より上昇する。これによ
り、ＭＯＳトランジスタ２３のオン抵抗が低下し、ＭＯ
Ｓトランジスタ２３に多くの電流が流れるため、出力信
号ＯＵＴの電圧は高速に低下する。

【０１１０】これにより、図１０における、ＭＯＳトラ
ンジスタ１１４のオン抵抗とＭＯＳトランジスタ１１３
の寄生容量の容量値による時定数の遅れにより、点Ｐの
電圧の上昇が遅いため、ＭＯＳトランジスタ１１３のオ
ン抵抗が低下せず、出力信号ＯＵＴの電圧の低下が入力
回路Ｉ１に比較して遅い。時刻ｔ22において、入力回路
Ｉ１は、出力信号ＯＵＴの電圧を接地電圧へ低下させて
いるが、一方の図１０の入力回路は、点Ｐの電圧が上昇
しないため、ＭＯＳトランジスタ１１３のオン抵抗が低
下せず、出力信号ＯＵＴの電圧を接地電圧に低下させる
ことが出来ない。

【０１１１】次に、時刻ｔ23において、外部回路からの
入力信号ＩＮが、「Ｈ」レベルから「Ｌ」レベルへの遷
移を開始させると、ＭＯＳトランジスタ２４を介して点
Ｇから電荷が引き抜かれるとともに、キャパシタ２５に
より点Ｇの電圧が引き下げられて、点Ｇの電圧は急速に
接地電圧へ低下する。このとき、「Ｈ」レベルから
「Ｌ」レベルへの遷移のとき、点Ｇの電圧が線Ｇ(1)で
示したように放電していない場合、点Ｇの電圧は、キャ
パシタ２５により、急速に電圧「ＶINT−ＶTN」へ下が
り、その後、ＭＯＳトランジスタ２４がオン状態となる
ことにより、入力信号ＩＮの電圧変化に追従する。

【０１１２】また、「Ｈ」レベルから「Ｌ」レベルへの
遷移のとき、点Ｇの電圧が線Ｇ(2)で示したように、点
Ｐと同様な電圧まで低下している場合、このときすでに
ＭＯＳトランジスタ２４がオン状態にあるため、キャパ
シタ２５による電圧の低下はそれほど影響がないが、入
力信号ＩＮの電圧が線Ｇ(2)で示す点Ｇの電圧以下に下
がると、点Ｇの電圧は、キャパシタ２５により入力信号
ＩＮの電圧の変化に追従して急速に低下させられる。

【０１１３】これにより、ＭＯＳトランジスタ２３はオ
フ状態に移行し、ＭＯＳトランジスタ２３に電流が流れ
無くなるため、出力信号ＯＵＴの電圧は急速に上昇す
る。時刻ｔ24において、入力回路Ｉ１は、出力信号ＯＵ
Ｔの電圧を内部電源の電圧ＶINTへ上昇させているが、
一方の図１０の入力回路は、点Ｐの電圧が低下しないた
め、ＭＯＳトランジスタ１１３がオフ状態へ移行せず、
出力信号ＯＵＴの電圧を電圧ＶINTへ上昇させることが
出来ない。

【０１１４】上述したように、第３の実施形態の入力回
路Ｉ１によれば、キャパシタ２５により、ＭＯＳトラン
ジスタ２３のゲートの電圧を入力信号ＩＮの電圧変化に
追従させることで、ＭＯＳトランジスタ２３のゲートに
印加される電圧を入力信号に合わせて急速に変化させる
ことができるため、ＭＯＳトランジスタ２３のオン／オ
フの動作を高速に行うことが可能となり、入力信号ＩＮ
の変化が出力信号ＯＵＴに反映される遅延時間を減少さ
せ、入力信号ＩＮの電圧を変化させる処理の動作速度を
向上させることができる。

【０１１５】＜第４の実施形態＞図７に示す第４の実施
形態の入力回路Ｉ２が図５に示す第３の実施形態と異な
るのは、入力端子ＴINと点Ｇとの間にダイオード２６
が、キャパシタ２５と並列に介挿された点である。他の
構成については、第３の実施形態と同様のため、説明を
省略する。

【０１１６】入力信号ＩＮの電圧が「Ｌ」レベルから
「Ｈ」レベルへ（接地電圧から電圧ＶEXへ）遷移すると
き、ダイオード２６により、点Ｇの電圧が電圧「ＶINT
−Ｖf」まで上昇し、ＭＯＳトランジスタ２３のオン抵
抗を低下させ、第３の実施形態の入力回路Ｉ１に比較し
て、高速に出力信号ＯＵＴの電圧を接地電圧に低下させ
る。ここで、「Ｖｆ」は、ダイオード２６の順方向に電
流が流れた場合の降下電圧である。また、ダイオード２
６を、ｐ型拡散層とｎ型拡散層とのＰＮ接合で構成する
と、同時に、ダイオード２６とキャパシタ２５とを１つ
の構成で、またはダイオード２６をキャパシタ２５の１
部として形成することが可能である。

【０１１７】次に、図７及び図８を参照し、第４の実施
形態の動作を説明する。図８は、図７の動作例を説明す
るタイミングチャートである。時刻ｔ31において、外部
回路からの入力信号ＩＮが、「Ｌ」レベルから「Ｈ」レ
ベルへの遷移を開始させると、ＭＯＳトランジスタ２４
を介して点Ｇに電荷が供給されとともに、キャパシタ２
５により点Ｇの電圧が引き上げられ、さらにダイオード
２６の順方向電流により、点Ｇの電圧は電圧「ＶINT−
Ｖf」へ、急速に上昇する。これにより、ＭＯＳトラン
ジスタ２３のオン抵抗が低下し、ＭＯＳトランジスタ２
３に多くの電流が流れるため、出力信号ＯＵＴの電圧は
高速に低下する。そして、時刻ｔ32において、入力回路
Ｉ２は、出力信号ＯＵＴの電圧を接地電圧へ低下させて
いる。

【０１１８】次に、時刻ｔ33において、外部回路からの
入力信号ＩＮが、「Ｈ」レベルから「Ｌ」レベルへの遷
移を開始させると、ＭＯＳトランジスタ２４を介して点
Ｇから電荷が引き抜かれるとともに、キャパシタ２５に
より点Ｇの電圧が引き下げられて、点Ｇの電圧は急速に
接地電圧へ低下する。このとき、「Ｈ」レベルから
「Ｌ」レベルへの遷移のとき、点Ｇの電圧は、キャパシ
タ２５により、急速に電圧「ＶINT−ＶTN」へ下がり、
その後、ＭＯＳトランジスタ２４がオン状態となること
により、入力信号ＩＮの電圧変化に追従して急速に低下
させられる。

【０１１９】これにより、ＭＯＳトランジスタ２３はオ
フ状態に移行し、ＭＯＳトランジスタ２３に電流が流れ
無くなるため、出力信号ＯＵＴの電圧は急速に上昇す
る。そして、時刻ｔ24において、入力回路Ｉ１は、出力
信号ＯＵＴの電圧を内部電源の電圧ＶINTへ上昇させて
いる。

【０１２０】上述したように、第４の実施形態の入力回
路Ｉ２によれば、入力信号ＩＮが「Ｌ」レベルから
「Ｈ」レベルへの遷移において、第３の実施形態の効果
に加え、ダイオード２６により点Ｇの電圧が電圧「ＶIN
T−Ｖf」へ上昇するため、オフの動作を高速に行うこと
が可能となり、入力信号ＩＮの変化が出力信号ＯＵＴに
反映される遅延時間を減少させることができ、動作速度
を向上させることができる。

【０１２１】上述してきた第１の実施形態の出力回路Ｏ
１，第２の実施形態の出力回路Ｏ２，第３の実施形態の
入力回路Ｉ１及び第４の実施形態の入力回路Ｉ２の各々
の出力回路及び入力回路を組み合わせて、図９の入力回
路１０２と出力回路１０３に代えて用いることにより、
ゲート酸化膜の膜厚が同一なＭＯＳトランジスタにより
半導体集積回路装置を構成することが出来る。また、入
力回路１０２の出力する信号の電圧レベルと、内部回路
が出力回路に出力する信号の電圧レベルとは、必ずしも
一致したものである必要がない。すなわち、内部回路
は、入力回路１０２からの信号の電圧レベルを、昇圧ま
たは降圧し、出力回路１０３に出力する場合もある。

【０１２２】この結果、入力回路及び出力回路のＭＯＳ
トランジスタの膜厚を、内部回路の膜厚と異なった厚さ
に作成する従来の構成の半導体集積回路装置に比べ、製
造工程におけるプロセスの工程数を削減（４プロセス程
度）でき、製造期間が短縮でき、かつ製造コストを削減
でき、チップ価格を低下させることが可能となる。

【０１２３】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。

【０１２４】

【発明の効果】本発明の出力回路によれば、制御信号，
内部信号の変動を第１のキャパシタと第２のキャパシタ
により、それぞれ、第１のＭＯＳトランジスタのゲート
及び第２のＭＯＳトランジスタのゲートに伝達すること
により、第１のＭＯＳトランジスタのゲートに入力され
る電圧と、第２のＭＯＳトランジスタのゲートに入力さ
れる電圧との外部信号に基づく変動（上昇及び下降）を
キャンセルさせることで、第１のＭＯＳトランジスタ及
び第２のＭＯＳトランジスタの動作を安定させ、内部信
号の変化から外部信号の変化までの遅延時間を低減さ
せ、動作速度を向上させることができる効果がある。

【０１２５】また、本発明の入力回路によれば、第３の
ＭＯＳトランジスタ（ＭＯＳトランジスタ２３）のゲー
トの電圧を入力信号の電圧変化にキャパシタで追従させ
ることにより、第３のＭＯＳトランジスタのオン／オフ
の動作を高速に行うことが可能となり、入力信号の変化
が内部信号に反映される遅延時間を減少させることがで
き、動作速度を向上させることができる。

【０１２６】さらに、本発明の出力回路及び入力回路を
用いることにより、ゲート酸化膜の膜厚が同一なＭＯＳ
トランジスタにより半導体集積回路装置を構成すること
が出来き、入力回路及び出力回路のＭＯＳトランジスタ
の膜厚を、内部回路の膜厚と異なった厚さに作成する従
来の構成の半導体集積回路装置に比べ、製造工程におけ
るプロセスの工程数を削減（４プロセス程度）でき、製
造期間が短縮でき、かつ製造コストを削減できるため、
チップ価格を低下させることが可能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態による出力回路の構
成例を示すブロック図である。

【図２】 図１の出力回路の動作例を示すタイミングチ
ャートである。

【図３】 本発明の第２の実施形態による出力回路の構
成例を示すブロック図である。

【図４】 図３の出力回路の動作例を示すタイミングチ
ャートである。

【図５】 本発明の第３の実施形態による入力回路の構
成例を示すブロック図である。

【図６】 図５の入力回路の動作例を示すタイミングチ
ャートである。

【図７】 本発明の第４の実施形態による入力回路の構
成例を示すブロック図である。

【図８】 図７の入力回路の動作例を示すタイミングチ
ャートである。

【図９】 従来の内部電圧を降下する降圧回路を有する
半導体集積回路の構成を示す概念図である。

【図１０】 従来例による入力回路の構成を示すブロッ
ク図である。

【図１１】 従来例による出力回路の構成を示すブロッ
ク図である。

【符号の説明】

１，２，５ａ，５ｂ，２１，２２ ＭＯＳトランジスタ ３，４，５ｅ，５ｆ，２３，２４ ＭＯＳトランジスタ ５ レベルシフタ ５ｃ，５ｄ，２０，２６ ダイオード ５ｇ インバータ ６，１０ 微小電流電源 ７，８，２５ キャパシタ Ｄ1，Ｄ2 キャパシタ Ｏ１，Ｏ２ 出力回路 Ｉ１，Ｉ２ 入力回路

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Claims (14)

【特許請求の範囲】
1. 【請求項１】 第１の電圧を降圧した第２の電圧レベル
   を有する内部信号を、前記第１の電圧レベルに変換して
   出力端子から出力する出力回路であって、 前記内部信号の電圧レベルを前記第１の電圧レベルに変
   換して第１の信号として出力するレベル変換手段と、 各ドレインが前記出力端子に接続され各ゲートに所定の
   電圧の制御信号が入力された第１および第２のＭＯＳト
   ランジスタと、 前記第１の電圧の電源と前記第１のＭＯＳトランジスタ
   のソースとの間に接続されゲートに前記第１の信号が入
   力された第３のＭＯＳトランジスタと、 接地と前記第２のＭＯＳトランジスタのソースとの間に
   接続されゲートに前記内部信号が入力された第４のＭＯ
   Ｓトランジスタとを具備し、 前記第１のＭＯＳトランジスタのゲートと前記第３のＭ
   ＯＳトランジスタのゲートとを第１のキャパシタを介し
   て接続し、 前記第２のＭＯＳトランジスタのゲートと前記第４のＭ
   ＯＳトランジスタのゲートとを第２のキャパシタを介し
   て接続することにより、 前記制御信号のレベル変動を抑制したことを特徴とする
   出力回路。
2. 【請求項２】 第１の電圧を降圧回路で降圧した第２の
   電圧により内部回路が駆動されている半導体集積回路に
   設けられ、内部回路の第２の電圧レベルの内部信号を、
   前記第１の電圧のレベルの外部信号に変換して出力端子
   から出力する出力回路において、 前記出力端子に各々ドレインが接続され、各々のゲート
   に所定の電圧の制御信号が入力された第１のＭＯＳトラ
   ンジスタ及び第２のＭＯＳトランジスタと、 前記第１の電圧の電源にソースが接続され、前記第１の
   ＭＯＳトランジスタのソースにドレインが接続された第
   ３のＭＯＳトランジスタと、 ソースが接地され、前記第２のＭＯＳトランジスタのソ
   ースにドレインが接続され、かつゲートに前記内部信号
   が入力される第４のＭＯＳトランジスタと、 前記内部信号の電圧をレベル変換して、この変換後の内
   部信号を第３のＭＯＳトランジスタのゲートへ出力する
   レベル変換手段と、 前記第１のＭＯＳトランジスタのゲートと前記第３のＭ
   ＯＳトランジスタのゲートとの間に介挿された第１のキ
   ャパシタと、 前記第２のＭＯＳトランジスタのゲートと前記第４のＭ
   ＯＳトランジスタのゲートとの間に介挿された第２のキ
   ャパシタとを具備することを特徴とする出力回路。
3. 【請求項３】 前記第１のキャパシタの容量値が、前記
   第１のＭＯＳトランジスタのゲートとドレインとの寄生
   容量の容量値に合わせて設定され、前記第２のキャパシ
   タの容量値が、前記第２のＭＯＳトランジスタのゲート
   とドレインとの寄生容量の容量値に合わせて設定される
   ことを特徴とする請求項１または請求項２に記載の出力
   回路。
4. 【請求項４】 前記レベル変換手段が、内部信号が接地
   電圧である場合、前記制御信号を前記第１の電圧として
   出力し、内部信号が第２の電圧である場合、前記制御信
   号を、第３のＭＯＳトランジスタのゲートとソース及び
   ドレインとの間の電圧がゲート酸化膜の耐圧以下となる
   電圧として出力することを特徴とする請求項１から請求
   項３のいずれかに記載の出力回路。
5. 【請求項５】 第１の電圧を降圧した第２の電圧レベル
   を有する内部信号を、前記第１の電圧レベルに変換して
   出力端子から出力する出力回路であって、 前記内部信号の電圧レベルを前記第１の電圧レベルに変
   換して第１の信号として出力するレベル変換手段と、 各ドレインが前記出力端子に接続され各ゲートに所定の
   電圧の制御信号が入力された第１および第２のＭＯＳト
   ランジスタと、 前記第１の電圧の電源と前記第１のＭＯＳトランジスタ
   のソースとの間に接続されゲートに前記第１の信号が入
   力された第３のＭＯＳトランジスタと、 接地と前記第２のＭＯＳトランジスタのソースとの間に
   接続されゲートに前記内部信号が入力された第４のＭＯ
   Ｓトランジスタとを具備し、 前記第１のＭＯＳトランジスタのゲートと前記第３のＭ
   ＯＳトランジスタのゲートとを第１のダイオードを介し
   て接続し、 前記第２のＭＯＳトランジスタのゲートと前記第４のＭ
   ＯＳトランジスタのゲートとを第２のダイオードを介し
   て接続することにより、 前記制御信号のレベル変動を抑制したことを特徴とする
   出力回路。
6. 【請求項６】 第１の電圧を降圧回路で降圧した第２の
   電圧により内部回路が駆動されている半導体集積回路に
   設けられ、前記内部回路の前記第２の電圧レベルの内部
   信号を、前記第１の電圧のレベルの外部信号に変換して
   出力端子から出力する出力回路において、 前記出力端子に各々ドレインが接続され、各々のゲート
   に所定の電圧の制御信号が入力された第１のＭＯＳトラ
   ンジスタ及び第２のＭＯＳトランジスタと、 前記第１の電圧の電源にソースが接続され、前記第１の
   ＭＯＳトランジスタのソースにドレインが接続された第
   ３のＭＯＳトランジスタと、 ソースが接地され、前記第２のＭＯＳトランジスタのソ
   ースにドレインが接続され、かつゲートに前記内部信号
   が入力される第４のＭＯＳトランジスタと、 前記内部信号の電圧をレベル変換して第３のＭＯＳトラ
   ンジスタのゲートへ出力するレベル変換手段と、 前記第１のＭＯＳトランジスタのゲートと前記第３のＭ
   ＯＳトランジスタのゲートとの間に介挿された第１のダ
   イオードと、 前記第２のＭＯＳトランジスタのゲートと前記第４のＭ
   ＯＳトランジスタのゲートとの間に介挿された第２のダ
   イオードとを具備することを特徴とする出力回路。
7. 【請求項７】 直列に介挿される前記第１のダイオード
   の数が、前記第３のトランジスタのゲートと前記第１の
   トランジスタのゲートとの間の電位差に合わせて設定さ
   れ、前記第２のダイオードの数が、前記第２のトランジ
   スタのゲートと前記第４のトランジスタのゲートとの間
   の電位差に合わせて設定されることを特徴とする請求項
   ５または請求項６に記載の出力回路。
8. 【請求項８】 前記レベル変換手段が、内部信号が接地
   電圧である場合、前記制御信号を前記第１の電圧として
   出力し、内部信号が第２の電圧である場合、前記制御信
   号を、第３のＭＯＳトランジスタのゲートとソース及び
   ドレインとの間の電圧がゲート酸化膜の耐圧以下となる
   電圧として出力することを特徴とする請求項５から請求
   項７のいずれかに記載の出力回路。
9. 【請求項９】 第１の電圧のレベルを有する外部信号を
   第２の電圧レベルに降圧し、前記第２の電圧のレベルで
   駆動される内部回路の入力端子に入力する入力回路であ
   って、 前記内部回路の入力端子にドレインが接続されゲートが
   接地された第１のＭＯＳトランジスタと、 前記第２の電圧を出力する第１の端子と前記第１のＭＯ
   Ｓトランジスタのソースとの間に接続されゲートに前記
   外部信号を入力された第２のＭＯＳトランジスタと、 前記内部回路の入力端子と接地との間に接続された第３
   のＭＯＳトランジスタと、 前記第３のＭＯＳトランジスタのゲートと前記外部入力
   信号の入力される端子との間に接続され、前記第１の端
   子にゲートが接続された第４のＭＯＳトランジスタとを
   具備し、 前記外部入力信号の入力される端子と前記第３のＭＯＳ
   トランジスタのゲートとをキャパシタを介して接続する
   ことにより、前記第３のＭＯＳトランジスタのゲート入
   力の電圧変動を抑制したことを特徴とする入力回路。
10. 【請求項１０】 第１の電圧を第１の降圧回路で降圧し
    た第２の電圧により内部回路が駆動されている半導体集
    積回路に設けられ、前記第１の電圧のレベルの外部信号
    を、前記第２の電圧のレベルの内部信号に変換して前記
    内部回路の入力端子へ入力する入力回路において、 第２の降圧回路の前記第２の電圧のレベルを出力する第
    １の端子にソースが接続され、ゲートに前記入力端子が
    接続された第１のＭＯＳトランジスタと、 この第１のＭＯＳトランジスタのドレインにソースが接
    続され、ゲートが接地された第２のＭＯＳトランジスタ
    と、 この第２のＭＯＳトランジスタのドレインにドレインが
    接続され、ソースが接地された第３のＭＯＳトランジス
    タと、 この第３のＭＯＳトランジスタのゲートとソースが接続
    され、ゲートに前記第２の電圧が印加され、ドレインが
    入力端子に接続された第４のトランジスタと、 前記第３のＭＯＳトランジスタのゲートと前記入力端子
    との間に介挿されたキャパシタとを具備することを特徴
    とする入力回路。
11. 【請求項１１】 前記第３のＭＯＳトランジスタのゲー
    トと前記入力端子との間に、前記キャパシタと並列に介
    挿されたダイオードを具備することを特徴とする請求項
    ９または請求項１０に記載の入力回路。
12. 【請求項１２】 前記第１の電圧の電源と前記第１の端
    子とがダイオードを介して接続されていることを特徴と
    する請求項９から請求項１１のいずれかに記載の入力回
    路。
13. 【請求項１３】 前記入力端子が第１の電圧に上昇した
    場合に、前記第３のＭＯＳトランジスタのゲートとソー
    ス及びドレインとの間の電圧がゲート酸化膜の耐圧を超
    えない値に、前記キャパシタの容量が設定されているこ
    とを特徴とする請求項９から請求項１２のいずれかに記
    載の入力回路。
14. 【請求項１４】 前記第１の電圧が降圧回路により降圧
    された前記第２の電圧により内部回路が駆動され、請求
    項１から請求項８までの何れかに記載の出力回路と、請
    求項９から請求項１３のいずれかに記載の入力回路とを
    具備することを特徴とする半導体集積回路装置。