KR20020001549A

KR20020001549A - 출력회로와 입력회로 및 반도체 집적회로 장치

Info

Publication number: KR20020001549A
Application number: KR1020010034936A
Authority: KR
Inventors: 타카하시히로유키; 마츠이유우지
Original assignee: 니시가키 코지; 닛뽄덴끼 가부시끼가이샤
Priority date: 2000-06-23
Filing date: 2001-06-20
Publication date: 2002-01-09
Also published as: US20010054886A1; TW546920B; JP2002009608A; US6424206B2; JP4416923B2

Abstract

본 발명은 제조 프로세스를 증가시키지 않고, 입력신호, 출력신호의 지연을 없애고, 입력회로, 출력회로의 신뢰성이 향상된 내부 강압의 반도체회로 장치를 제공하는 것을 목적으로 하며, 이와같은 목적을 위한 수단으로서는, 본 발명의 출력회로는 출력 단자(TO)에 각각 드레인이 접속되고, 각각의 게이트에 소정의 전압이 인가된 MOS 트랜지스터(2) 및 MOS 트랜지스터(3)와, 전압(VEX)의 외부 전원에 소스가 접속되고, MOS 트랜지스터(2)의 소스에 드레인이 접속된 MOS 트랜지스터(1)와, 소스가 접지되고, MOS 트랜지스터(3)의 소스에 드레인이 접속되고, 게다가 게이트에 상기 내부신호가 입력되는 MOS 트랜지스터(4)와, 신호(SA)의 전압을 제어하여 MOS 트랜지스터(1)의 게이트에, 신호(SB)로서 출력하는 레벨 시프터(5)와, MOS 트랜지스터(2)의 게이트와 MOS 트랜지스터(1)의 게이트 사이에 삽입된 커패시터(7)와, MOS 트랜지스터(3)의 게이트와 MOS 트랜지스터(4)의 게이트 사이에 삽입된 커패시터(8)를 구비하고 있다.

Description

출력회로와 입력회로 및 반도체 집적회로 장치{Input circuit, Output circuit, And Semiconductor device}

본 발명은 내부에서 사용하는 전압을 외부 전압으로부터 강압하여 사용하는 내부 강압회로를 갖는 반도체 집적회로 장치에 관한 것이다.

근년, 반도체 집적회로 장치의 집적도를 향상시켜, 하나의 칩에 많은 기능을 탑재시키기 위해, 각 MOS 트랜지스터의 미세화가 진행되고 있다.

또한, 프로세스 장치의 정밀도 향상 때문에, MOS 트랜지스터 구조의 미세화는 용이하게 행하여지게 되어 있다.

그렇지만, MOS 트랜지스터의 구조를 미세화 하여 나가면, 반도체 집적회로를 사용하여 구성하는 회로의 전원 전압, 즉, 반도체 집적회로의 내부 회로에 있어서,외부 전원의 전압이 내부의 MOS 트랜지스터의 열화를 일으키게 된다.

이것은 MOS 트랜지스터의 미세화에 맞추어, MOS 트랜지스터의 동작 전압이 변화하지 않기 때문에, MOS 트랜지스터의 내압을 초과하여 신뢰성을 저하시키기 때문이다.

여기서 MOS 트랜지스터의 동작 전압은 규격(사용자의 사용 조건)으로 설정되는 값 으로서, MOS 트랜지스터의 미세화와 관계 없이 설정된다. 따라서, MOS 트랜지스터가 미세화 되었다고 이 MOS 트랜지스터를 사용하는 반도체장치의 규격이 변하는 즉 규격으로서의 동작 전압이 내려가는 것은 아니다.

이 때문에, 도 9에 도시한 바와 같이, 반도체 집적회로의 내부에, 내부 강압회로(100)를 마련하고, 외부 전원의 전압(VEX)(예를 들면, 3.3V)을, 미세화한 MOS 트랜지스터의 내압을 만족시키는 내부 전압(VINT)(예를 들면, 2.0V)으로 저하시켜, 내부회로(101)에 공급시키는 것이 행해지고 있다.

이로 인해, 반도체 집적회로 장치의 동작에 있어서, 소비 전력을 저하시키는 것도 가능하다.

그렇지만, 상술한 반도체 집적회로 장치에 있어서는 입력회로(102)와 출력회로(103)를 외부 전원의 전압(VEX)에 대응시킬 필요가 있다.

즉, 입력회로(102)의 p채널형의 MOS 트랜지스터(104)는 입력신호(IN)의 전압이 「H」레벨인 때에, 드레인 및 기판과 게이트 사이의 내압이 문제가 되고, 입력신호(IN)의 전압이 「L」레벨인 때에, 소스와 게이트 사이의 내압이 문제가 된다.

또한, 입력회로(102)의 n채널형의 MOS 트랜지스터(105)는 입력신호(IN)의 전압이 「H」레벨인 때에, 소스와 게이트와의 내압이 문제가 되고, 입력신호(IN)가 「L」레벨인 때에, 드레인 및 기판과 게이트와의 내압이 문제가 된다.

마찬가지로, 출력회로(103)의 p채널형의 MOS 트랜지스터(106)는 신호(INO)가 「H」레벨인 경우, 드레인 및 기판과 게이트 사이의 내압이 문제가 되고, 신호(INO)의 전압이 「L」레벨인 때에, 소스와 게이트 사이의 내압이 문제가 된다.

또한, 입력회로(102)의 n채널형의 MOS 트랜지스터(107)는 신호(INO)의 전압이 「H」레벨인 때에, 소스와 게이트와의 내압이 문제가 되고, 신호(INO)가 「L」레벨인 때에, 드레인 및 기판과 게이트와의 내압이 문제가 된다. 여기서, 신호(INO)는 레벨 시프트회로(108)에 의해, 「H」레벨의 전압을, 내부 전압(VINT)에서 외부 전압(VEX)으로 변경하고 있다.

상술한 바와 같이, 입력회로(102) 및 출력회로(103)는 외부회로와의 신호의 입출력 처리를 행하기 때문에, 외부 전원의 전압(VEX)에 대응되어 있을 필요가 있다. 즉, 외부 전원의 전압(VEX)에 견디는 내압의 게이트를 갖는 MOS 트랜지스터로 하기 위해, 이 MOS 트랜지스터 게이트의 게이트 산화막의 막 두께를 외부 전원의 전압(VEX)에 견디는 두께로 할 필요가 있다.

상술한 구성에 의해, 외부 전원의 전압에 견디는 게이트를 갖는 입력회로(102) 및 출력회로(103)를 갖는 반도체 집적회로를 구성하는 것이 가능하다.

그렇지만, 상기 반도체 집적회로의 프로세스에 있어서, 내부회로(101)를 구성하는 얇은 막 두께(4nm 정도)의 게이트 산화막의 MOS 트랜지스터와,입력회로(102)와 출력회로(103)를 구성하는 두꺼운 막 두께(9nm 정도)의 게이트 산화막의 MOS 트랜지스터와의 두 가지의 MOS 트랜지스터를 형성할 필요가 있다.

이 때문에, 막 두께가 다른 게이트 산화막을 2종류 형성할 필요가 있고, 1종류만의 막 두께의 게이트 산화막을 형성하는 제조 프로세스에 비교하여 적어도 4개의 프로세스를 불필요하게 행하여야 하고, 제조 코스트가 증가하여 칩의 가격이 상승되는 결점이 있었다.

이 결점을 해결하기 위해, 입력회로 및 출력회로를 구성하는 MOS 트랜지스터의 게이트 산화막과 내부회로를 구성하는 MOS 트랜지스터의 게이트 산화막의 막 두께를 동일하게 하는 것이 가능한 회로 구성이 제안되고 있다.

즉, 도 10에 도시하는 입력회로는 강압회로(115)에 의해 외부 전압(VEX)을 내부 전압(VINT)으로 저하시켜 입력회로에 공급하고, 이로 인해, 입력신호(IN)의 전압이 「L」레벨인 때의 p채널형의 MOS 트랜지스터(110)의 소스와 게이트와의 내압이 만족된다.

또한, 게이트의 접지된 p채널형의 트랜지스터(112)가 MOS 트랜지스터(110)와 n채널형의 MOS 트랜지스터(113) 사이에 삽입되어 있기 때문에, MOS 트랜지스터(110)의 드레인의 전압이 분압되어 저하되고, 입력신호(IN)의 전압이 「H」레벨인 때에, MOS 트랜지스터(110)의 드레인과 게이트 사이의 내압이 만족된다.

내압이 만족된다는 것은 보통의 사용상태에 있어서, MOS 트랜지스터의 게이트 산화막의 내압 이하의 전압만이, 게이트와 소스 및 드레인 사이에 인가되는 것을 가리키고 있다.

마찬가지로, n채널형의 MOS 트랜지스터(113)의 게이트와 입력 단자(116)(외부의 패드에 접속되어 있다) 사이에는 n채널형의 MOS 트랜지스터(114)가 삽입되어 있다. 이 때문에, MOS 트랜지스터(113)의 게이트에 인가되는 신호의 전압은 입력신호(IN)가 「H」레벨인 때에, 「H」레벨의 전압(외부 전원의 전압(VEX))이 MOS 트랜지스터(114)의 임계값 전압(VTN)에 의해 저하되고, 「VEX-VTN」으로 되어 완화되어 MOS 트랜지스터(113)의 게이트와 소스와의 내압을 만족시킨다.

또한, MOS 트랜지스터(113)의 게이트에 인가되는 신호의 전압은 입력신호(IN)가 「L」레벨인 때에, 「L」레벨의 전압(접지 전압)이 MOS 트랜지스터(114)의 임계값 전압(VTP)에 의해 부상되어 「VTP」이 되어 완화되고, 또한, 강압회로(115)에 의해 드레인에 인가되는 전압이 내부 전압(VINT)으로 변환되어 있기 때문에, MOS 트랜지스터(113)의 게이트와 드레인과의 내압을 만족시킨다.

다음에, 도 11에 도시하는 출력회로는 p채널형의 MOS 트랜지스터(120), p채널형의 MOS 트랜지스터(121), n채널형의 MOS 트랜지스터(122) 및 n채널형의 MOS 트랜지스터(123)가 직렬로 접속되어 구성되고 있다.

MOS 트랜지스터(120)는 소스가 외부 전압(VEX)의 단자에 접속되고 게이트에 레벨 시프터(125)가 출력하는 신호(SB)가 입력되고 드레인에 MOS 트랜지스터(121)의 소스가 접속되어 있다.

MOS 트랜지스터(121)의 게이트에는 기준 전원(126)으로부터 전압(VSP)의 제어신호(SP)가 항상 입력되고, MOS 트랜지스터(122)의 게이트에는 기준 전원(126)으로부터 전압(VSN)의 제어신호(SN)가 항상 입력되고 있다.

여기서 제어신호(SP)의 전압(VSP)은 MOS 트랜지스터(120)가 온상태인 때에, MOS 트랜지스터(121)의 게이트와 소스 및 드레인 사이에 걸리는 전압을 게이트 산화막의 내압 이하로 하게하는 값이며, 또한 MOS 트랜지스터(121)가 온상태가 되는 전압이다.

마찬가지로, 제어신호(SN)의 전압(VSN)은 MOS 트랜지스터(123)가 오프상태인 때에, MOS 트랜지스터(122)의 게이트와 드레인 및 소스 사이에 걸리는 전압을 게이트 산화막의 내압 이하로 하게하는 값이며, 또한 MOS 트랜지스터(122)가 온상태가 되는 전압이다.

또한, MOS 트랜지스터(120)의 게이트에는 레벨 시프터(125)에 의해 신호(SA)의 전압이 변환된 신호(SB)가 입력된다. 여기서 레벨 시프터(125)는 내부회로에서의 내부 전압(VINT)인 「H」레벨의 신호(SA)를 전압(VEX)의 「H」레벨로 변환하여 출력하고, 또한 내부회로에서의 접지 전압인 「L」레벨의 신호(SA)를 전압(VL)의 「L」레벨로 변환하여 출력한다.

이 전압(VL)은 MOS 트랜지스터(120)의 게이트와 드레인 및 소스 사이에 걸리는 전압을 게이트 산화막의 내압 이하로 하게하는 값이며, 또한 MOS 트랜지스터(120)가 온상태가 되는 전압이다.

이로 인해, MOS 트랜지스터(121)와 MOS 트랜지스터(122)가 항상 온상태이며, 신호(SA)가 「H」레벨로 입력되면, 신호(SB)가 「H」레벨이 됨으로써 MOS 트랜지스터(120)가 오프상태가 되고, 신호(SA)가 내부 전압(VINT)인 「H」레벨이 됨으로써 MOS 트랜지스터(123)가 온상태가 되고, 출력회로는 전압이 접지 레벨인 「L」레벨의 출력신호(OUT)를 출력한다.

한편, MOS 트랜지스터(121)와 MOS 트랜지스터(122)가 항상 온상태이며, 신호(SA)가 「L」레벨로 입력되면, 신호(SB)가 전압(VL)이 됨으로써 MOS 트랜지스터(120)가 온상태가 되고, 신호(SA)가 「L」레벨이 됨으로써 MOS 트랜지스터(123)가 오프상태가 되고, 출력회로는 전압이 외부 전압(VEX)인 「H」레벨의 출력신호(OUT)를 출력한다.

그렇지만, 상술한 입력회로에는 MOS 트랜지스터(113)의 게이트와 입력 단자(116) 사이에, 외부로부터의 입력신호(IN)의 전압(VEX)을 완화시키는 MOS 트랜지스터(114)를 삽입한 때문에, MOS 트랜지스터(113)의 게이트에 인가되는 신호의 상승 및 하강이 둔해지고, 또한, MOS 트랜지스터(114)의 임계값 전압에 의해 MOS 트랜지스터(113)의 게이트에 인가되는 신호의 전압이「VINT-VTN」으로 내려가, 내부회로에의 신호(INS)가 지연되고 반도체회로 장치의 동작 속도가 저하한다는 문제가 있다.

즉, 입력신호(IN)가 「L」레벨에서 「H」레벨로의 상승 및 「H」레벨에서 「L」레벨로의 하강이, MOS 트랜지스터(114)의 저항 성분과, MOS 트랜지스터(113)의 게이트 용량으로 결정되는 시정수(時定數)에 의해, MOS 트랜지스터(113)의 게이트에 입력되는 신호의 신호 레벨의 변화가 지연된다.

다음에, 상술한 출력회로에는 출력신호(OUT)의 전압 레벨이 「L」레벨에서「H」레벨로 천이하는 경우, MOS 트랜지스터(121)의 드레인 및 소스의 전압이 급격히 상승함에 의해, MOS 트랜지스터(121)에 있어서의 게이트와 소스와의 기생 용량에 의해, 게이트의 전위가 드레인 및 소스의 전압 상승의 변동에 따라 제어신호(SP)의 전압(VSP)이 상승하고, MOS 트랜지스터(121)가 오프상태가 되고, 출력신호(OUT)의 「L」레벨에서 「H」로의 상승이 지연된다는 문제가 있다.

이 게이트와 소스와의 기생 용량은 MOS 트랜지스터에 있어서, 소스 및 게이트 전극의 오버랩 부분의 용량 성분과, 소스 및 게이트 전극 측면 사이의 용량 성분을 가리키고 있다.

또한, 상술한 출력회로에는 출력신호(OUT)의 전압 레벨이 「H」레벨에서 「L」레벨로 천이하는 경우, MOS 트랜지스터(122)의 드레인 전압이 하강함에 의해, MOS 트랜지스터(122)에 있어서의 게이트와 드레인과의 기생 용량에 의해 제어신호(SN)의 전압(VSN)이 저하하고, MOS 트랜지스터(122)가 오프상태가 되고, 출력신호(OUT)의 「H」레벨에서 「L」로의 상승이 지연된다고 하는 문제가 있다.

또한, 상술한 출력회로에서의 전압(VSP) 및 전압(VSN)의 변동을 방지하기 위해, 기준 전원(126)에 있어서의 제어신호(SP) 및 제어신호(SN)의 구동 능력을 증가시키는 것이 고려되지만, 이 방법에는 기준 전원(126)의 소비 전력을 대폭 증가시켜 버린다는 결점이 있다.

본 발명은 이러한 배경을 근거로하여 이루어진 것으로서, 제조 공정의 프로세스 수를 증가시키지 않고, 입력신호 및 출력신호에 있어서의 신호 지연을 없애고, 또한 입력회로 및 출력회로의 신뢰성이 향상된 내부 강압의 반도체회로 장치를 제공한다.

제 1항에 기재된 발명은 제 1 전압을 강압한 제 2 전압 레벨을 갖는 내부신호를 상기 제 1 전압 레벨로 변환하여 출력 단자로부터 출력하는 출력회로로서, 상기 내부신호의 전압 레벨을 상기 제 1 전압 레벨로 변환하여 제 1 신호로서 출력하는 레벨 변환수단과, 각 드레인이 상기 출력 단자에 접속되고 각 게이트에 소정 전압의 제어신호가 입력된 제 1 및 제 2 MOS 트랜지스터와, 상기 제 1 전압의 전원과 상기 제 1 MOS 트랜지스터의 소스 사이에 접속되고 게이트에 상기 제 1 신호가 입력된 제 3 MOS 트랜지스터와, 접지와 상기 제 2 MOS 트랜지스터의 소스 사이에 접속되고 게이트에 상기 내부신호가 입력된 제 4 MOS 트랜지스터를 구비하고, 상기 제 1 MOS 트랜지스터의 게이트와 상기 제 3 MOS 트랜지스터의 게이트를 제 1 커패시터를 통하여 접속하고, 상기 제 2 MOS 트랜지스터의 게이트와 상기 제 4 MOS 트랜지스터의 게이트를 제 2 커패시터를 통하여 접속함에 의해, 상기 제어신호의 레벨 변동을 억제한 것을 특징으로 한다.

제 2항에 기재된 발명은 출력회로에서, 제 1 전압을 강압회로로 강압한 제 2 전압에 의해 내부회로가 구동되고 있는 반도체 집적회로에 마련되고, 내부회로의 제 2 전압 레벨의 내부신호를 상기 제 1 전압 레벨의 외부신호로 변환하여 출력 단자로부터 출력하는 출력회로에 있어서, 상기 출력 단자에 각각 드레인이 접속되고 각각의 게이트에 소정 전압의 제어신호가 입력된 제 1 MOS 트랜지스터 및 제 2 MOS트랜지스터와, 상기 제 1 전압의 전원에 소스가 접속되고 상기 제 1 MOS 트랜지스터의 소스에 드레인이 접속된 제 3 MOS 트랜지스터와, 소스가 접지되고 상기 제 2 MOS 트랜지스터의 소스에 드레인이 접속되고 또한 게이트에 상기 내부신호가 입력되는 제 4 MOS 트랜지스터와, 상기 내부신호의 전압을 레벨 변환하고 이 변환 후의 내부신호를 제 3 MOS 트랜지스터의 게이트에 출력하는 레벨 변환수단과, 상기 제 1 MOS 트랜지스터의 게이트와 상기 제 3 MOS 트랜지스터의 게이트 사이에 삽입된 제 1 커패시터와, 상기 제 2 MOS 트랜지스터의 게이트와 상기 제 4 MOS 트랜지스터의 게이트 사이에 삽입된 제 2 커패시터를 구비하는 것을 특징으로 한다.

제 3항에 기재된 발명은 제 1항 또는 제 2항에 기재된 출력회로에 있어서, 상기 제 1 커패시터의 용량치가 상기 제 1 MOS 트랜지스터의 게이트와 드레인과의 기생 용량의 용량치에 맞추어 설정되고, 상기 제 2 커패시터의 용량치가 상기 제 2 MOS 트랜지스터의 게이트와 드레인과의 기생 용량의 용량치에 맞추어 설정되는 것을 특징으로 한다.

제 4항에 기재된 발명은 제 1항 또는 제 2항에 기재된 출력회로에 있어서, 상기 레벨 변환수단이, 내부신호가 접지 전압인 경우, 상기 제어신호를 상기 제 1 전압으로서 출력하고, 내부신호가 제 2 전압인 경우, 상기 제어신호를 제 3 MOS 트랜지스터의 게이트와 소스 및 드레인 사이의 전압이 게이트 산화막의 내압 이하가 되는 전압으로서 출력하는 것을 특징으로 한다.

제 5항 기재된 발명은 제 1 전압을 강압한 제 2 전압 레벨을 갖는 내부신호를 상기 제 1 전압 레벨로 변환하여 출력 단자로부터 출력하는 출력회로로서, 상기내부신호의 전압 레벨을 상기 제 1 전압 레벨로 변환하여 제 1 신호로서 출력하는 레벨 변환수단과, 각 드레인이 상기 출력 단자에 접속되고 각 게이트에 소정 전압의 제어신호가 입력된 제 1 및 제 2 MOS 트랜지스터와, 상기 제 1 전압의 전원과 상기 제 1 MOS 트랜지스터의 소스 사이에 접속되고 게이트에 상기 제 1 신호가 입력된 제 3 MOS 트랜지스터와, 접지와 상기 제 2 MOS 트랜지스터의 소스 사이에 접속되고 게이트에 상기 내부신호가 입력된 제 4 MOS 트랜지스터를 구비하고, 상기 제 1 MOS 트랜지스터의 게이트와 상기 제 3 MOS 트랜지스터의 게이트를 제 1 다이오드를 통하여 접속하고, 상기 제 2 MOS 트랜지스터의 게이트와 상기 제 4 MOS 트랜지스터의 게이트를 제 2 다이오드를 통하여 접속함에 의해, 상기 제어신호의 레벨 변동을 억제한 것을 특징으로 한다.

제 6항에 기재된 발명은 출력회로에서, 제 1 전압을 강압회로로 강압한 제 2 전압에 의해 내부회로가 구동되고 있는 반도체 집적회로에 마련되고, 상기 내부회로의 상기 제 2 전압 레벨의 내부신호를 상기 제 1 전압 레벨의 외부신호로 변환하여 출력 단자로부터 출력하는 출력회로에 있어서, 상기 출력 단자에 각각 드레인이 접속되고 각각의 게이트에 소정 전압의 제어신호가 입력된 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터와, 상기 제 1 전압의 전원에 소스가 접속되고 상기 제 1 MOS 트랜지스터의 소스에 드레인이 접속된 제 3 MOS 트랜지스터와, 소스가 접지되고 상기 제 2 MOS 트랜지스터의 소스에 드레인이 접속되고 또한 게이트에 상기 내부신호가 입력되는 제 4 MOS 트랜지스터와, 상기 내부신호의 전압을 레벨 변환하여 제 3 MOS 트랜지스터의 게이트에 출력하는 레벨 변환수단과, 상기 제 1 MOS 트랜지스터의 게이트와 상기 제 3 MOS 트랜지스터의 게이트 사이에 삽입된 제 1 다이오드와, 상기 제 2 MOS 트랜지스터의 게이트와 상기 제 4 MOS 트랜지스터의 게이트 사이에 삽입된 제 2 다이오드를 구비하는 것을 특징으로 한다.

제 7항에 기재된 발명은 제 5항 또는 제 6항에 기재된 출력회로에 있어서, 직렬로 삽입되는 상기 제 1 다이오드의 수가 상기 제 3 트랜지스터의 게이트와 상기 제 1 트랜지스터의 게이트 사이의 전위차에 맞추어 설정되고, 상기 제 2 다이오드의 수가 상기 제 2 트랜지스터의 게이트와 상기 제 4 트랜지스터의 게이트 사이의 전위차에 맞추어 설정되는 것을 특징으로 한다.

제 8항에 기재된 발명은 제 5항 또는 제 6항에 기재된 출력회로에 있어서, 상기 레벨 변환수단이, 내부신호가 접지 전압인 경우, 상기 제어신호를 상기 제 1 전압으로서 출력하고, 내부신호가 제 2 전압인 경우, 상기 제어신호를 제 3 MOS 트랜지스터의 게이트와 소스 및 드레인 사이의 전압이 게이트 산화막의 내압 이하가 되는 전압으로서 출력하는 것을 특징으로 한다.

제 9항에 기재된 발명은 제 1 전압의 레벨을 갖는 외부신호를 제 2 전압 레벨로 강압하고 상기 제 2 전압의 레벨에서 구동되는 내부회로의 입력 단자에 입력하는 입력회로로서, 상기 내부회로의 입력 단자에 드레인이 접속되고 게이트가 접지된 제 1 MOS 트랜지스터와, 상기 제 2 전압을 출력하는 제 1 단자와 상기 제 1 MOS 트랜지스터의 소스 사이에 접속되고 게이트에 상기 외부신호가 입력된 제 2 MOS 트랜지스터와, 상기 내부회로의 입력 단자와 접지 사이에 접속된 제 3 MOS 트랜지스터와, 상기 제 3 MOS 트랜지스터의 게이트와 상기 외부 입력신호가 입력되는단자 사이에 접속되고 상기 제 1 단자에 게이트가 접속된 제 4 MOS 트랜지스터를 구비하고, 상기 외부 입력신호가 입력되는 단자와 상기 제 3 MOS 트랜지스터의 게이트를 커패시터를 통하여 접속함에 의해, 상기 제 3 MOS 트랜지스터의 게이트 입력의 전압 변동을 억제한 것을 특징으로 한다.

제 10항에 기재된 발명은 제 1 전압을 제 1 강압회로로 강압한 제 2 전압에 의해 내부회로가 구동되고 있는 반도체 집적회로에 마련되고, 상기 제 1 전압 레벨의 외부신호를 상기 제 2 전압 레벨의 내부신호로 변환하여 상기 내부회로의 입력 단자에 입력하는 제 1항에 기재된 입력회로에 있어서, 제 2 강압회로의 상기 제 2 전압의 레벨을 출력하는 제 1 단자에 소스가 접속되고 게이트에 상기 입력 단자가 접속된 제 1 MOS 트랜지스터와, 이 제 1 MOS 트랜지스터의 드레인에 소스가 접속되고 게이트가 접지된 제 2 MOS 트랜지스터와, 이 제 2 MOS 트랜지스터의 드레인에 드레인이 접속되고 소스가 접지된 제 3 MOS 트랜지스터와, 이 제 3 MOS 트랜지스터의 게이트와 소스가 접속되고 게이트에 상기 제 2 전압이 인가되고 드레인이 입력 단자에 접속된 제 4 트랜지스터와, 상기 제 3 MOS 트랜지스터의 게이트와 상기 입력 단자 사이에 삽입된 커패시터를 구비하는 것을 특징으로 한다.

제 11항에 기재된 발명은 제 9항 또는 제 10항에 기재된 입력회로에 있어서, 상기 제 3 MOS 트랜지스터의 게이트와 상기 입력 단자 사이에 상기 커패시터와 병렬로 삽입된 다이오드를 구비하는 것을 특징으로 한다.

제 12항에 기재된 발명은 제 9항 또는 제 10항에 기재된 입력회로에 있어서, 상기 제 1 전압의 전원과 상기 제 1 단자가 다이오드를 통하여 접속되어 있는 것을특징으로 한다.

제 13항 기재된 발명은 제 9항 또는 제 10항에 기재된 입력회로에 있어서, 상기 입력 단자가 제 1 전압으로 상승한 경우에, 상기 제 3 MOS 트랜지스터의 게이트와 소스 및 드레인 사이의 전압이 게이트 산화막의 내압을 넘지 않는 값으로 상기 커패시터의 용량이 설정되어 있는 것을 특징으로 한다.

제 14항에 기재된 발명은 반도체 집적회로 장치에 있어서, 상기 제 1 전압이 강압회로에 의해 강압된 상기 제 2 전압에 의해 내부회로가 구동되고, 제 1항 내지 제 8항중 어느 한 항에 기재된 출력회로와, 제 9항 내지 제 13항중 어느 한 항에 기재된 입력회로를 구비하는 것을 특징으로 한다.

도 1은 본 발명의 제 1 실시형태에 의한 출력회로의 구성예를 도시하는 블록도.

도 2는 도 1의 출력회로의 동작 예를 도시하는 타이밍챠트.

도 3은 본 발명의 제 2 실시형태에 의한 출력회로의 구성예를 도시하는 블록도.

도 4는 도 3의 출력회로의 동작 예를 도시하는 타이밍챠트.

도 5는 본 발명의 제 3 실시형태에 의한 입력회로의 구성예를 도시하는 블록도.

도 6은 도 5의 입력회로의 동작 예를 도시하는 타이밍챠트.

도 7은 본 발명의 제 4 실시형태에 의한 입력회로의 구성예를 도시하는 블록도.

도 8은 도 7의 입력회로의 동작 예를 도시하는 타이밍챠트.

도 9는 종래의 내부 전압을 강하하는 강압회로를 갖는 반도체 집적회로의 구성을 도시하는 개념도.

도 10은 종래 예에 의한 입력회로의 구성을 도시하는 블록도.

도 11은 종래 예에 의한 출력회로의 구성을 도시하는 블록도.

(도면의 주요 부분에 대한 부호의 설명)

1, 2, 3, 4, 5a, 5b, 5e, 5f, 21 내지 24 : MOS 트랜지스터

5 : 레벨 시프터 5c, 5d, 20, 26 : 다이오드

5g : 인버터 6, 10 : 미소전류 전원

7, 8, 25 : 커패시터 D1, D2 : 커패시터

O1, O2 : 출력회로 I1, I2 : 입력회로

이하, 도면을 참조하여 본 발명의 실시형태에 관해 설명한다.

<제 1 실시형태>

도 1은 본 발명의 제 1 실시형태에 의한 출력회로의 구성을 도시하는 블록도이다. 이 출력회로(O1)는 도 9에 도시하는 반도체 집적회로에 있어서의 출력회로(103) 대신에 이용된다. 이 반도체 집적회로에는 외부 단자에 의해 외부 전원의 전압(VEX)이 공급되고, 내부 강압회로(100)에 의해 이 전압(VEX)을 내부회로에 공급하는 내부 전압(VINT)으로 변환하여, 내부회로(101)에 구동 전압으로서 공급하고 있다.

상기 도 1에 있어서, 출력회로(O1)는 p채널형의 MOS 트랜지스터(1), p채널형의 MOS 트랜지스터(2), n채널형의 MOS 트랜지스터(3) 및 n채널형의 MOS 트랜지스터(4)가 직렬로 접속되어 구성되고 있다. 이들의 MOS 트랜지스터의 게이트 산화막은 내부회로(101)를 구성하고 있는 MOS 트랜지스터의 게이트 산화막과 동일한 두께로 형성되어 있다.

즉, 내부회로(101)의 MOS 트랜지스터는 미세화의 스케일링측에 대응한 두께의 게이트 산화막에 의해 형성되어 있다. 그리고, 내부 강압회로(100)는 이 내부회로(101)의 MOS 트랜지스터의 게이트 산화막의 내압을 만족시키는 내부 전압(VINT)으로 외부 전압(VEX)을 강압시키고 있다. MOS 트랜지스터(1)는 소스가 전압(VEX)의 외부 전원의 단자에 접속되고 게이트에 레벨 시프터(5)가 출력하는 신호(SB)가 입력되고 드레인에 MOS 트랜지스터(2)의 소스가 접속되어 있다.

MOS 트랜지스터(2)는 드레인이 MOS 트랜지스터(3)의 드레인과 접속되어 있다. 이 MOS 트랜지스터(2)의 드레인과 MOS 트랜지스터(3)의 드레인과의 접속점이 외부 단자(TO)에 접속되어 있다. 그리고, 출력회로(O1)는 내부신호(SA)의 전압을 변환하여 외부 단자(TO)에서 신호(DOUT)으로서 출력한다. MOS 트랜지스터(2)의 게이트에는 미소전류 전원(6)으로부터 전압(VRP)의 제어신호(RP)가 항상 입력되고, MOS 트랜지스터(3)의 게이트에는 미소전류 전원(6)으로부터 전압(VRN)의 제어신호(RN)가 항상 입력되고 있다. MOS 트랜지스터(4)는 드레인이 MOS 트랜지스터(3)의 소스와 접속되고 게이트에 신호(SA)가 입력되고 소스가 접지되어 있다.

여기서, 제어신호(RP)의 전압(VRP)은 MOS 트랜지스터(1)가 온상태인 때에, MOS 트랜지스터(2)의 게이트와 소스 및 드레인 사이에 걸리는 전압을 MOS 트랜지스터(2)의 게이트 산화막의 내압 이하로 하게하는 값이며, 또한 MOS 트랜지스터(2)가 온상태가 되는 전압이다.

여기에서의 내압이란, 게이트 산화막의 막 두께에 응해서 결정되는 게이트 산화막의 신뢰성을 유지하기 위해 허용되는 상한의 전압을 의미하고 있다.

마찬가지로, 제어신호(RN)의 전압(VRN)은 MOS 트랜지스터(4)가 오프상태인 때에, MOS 트랜지스터(3)의 게이트와 드레인 및 소스 사이에 걸리는 전압을 MOS 트랜지스터(3)의 게이트 산화막의 내압 이하로 하게하는 값이며, 또한 MOS 트랜지스터(3)가 온상태가 되는 전압이다.

레벨 시프터(5)는 직렬로 접속된 p채널형의 MOS 트랜지스터(5a), 다이오드(5c) 및 n채널형의 MOS 트랜지스터(5e)와, 마찬가지로, 직렬로 접속된 p채널형의 MOS 트랜지스터(5b), 다이오드(5d) 및 n채널형의 MOS 트랜지스터(5f)와 신호(SA)의 레벨을 반전시키는 인버터(5g)로서 구성되고 있다.

즉, MOS 트랜지스터(5a)는 소스가 전압(VEX)의 외부 전원의 단자에 접속되고 게이트가 MOS 트랜지스터(5b)의 드레인에 접속되고 소스가 다이오드(5c)의 애노드에 접속되어 있다.

다이오드(5c)는 신호(SB)의 「L」레벨을 전압(VL)으로 하기 위해 삽입되어 있고, 캐소드가 MOS 트랜지스터(5e)의 드레인에 접속되어 있다.

MOS 트랜지스터(5e)는 게이트가 인버터(5g)의 출력 단자에 접속되어 있기 때문에 게이트에 신호(SA)의 레벨이 반전된 신호가 입력되고, 소스가 접지되어 있다.

MOS 트랜지스터(5b)는 소스가 전압(VEX)의 외부 전원의 단자에 접속되고 게이트가 MOS 트랜지스터(5a)의 드레인에 접속되고, 소스가 다이오드(5d)의 애노드에 접속되어 있다.

다이오드(5d)는 신호(SC)의 「L」레벨을 전압(VL)로 하기 위해 삽입되어 있고, 캐소드가 MOS 트랜지스터(5f)의 드레인에 접속되어 있다.

MOS 트랜지스터(5f)는 게이트에 신호(SA)가 입력되고 소스가 접지되어 있다.

상술한 구성에 의해, 레벨 시프터(5)는 내부회로(101)로부터의 내부 전압(VINT)인 「H」레벨의 신호(SA)를 전압(VEX)의 「H」레벨의 신호(SB)로 변환하여 출력한다.

즉, 신호(SA)가 「H」레벨이 됨으로써, MOS 트랜지스터(5f)가 온상태가 되고 신호(SC)가 전압(VL)으로 되고 MOS 트랜지스터(5a)가 온상태가 되고 MOS 트랜지스터(5e)가 오프상태가 된다.

그리고, 신호(SB)가 전압(VEX)의 「H」레벨이 되고 MOS 트랜지스터(5b)가 오프상태가 된다.

이로 인해, 레벨 시프터(5)는 신호(SB)를 전압(VEX)의 「H」레벨로서 출력한다.

또한, 레벨 시프터(5)는 내부회로(101)로부터의 접지 전압인 「L」레벨의 신호(SA)를 전압(VL)의 「L」레벨의 신호(SB)로 변환하여 출력한다.

즉, 신호(SA)가 「L」레벨이 됨으로써, MOS 트랜지스터(5f)가 오프상태가 되고 MOS 트랜지스터(5e)가 온상태가 됨으로써, 신호(SB)가 전압(VL)으로 되고 MOS 트랜지스터(5b)가 온상태가 된다.

그리고, 신호(SC)가 전압(VEX)의 「H」레벨이 되고, MOS 트랜지스터(5a)가 오프상태가 된다.

이로 인해, 레벨 시프터(5)는 신호(SB)를 전압(VL)의 「L」레벨로서 출력한다.

상기 전압(VL)은 MOS 트랜지스터(1)의 게이트와 드레인 및 소스 사이에 걸리는 전압을 게이트 산화막의 내압 이하로 하게하는 값이며, 또한 MOS 트랜지스터(1)가 온상태가 되는 전압이다.

이로 인해, MOS 트랜지스터(2)와 MOS 트랜지스터(3)가 항상 온상태이며 신호(SA)가 「L」레벨로 입력됨에 의해 MOS 트랜지스터(4)가 오프상태가 되고, 또한, 신호(SB)가 전압(VL)으로 입력됨에 의해 MOS 트랜지스터(1)가 온상태가 되고 출력회로(O1)는 신호(SA)가 「L」레벨이 됨으로써 외부 전원의 전압(VEX)인 「H」레벨의 출력신호(OUT)를 출력한다.

한편, MOS 트랜지스터(2)와 MOS 트랜지스터(3)가 항상 온상태이며, 신호(SA)가 내부 전원의 전압(VINT)인 「H」레벨로 입력되면, 신호(SB)가 외부 전원의 전압(VEX)인 「H」레벨이 되고 MOS 트랜지스터(1)가 오프상태가 되고, 또한 신호(SA)가 「H」레벨로 입력됨에 의해 MOS 트랜지스터(4)가 온상태가 되고 출력회로(O1)는 전압이 접지 레벨인 「L」레벨의 출력신호(OUT)를 출력한다.

커패시터(Cp)는 MOS 트랜지스터(1)의 게이트와 MOS 트랜지스터(2)의 게이트 사이에 삽입되어 있다.

또한, 커패시터(Cp)는 출력신호(DOUT)의 전압이 「L」레벨에서 「H」레벨로천이할 때, MOS 트랜지스터(2)의 게이트와 드레인과의 기생 용량에 의해 출력신호(DOUT)가 상승하는 변동에 따라 MOS 트랜지스터(2)의 게이트에 인가되는 전압(VRP)이 상승하는 효과를 신호(SB)가 「L」레벨로 천이할 때의 전위의 하강의 변동에 따라 게이트에 인가되는 전압(VRP)을 하강시키는 효과에 의해 캔슬함으로써, 전압(VRP)의 변동을 억제한다.

커패시터(Cn)는 MOS 트랜지스터(3)의 게이트와 MOS 트랜지스터(4)의 게이트 사이에 삽입되어 있다.

또한, 커패시터(Cn)는 출력신호(DOUT)의 전압이 「H」레벨에서 「L」레벨로 천이할 때, MOS 트랜지스터(3)의 게이트와 드레인과의 기생 용량에 의해, 출력신호(DOUT)가 하강하는 변동에 따라 MOS 트랜지스터(3)의 게이트에 인가되는 전압(VRN)이 하강하는 효과를 신호(SA)가 「H」레벨로 천이할 때의 전위의 상승의 변동에 따라 게이트에 인가되는 전압(VRN)을 상승시키는 효과에 의해 캔슬함으로써, 전압 Vm의 변동을 억제한다.

이 때, 커패시터(Cp)의 용량치는 MOS 트랜지스터(2)의 게이트와 드레인과의 기생 용량의 용량치에 맞추어 작성되어 있고, 커패시터(Cn)의 용량치는 MOS 트랜지스터(3)의 게이트와 드레인과의 기생 용량의 용량치에 맞추어 작성되어 있다.

또한, 이 커패시터(Cp) 및 커패시터(Cn)는 각각 대응하는 MOS 트랜지스터(2) 및 MOS 트랜지스터(3)의 특성을 합쳐 넣기 때문에, 각각 같은 형상의 MOS 트랜지스터를 사용하여 형성한다.

다음에, 도 1 및 도 2를 참조하여, 1실시형태의 동작을 설명한다. 도 2는 도1의 동작 예를 설명하는 타이밍챠트이다.

시각 t1에 있어서, 내부회로(101)가 신호(SA)를 「L」레벨에서 「H」레벨로의 천이를 시작시키면, 신호(SA)의 전압의 상승에 따라, 신호(SB)의 전압이 전압(VL)에서부터 상승을 시작한다.

그리고, 신호(SA)의 전압 및 신호(SB)의 전압이 서서히 상승하기 때문에, MOS 트랜지스터(4)가 온상태로 이행하고, MOS 트랜지스터(1)가 오프상태로 이행하는 과정에서, 출력신호(DOUT)의 전압 레벨이 전압(VEX)에서부터 서서히 하강하여 간다

상기 도 2에 출력신호(DOUT)가 실선과 파선의 2개의 선으로 도시되어 있는데, 실선이 도 1에 도시하는 본 발명의 제 1 실시형태에 의한 출력회로(O1)의 동작을 도시한 선이며, 파선이 도 11에 도시하는 종래 예의 출력회로의 동작을 도시한 선이다.

도 2로부터 알 수 있는 바와 같이, 종래 예의 출력회로에 있어서, MOS 트랜지스터(3)의 소스 및 드레인 전압이 변화되는데 따라 MOS 트랜지스터(3)의 드레인 전압이 저하하면 MOS 트랜지스터(3)의 드레인과 게이트 사이의 기생 용량에 의해 제어신호(SN)의 전압(VSN)이 저하하고 있다.

또한, 종래 예의 출력회로에 있어서, MOS 트랜지스터(2)의 소스 및 드레인 전압이 변화되는데 따라 MOS 트랜지스터(2)의 드레인 전압이 저하하면 MOS 트랜지스터(2)의 드레인과 게이트와의 기생 용량에 의해 제어신호(SP)의 전압(VSP)이 저하하고 있다.

그리고, 제어신호(SN)의 전압(VSN) 및 제어신호(SP)의 전압(VSP)이 저하함에 의해, MOS 트랜지스터(3)의 온 저항이 증가하고 MOS 트랜지스터(2)의 온 저항이 감소하기 때문에, 출력신호(DOUT)의 전압이 저하하는 속도가 늦고, 즉, 신호(SA)가 「L」레벨에서 「H」레벨로의 천이로부터, 출력신호(DOUT)의 「H」레벨에서 「L」레벨로의 변화의 지연이 증가한다.

한편, 제 1 실시형태에 의한 출력회로(O1)에 있어서, 커패시터(Cp)의 일단에 입력되는 신호(SA)의 전압이 상승하는데 따라 다른 단에 접속되어 있는 배선 신호(RP)의 전압(VRP)을 상승시키려고 한다.

이 때문에, 제 1 실시형태의 출력회로(O1)는 출력신호(DOUT)의 전압의 하강에 의해 MOS 트랜지스터(2)의 소스 및 드레인 전압의 저하, 즉, MOS 트랜지스터(2)의 기생 용량의 일단인 드레인의 전압의 저하에 따른 이 기생 용량의 타단인 게이트에 인가되고 있는 제어신호(RP) 전압(VRP)의 저하를 상술한 커패시터(Cp)의 전압(VRP)을 상승시키려고 하는 효과에 의해 캔슬할 수 있다.

마찬가지로, 제 1 실시형태에 의한 출력회로(O1)에 있어서, 커패시터(Cn)의 일단에 입력되는 신호(SB)의 전압이 상승하는데 따라, 타단에 접속되어 있는 배선의 신호(RN)의 전압(VRN)을 상승시키려고 한다.

이 때문에, 제 1 실시형태의 출력회로(O1)는 출력신호(DOUT)의 전압의 하강에 의해 MOS 트랜지스터(3)의 소스 및 드레인 전압의 저하, 즉, MOS 트랜지스터(3)의 기생 용량의 일단인 드레인의 전압의 저하에 따른 이 기생 용량의 타단인 게이트에 인가되고 있는 제어신호(RN)의 전압(VRN)의 저하를 상술한 커패시터(Cn)의 전압(VRN)을 상승시키려고 하는 효과에 의해 캔슬할 수 있다.

다음에, 시각 t2에 있어서, 제 1 실시형태에 의한 출력회로(O1)에 의한 출력신호(DOUT)는 접지 전위까지 저하한다.

한편, 종래의 출력회로에 의한 출력신호(DOUT)에 있어서서, 제어신호(SN)의 전압(VSN) 및 제어신호(SP)의 전압(VSP)이 저하함에 의해, MOS 트랜지스터(3)의 온 저항이 증가하고 MOS 트랜지스터(2)의 온 저항이 감소하고 있기 때문에, 출력신호(DOUT)의 「H」레벨로부터 「L」레벨로의 천이에 있어서의 지연 시간이 길게 되고, 출력신호(DOUT)의 전압은 접지 전위까지 저하되어 있지않다.

이와 같이, 커패시터(Cp) 및 커패시터(Cn)에 의해, 신호(SB) 및 신호(SA)의 전압 상승의 변동을, 각각 제어신호(RP)의 배선 및 제어신호(RN)의 배선에 전달함에 의해, 제어신호(RP)의 전압(VRP), 제어신호(RN)의 전압(VRN)의 출력(DOUT)의 변동에 의거하는 저하를 캔슬 또는 반대로 상승시킴으로써 신호(SA)의 변화로부터 출력신호(DOUT)가 변화되기 까지의 지연시간을 저감시켜 동작 속도를 향상할 수 있다.

여기서, 제어신호(RP)의 전압(VRP), 제어신호(RN)의 전압(VRN)이 소정 전압의 값보다도 상승한 경우에도, MOS 트랜지스터(M2)의 온 저항이 증가하고 MOS 트랜지스터(3)의 온 저항이 감소하기 때문에, 출력신호(DOUT)의 전압을 접지 전위에 저하시키기 위해서는 출력신호(DOUT)의 전압의 저하하는 효율이 상승하기 때문에 형편이 좋게된다.

다음에, 시각 t3에 있어서, 내부회로(101)가 신호(SA)를 「H」레벨에서 「L」레벨로의 천이를 시작시키면, 신호(SA)의 전압의 하강에 따라 신호(SB)의 전압이 전압(VEX)에서부터 하강을 시작한다.

그리고, 신호(SA)의 전압 및 신호(SB)의 전압이 서서히 하강하기 때문에, MOS 트랜지스터(4)가 오프상태로 이행하고, MOS 트랜지스터(1)가 온상태로 이행하는 과정에서, 출력신호(DOUT)의 전압 레벨이 접지 전위로부터 서서히 상승하여 간다

도 2로부터 알 수 있는 바와 같이, 종래 예의 출력회로에서, MOS 트랜지스터(3)의 소스 및 드레인 전압이 변화되는데 따라 MOS 트랜지스터(3)의 드레인 전압이 상승하면, MOS 트랜지스터(3)의 드레인과 게이트 사이의 기생 용량에 의해 게이트에 인가되는 제어신호(RN)의 전압(VRN)이 상승하고 있다.

또한, 종래 예의 출력회로에서, MOS 트랜지스터(2)의 소스 및 드레인 전압이 변화되는데 따라 MOS 트랜지스터(2)의 드레인 전압이 상승하면, MOS 트랜지스터(2)의 드레인과 게이트 사이의 기생 용량에 의해 MOS 트랜지스터(2)의 게이트에 인가되고 있는 제어신호(RP)의 전압(VRP)이 상승하고 있다.

그리고, 제어신호(SN)의 전압(VSN) 및 제어신호(SP)의 전압(VSP)이 상승함에 의해, MOS 트랜지스터(3)의 온 저항이 감소하고 MOS 트랜지스터(2)의 온 저항이 증가하기 때문에 출력신호(DOUT)의 전압이 상승하는 속도가 느리고, 즉, 신호(SA)가 「H」레벨에서 「L」레벨에의 천이로부터 출력신호(DOUT)의 「L」레벨에서 「H」레벨로의 변화의 지연이 증가한다.

한편, 제 1 실시형태에 의한 출력회로(O1)에 있어서, 커패시터(Cp)의 일단에입력되는 신호(SA)의 전압이 하강하는데 따라 타단에 접속되어 있는 배선의 신호(RP)의 전압(VRP)을 하강시키려고 한다.

이 때문에, 제 1 실시형태의 출력회로(O1)는 출력신호(DOUT)의 전압의 상승에 의해, MOS 트랜지스터(2)의 소스 및 드레인 전압의 저하, 즉, MOS 트랜지스터(2)의 드레인 전압의 상승에 따른 MOS 트랜지스터(2)의 드레인과 게이트 사이의 기생 용량에 의해 게이트에 인가되고 있는 제어신호(RP)의 전압(VRP)의 상승을 상술한 커패시터(Cp)의 전압(VRP)을 하강시키려 하는 효과에 의해 캔슬할 수 있다.

마찬가지로, 제 1 실시형태에 의한 출력회로(O1)에 있어서, 커패시터(Cn)의 일단에 입력되는 신호(SB)의 전압이 하강하는데 따라 타단에 접속되어 있는 배선의 신호(RN)의 전압(VRN)을 하강시키려고 한다.

이 때문에, 제 1 실시형태의 출력회로(O1)는 출력신호(DOUT)의 전압의 상승에 의해, MOS 트랜지스터(3)의 소스 및 드레인 전압의 상승, 즉, MOS 트랜지스터(3)의 드레인 전압의 상승에 따른 MOS 트랜지스터(3)의 드레인과 게이트 사이의 기생 용량에 의해 게이트에 인가되고 있는 제어신호(RN)의 전압(VRN)의 상승을 상술한 커패시터(Cn)의 전압(VRN)을 하강시키려는 효과에 의해 캔슬할 수 있다.

다음에, 시각 t4에 있어서, 제 1 실시형태에 의한 출력회로(O1)에 의한 출력신호(DOUT)는 외부 전원의 전압(VEX)까지 상승한다.

한편, 종래의 출력회로에 의한 출력신호(DOUT)에 있어서, 제어신호(SN)의 전압(VSN) 및 제어신호(SP)의 전압(VSP)이 상승함에 의해, MOS 트랜지스터(3)의 온 저항이 감소하고 MOS 트랜지스터(2)의 온 저항이 증가히고 있기 때문에, 출력신호(DOUT)의 「L」레벨로부터 「H」레벨로의 천이에 있어서의 지연시간이 길게되고, 출력신호(DOUT)의 전압은 전압(VEX)까지 상승하지 않는다.

이와 같이, 커패시터(Cp) 및 커패시터(Cn)에 의해, 신호(SB) 및 신호(SA)의 전압 저하의 변동을, 각각 제어신호(RP)의 배선 및 제어신호(RN)의 배선으로 전달함에 의해, 제어신호(RP)의 전압(VRP), 제어신호(RN)의 전압(VRN)의 출력신호(DOUT)의 변동에 의거하는 상승을, 캔슬 또는 반대로 저하시킴으로써 신호(SA)의 변화로부터 출력신호(DOUT)가 변화되기 까지의 지연시간을 저감시켜 동작 속도를 향상할 수 있다.

여기서 제어신호(RP)의 전압(VRP), 제어신호(RN)의 전압(VRN)이 소정 전압의 값보다도 저하한 경우에도, MOS 트랜지스터(M2)의 온 저항이 감소하고, MOS 트랜지스터(3)의 온 저항이 증가하기 때문에, 출력신호(DOUT)의 전압을 전압(VEX)으로 상승시키기 위해서는 출력신호(DOUT)의 전압이 상승하는 효율이 향상되기 때문에 형편이 좋게된다.

또한, 제 1 실시형태에 의한 출력회로(O1)는 제어신호(RP) 및 제어신호(RN)의 전압의 변동을, 커패시터(Cp) 및 커패시터(Cn)에 의해 방지하고 있기 때문에, 특히, 미소전류 전원(6)의 제어신호(RP) 및 제어신호(RN)를 출력하는 전류 용량을 증가시킬 필요가 없고, 각각의 전압(VRP), 전압(VRN)의 전압 레벨을 소정의 범위에 유지하는 데 필요한 전류만으로 끝나기 때문에 소비전류를 감소시키는 것이 가능하다.

<제 2 실시형태>

도 3은 본 발명의 제 2 실시형태에 의한 출력회로의 구성을 도시하는 블록도이다. 이 출력회로(O2)는 도 9에 도시하는 반도체 집적회로에 있어서의 출력회로(103) 대신에 이용된다. 이 반도체 집적회로에는 외부 단자에 의해 외부 전원의 전압(VEX)이 공급되고, 내부 강압회로(100)에 의해, 이 전압(VEX)을 내부회로에 공급하는 내부 전압(VINT)으로 변환하여 내부회로(101)에 구동 전압으로서 공급하고 있다. 도 2에 있어서, 종래 예 및 제 1 실시형태와 같은 구성에는 동일한 부호를 붙이고 설명을 생략한다.

이 도 3에 있어서, 출력회로(O2)는 p채널형의 MOS 트랜지스터(1), p채널형의 MOS 트랜지스터(2), n채널형의 MOS 트랜지스터(3) 및 n채널형의 MOS 트랜지스터(4)가 직렬로 접속되어 구성되고 있다. 이들의 MOS 트랜지스터의 게이트 산화막은 내부회로(101)를 구성하고 있는 MOS 트랜지스터의 게이트 산화막과 동일한 두께로 형성되어 있다.

MOS 트랜지스터(2)는 드레인이 MOS 트랜지스터(3)의 드레인과 접속되어 있다. 이 MOS 트랜지스터(2)의 드레인과 MOS 트랜지스터(3)의 드레인과의 접속점이 외부 단자(TO)에 접속되어 있다. 그리고, 출력회로(O2)는 내부신호(SA)의 전압을 변환하여 외부 단자(TO)로부터 신호(DOUT)로서 출력한다.

MOS 트랜지스터(2)의 게이트 및 MOS 트랜지스터(3)의 게이트에는 미소전류 전원(10)으로부터 전압(VRR)의 제어신호(RR)가 항상 입력되고 있다.

MOS 트랜지스터(4)는 드레인이 MOS 트랜지스터(3)의 소스와 접속되고 게이트에 신호(SA)가 입력되고, 소스가 접지되어 있다.

여기서 제어신호(RR)의 전압(VRR)은 MOS 트랜지스터(1)가 온상태인 때에, MOS 트랜지스터(2)의 게이트와 소스 및 드레인 사이에 걸리는 전압을, MOS 트랜지스터(2)의 게이트 산화막의 내압 이하로 하게하는 값이며, 또한 MOS 트랜지스터(2)가 온상태가 되는 전압이다.

여기에서의 내압이란, 게이트 산화막의 막 두께에 응해 결정되는 게이트 산화막의 신뢰성을 유지하기 위해 허용되는 상한의 전압을 의미하고 있다.

마찬가지로, 제어신호(RR)의 전압(VRR)은 MOS 트랜지스터(4)가 오프상태인 때에, MOS 트랜지스터(3)의 게이트와 드레인 및 소스 사이에 걸리는 전압을, MOS 트랜지스터(3)의 게이트 산화막의 내압 이하로 하게하는 값이며, 또한 MOS 트랜지스터(3)가 온상태가 되는 전압이다. 예를 들면, 전압(VRR)은 (1/2)VEX로 설정된다.

이로 인해, MOS 트랜지스터(2)와 MOS 트랜지스터(3)가 항상 온상태이며, 신호(SA)가 「L」레벨로 입력됨에 의해, MOS 트랜지스터(4)가 오프상태가 되고, 또한, 신호(SB)가 전압(VL)으로 입력됨에 의해, MOS 트랜지스터(1)가 온상태가 되고, 출력회로(O1)는 신호(SA)가 「L」레벨이 됨으로써 외부 전원의 전압(VEX)인 「H」레벨의 출력신호(OUT)를 출력한다.

한편, MOS 트랜지스터(2)와 MOS 트랜지스터(3)가 항상 온상태이며, 신호(SA)가 내부 전원의 전압(VINT)인 「H」레벨로 입력되면, 신호(SB)가 외부 전원의 전압(VEX)인 「H」레벨이 되고, MOS 트랜지스터(1)가 오프상태가 되고, 또한, 신호(SA)가 「H」레벨로 입력됨에 의해, MOS 트랜지스터(4)가 온상태가 되고, 출력회로(O1)는 전압이 접지 레벨인 「L」레벨의 출력신호(OUT)를 출력하다.

다이오드(D1)는 MOS 트랜지스터(1)의 게이트와, MOS 트랜지스터(2)의 게이트 사이에, 순방향으로 삽입되어 있다.

또한, 다이오드(D1)는 출력신호(DOUT)의 전압이 「H」레벨에서 「L」레벨로 천이할 때, MOS 트랜지스터(2)의 게이트와 드레인과의 기생 용량에 의해, 출력신호(DOUT)가 하강하는 변동에 따라 MOS 트랜지스터(2)의 게이트에 인가되는 전압(VRR)이 하강하는 효과를 「H」레벨상태의 전압(VEX) 신호(SB)의 배선으로부터 신호(RR)의 배선으로, 순방향으로 전류를 흘려 전하를 공급함에 의해, 제어신호(RR)의 전압을 상승시킴으로써, 전압(VRR)의 변동을 억제한다.

다이오드(D2)는 MOS 트랜지스터(3)의 게이트와, MOS 트랜지스터(4)의 게이트 사이에 삽입되어 있다.

또한, 다이오드(D2)는 출력신호(DOUT)의 전압이 「L」레벨에서 「H」레벨로 천이할 때, MOS 트랜지스터(3)의 게이트와 드레인과의 기생 용량에 의해,출력신호(DOUT)가 상승하는 변동에 따라 MOS 트랜지스터(3)의 게이트에 인가되는 전압(VRR)이 상승하는 효과를 신호(RR)의 배선으로부터 「L」레벨상태의 접지 전압의 신호(SA)의 배선으로, 순방향으로 전류를 흘려 전하를 뽑아냄에 의해, 제어신호(RR)의 전압을 저하시켜 캔슬함으로써 전압(VRR)의 변동을 억제한다.

여기서, 다이오드(D1)를 통하여, 「H」레벨상태의 전압(VEX) 신호(SB)의 배선으로부터 신호(RR)의 배선으로, 순방향으로 전류가 흐를 때, 신호(SA)의 전압이 상승하고 있기 때문에, 다이오드(D2)에는 전류가 흐르지 않는다.

마찬가지로, 다이오드(D2)를 통하여, 신호(RR)의 배선으로부터 「L」레벨상태의 접지 전압 신호(SA)의 배선에, 순방향으로 전류가 흐를 때, 신호(SB)의 전압이 저하되어 있기 때문에, 다이오드(D1)에는 전류가 흐르지 않는다.

이 때, 다이오드(D1)의 수는 전압(VEX)이 전압(VRR)의 소정의 값(예를 들면, 1/2VEX)으로 전압 강하하도록 설정되고, 다이오드(D2) 수는 접지 전압에 대하여 전압(VRR)이 상승한 전압의 값으로부터 소정의 값(예를 들면, 1/2VEx)으로 강하 하도록 설정된다.

다음에, 도 3 및 도 4를 참조하여, 제 2 실시형태의 동작을 설명한다. 도 4는 도 3의 동작 예를 설명하는 타이밍챠트이다. 시간 t11에 있어서, 내부회로(101)가 신호(SA)를 「L」레벨에서 「H」레벨로의 천이를 시작시키면, 신호(SA) 전압의 상승에 따라, 신호(SB)의 전압이 전압(VL)으로부터 상승을 시작한다. 그리고, 신호(SA)의 전압 및 신호(SB)의 전압이 서서히 상승하기 때문에, MOS 트랜지스터(4)가 온상태로 이행하고, MOS 트랜지스터(1)가 오프상태로 이행하는 과정에서, 출력신호(DOUT)의 전압 레벨이 전압(VEX)으로부터 서서히 하강하여 간다

도 3의 제 2 실시형태에 의한 출력회로(O2)에 있어서, 출력신호(DOUT)가 하강함에 의해, MOS 트랜지스터(2)의 게이트와 드레인과의 기생 용량에 의해 신호(RR)의 전압(VRR)이 저하를 시작한다.

그리고, 신호(SB)의 전압과 제어신호(RR)의 전압(VRR)과의 차이가, 다이오드(D1)에 순방향으로 전류가 흐르는 전압의 값으로 하면, 신호(SB)의 배선으로부터 제어신호(RR)의 배선으로 전류가 흘러, 캐소드에 접속되어 있는 배선의 제어신호(RR) 전압(VRR)을 상승시키려고 한다.

이 때문에, 제 2 실시형태의 출력회로(O2)는 출력신호(DOUT)의 전압의 하강에 의해, MOS 트랜지스터(2)의 소스 및 드레인의 전압의 저하, 즉, MOS 트랜지스터(2)의 드레인 전압의 저하에 따른 MOS 트랜지스터(2)의 드레인과 게이트 사이의 기생 용량에 의한, 게이트에 인가되고 있는 제어신호(RR)의 전압(VRR) 저하를 상술한 다이오드(D1)를 통하여, 신호(SB)의 배선으로부터 전하를 제어신호(RR)의 배선으로 공급시켜, 전압(VRR)을 상승시키려는 효과에 의해 캔슬할 수 있다.

이 때, 신호(SA)의 전압도 상승하고 있기 때문에, 다이오드(D2) 양 단의 전압이 순방향으로 전류가 흐르는 값으로 되는 일은 없고, 다이오드(D2)를 통하여, 제어신호(RR)의 배선으로부터 신호(SA)의 배선으로 전류는 흐르지 않는다. 이 때문에, 다이오드(D2)에 의해 제어신호(RR)의 배선으로부터 배선(SA)으로 전류가 흘러, 제어신호(RR)의 배선으로부터 전하가 뽑히어, 제어신호(RR)의 전압이 저하되는 일은 없다.

다음에, 시각 t12에 있어서, 제 2 실시형태에 의한 출력회로(O2)에 의한 출력신호(DOUT)는 접지 전위까지 저하한다.

한편, 도 2의 종래의 출력회로에 의한 출력신호(DOUT)에 있어서, 제어신호(SN)의 전압(VSN) 및 제어신호(SP)의 전압(VSP)이 저하함에 의해, MOS 트랜지스터(3)의 온 저항이 증가하고, MOS 트랜지스터(2)의 온 저항이 감소하고 있기 때문에, 출력신호(DOUT)의 「H」레벨에서 「L」레벨로의 천이에 있어서의 지연시간이 길게되고, 출력신호(DOUT)의 전압은 접지 전위까지 내려져 있지 않는다. 이와 같이, 다이오드(D1)에 의해, 각각 제어신호(RR)의 전압(VRR)의 저하를 캔슬시킴에 의해, 신호(SA)의 변화로부터 출력신호(DOUT)가 변화되기까지의 지연시간을 저감시켜, 동작 속도를 향상할 수 있다.

다음에, 시각 t13에 있어서, 내부회로(101)가 신호(SA)를 「H」레벨에서 「L」레벨로의 천이를 시작시키면, 신호(SA)의 전압의 하강에 따라, 신호(SB)의 전압이 전압(VEX)으로부터 하강을 시작한다. 그리고, 신호(SA)의 전압 및 신호(SB)의 전압이 서서히 하강하기 때문에, MOS 트랜지스터(4)가 오프상태로 이행하고, MOS 트랜지스터(1)가 온상태로 이행하는 과정에서, 출력신호(DOUT)의 전압 레벨이 접지 전위로부터 서서히 상승하여 간다

도 3의 제 2 실시형태에 의한 출력회로(O2)에 있어서, 출력신호(DOUT)가 상승함에 의해, MOS 트랜지스터(2)의 게이트와 드레인과의 기생 용량에 의해 신호(RR)의 전압(VRR)이 상승을 시작한다. 그리고, 제어신호(RR)의 전압(VRR)과 신호(SA)의 전압과의 차이가, 다이오드(D2)에 순방향으로 전류가 흐르는 전압의 값으로 하면, 제어신호(RR)의 배선으로부터 신호(SB)의 배선으로 전류가 흘러, 애노드에 접속되어 있는 배선의 제어신호(RR)의 전압(VRR)을 저하시키려고 한다.

이 때문에, 제 2 실시형태의 출력회로(O1)는 출력신호(DOUT)의 전압의 상승에 의해, MOS 트랜지스터(2)의 소스 및 드레인의 전압의 상승, 즉, MOS 트랜지스터(2)의 드레인 전압의 상승에 따라, MOS 트랜지스터(2)의 드레인과 게이트 사이의 기생 용량에 의해, 게이트에 인가되고 있는 제어신호(RR)의 전압(VRR)의 상승을, 상술한 다이오드(D2)를 통하여, 제어신호(RR)의 배선으로부터 신호(SB)의 배선으로 전하를 공급시켜, 전압(VRR)을 저하시키고자 하는 효과에 의해 캔슬할 수 있다.

이 때, 신호(SB)의 전압도 저하되어 있기 때문에, 다이오드(D1)의 양 단의 전압이 순방향의 전류가 흐르는 값으로 되는 일은 없고, 다이오드(D1)를 통하여, 신호(SB)의 배선으로부터 제어신호(RR)의 배선으로 전류는 흐르지 않는다. 이 때문에, 다이오드(D1)에 의해 제어신호(SA)의 배선으로부터 제어신호(RR)의 배선으로 전류가 흘러, 제어신호(RR)의 배선에 전하가 공급되고, 제어신호(RR)의 전압이 상승하는 일은 없다.

다음에, 시각 t14에 있어서, 제 2 실시형태에 의한 출력회로(O2)에 의한 출력신호(DOUT)는 외부 전원의 전압(VEX)까지 상승한다.

한편, 도 2의 종래의 출력회로에 의한 출력신호(DOUT)에 있어서, 제어신호(SN)의 전압(VSN) 및 제어신호(SP)의 전압(VSP)이 상승함에 의해, MOS 트랜지스터(3)의 온 저항이 감소하고, MOS 트랜지스터(2)의 온 저항이 증가히고 있기때문에, 출력신호(DOUT)의 「L」레벨에서 「H」레벨로의 천이에 있어서의 지연시간이 길게되고, 출력신호(DOUT)의 전압은 외부 전원의 전압(VEX)까지 상승하지 않고 있다.

이와 같이, 다이오드(D2)에 의해, 각각 제어신호(RR)의 전압(VRR)의 상승을, 캔슬시킴에 의해, 신호(SA)의 변화로부터 출력신호(DOUT)가 변화되기 까지의 지연시간을 저감시켜, 동작 속도를 향상할 수 있다.

이와 같이, 다이오드(D1) 및 다이오드(D2)에 의해, 제어신호(RR)의 전압(VRR)의 상승을, 캔슬 시킴으로써 신호(SA)의 변화로부터 출력신호(DOUT)가 변화되기까지의 지연시간을 저감시켜 동작 속도를 향상할 수 있다.

또한, 제 2 실시형태에 의한 출력회로(O2)는 제 1 실시형태와 같이, 제어신호(RR)의 전압의 변동을, 다이오드(D1) 및 다이오드(D2)에 의해 방지하고 있기 때문에, 특히, 미소전류 전원(10)의 제어신호(RR)를 출력하는 전류 용량을 증가시킬 필요가 없고, 전압(VRR)의 전압 레벨을 소정의 범위에 유지하는데 필요한 전류만으로 끝나기 때문에, 소비전류를 감소시키는 것이 가능하다.

<제 3 실시형태>

도 5는 본 발명의 제 3 실시형태에 의한 입력회로의 구성을 도시하는 블록도이다. 이 입력회로(I1)는 도 9에 도시하는 반도체 집적회로에 있어서의 입력회로(102) 대신에 이용된다. 이 반도체 집적회로에는 외부 단자에 의해 외부 전원의 전압(VEX)(VDD)이 공급되고, 내부 강압회로(100)에 의해, 이 전압(VEX)을 내부회로에 공급하는 내부 전압(VINT)으로 변환하고, 내부회로(101)에 구동 전압으로서 공급하고 있다.

이 도 5에 있어서, 입력회로(I1)는 다이오드(20), p채널형의 MOS 트랜지스터(21), p채널형의 MOS 트랜지스터(22) 및 n채널형의 MOS 트랜지스터(23)가 직렬로 접속되어 구성되고 있다. 이들 MOS 트랜지스터의 게이트 산화막은 내부회로(101)를 구성하고 있는 MOS 트랜지스터의 게이트 산화막과 동일한 두께로 형성되어 있다.

즉, 내부회로(101)의 MOS 트랜지스터는 미세화의 스케일링측에 대응한 두께의 게이트 산화막에 의해 형성되어 있다. 그리고, 내부 강압회로(100)는 이 중부회로(101)의 MOS 트랜지스터의 게이트 산화막의 내압을 만족시키는 내부 전압(VINT)으로 외부 전압(VEX)을 강압시키고 있다.

다이오드(20)는 애노드가 외부 전원의 전압(VEX)의 배선에 접속되고, 캐소드가 MOS 트랜지스터(21)의 소스에 접속되어 있다.

또한, 다이오드(20)는 전압(VEX)을 내부 전원의 전압(VINT)으로 강하시켜, 이 전압(VINT)을 입력회로(I1)의 구동 전압으로서 공급하고 있다. MOS 트랜지스터(1)는 게이트가 입력 단자(TIN)에 접속되고, 드레인에 MOS 트랜지스터(22)의 소스가 접속되어 있다.

MOS 트랜지스터(22)는 게이트가 접지되고, 드레인이 MOS 트랜지스터(23)의 드레인과 접속되어 있다. MOS 트랜지스터(22)의 드레인과 MOS 트랜지스터(23)의 드레인과의 접속점이, 내부회로(101)에 접속되고, 입력신호(IN)의 전압이 변환된 출력신호(OUT)를 출력하는 내부 단자(TINT)가 된다.

또한, MOS 트랜지스터(22)는 출력신호(OUT)가 접지 전압의 「L」레벨로 출력될 때, MOS 트랜지스터(21)의 드레인의 전압을 접지 전압으로 만들지 않도록, 전압(VINT)을 분압하기 위해 마련되어 있다.

이로 인해, 입력신호(IN)가 전압(VEX)의 「H」레벨이 되고, 내부 단자(TIN)가 「L」레벨(접지 전위)로 저하했다고 하여도, MOS 트랜지스터(21)의 드레인의 전압은 MOS 트랜지스터(22)에 의해 분압되고 있기 때문에 접지 전압으로 내려 가지 않는다. 이 결과, MOS 트랜지스터(21)의 게이트와 드레인 사이에 인가되는 전압은 MOS 트랜지스터(21)의 게이트 산화막의 내압을 만족시키는 값이 된다.

MOS 트랜지스터(23)는 게이트가 n채널형의 MOS 트랜지스터(24)의 소스에 접속되고, 소스가 접지되어 있다.

미소전류 전원(6)으로부터 전압(VRP)의 제어신호(RP)가 항상 입력되고, MOS 트랜지스터(3)의 게이트에는 미소전류 전원(6)으로부터 전압(VRN)의 제어신호(RN)이 항상 입력되고 있다.

MOS 트랜지스터(24)는 게이트가 점(S)에 접속되고, 드레인이 입력 단자(TIN)이 접속되어 있다. 여기서, 점(S)는 다이오드(20)의 캐소드와 MOS 트랜지스터(21)의 소스와의 접속점이다. 점(G)의 전압치는 전압(VINT)이다.

커패시터(25)는 입력 단자(TIN)과 점(G) 사이에 삽입되어 있다. 여기서 점(G)은 MOS 트랜지스터(23)의 게이트와 MOS 트랜지스터(24)의 소스와의 접속점이다.

또한, 커패시터(25)는 입력신호(IN)가 「L」레벨로부터 「H」레벨로 천이할때에, MOS 트랜지스터(23)의 게이트 전압을 상승시키기 위해 이용된다.

즉, 입력신호(IN)가 「L」레벨에서 「H」레벨로 천이할 때, MOS 트랜지스터(24)를 통하여, 「L」레벨에서 「H」레벨로의 입력신호(IN)의 변화가 MOS 트랜지스터(23)의 게이트에 공급된다.

그렇지만, MOS 트랜지스터(23)의 게이트, 즉 점(G)의 전압은 전압「VINT-VTN」이상으로 상승하지 않는다. 여기서, 「VTN」은 MOS 트랜지스터(24)의 임계값 전압이다.

또한, MOS 트랜지스터(24)의 온 저항과 MOS 트랜지스터(23)의 게이트의 용량과에 의한 시정수에 의해, 점(G)의 전압의 「H」레벨로의 천이에 시간이 걸려, MOS 트랜지스터(23)의 온상태에 있어서의 온 저항은 충분히 낮게 되지 않아, 출력신호(OUT)의 전압이 접지 전압으로 저하하기 위해 요하는 시간이 길게되고, 입력신호(IN)의 변화가 출력신호(OUT)에 나타나는 지연시간이 증대한다.

이 때, 커패시터(25)는 입력 단자(TIN)에 접속된 한쪽의 단자의 전압이, 입력신호(IN)가 「L」레벨로부터 「H」레벨로 천이함에 의해 상승함으로써, 점(G)에 접속된 다른쪽의 단자의 전압도 상승하고, MOS 트랜지스터(23)의 게이트의 전압을 상승시킨다.

이로 인해, 입력회로(IN1)는 MOS 트랜지스터(23)의 온 저항을 저하시킬 수 있어, 출력신호(OUT)의 「H」레벨에서 「L」레벨로의 천이를 고속으로 하는 것이 가능하다.

또한, 커패시터(25)는 입력신호(IN)가 「H」레벨에서 「L」레벨로 천이할때, MOS 트랜지스터(23)의 게이트 전압을 하강시키기 위해 이용된다. 즉, 입력신호(IN)가 「H」레벨에서 「L」레벨 로천이할 때, MOS 트랜지스터(24)를 통하여, 「H」레벨에서 「L」레벨로의 입력신호(IN)의 변화가 MOS 트랜지스터(23)의 게이트에 공급된다.

그렇지만, MOS 트랜지스터(23)의 게이트, 즉 점(G)의 전압은 MOS 트랜지스터(23)를 통하여 전하가 뽑히기 때문에, MOS 트랜지스터(24)의 온 저항과 MOS 트랜지스터(23)의 게이트의 용량에 의한 시정수에 의해, 점(G)의 전압이 접지 전위까지 저하하기 위한 시간이 걸려, 입력신호(IN)의 변화가 출력신호(OUT)에 나타나는 지연시간이 증대한다.

이 때, 커패시터(25)는 입력 단자(TIN)에 접속된 한쪽의 단자의 전압이, 입력신호(IN)가 「H」레벨에서 「L」레벨로 천이함에 의해 하강함으로써, 점(G)에 접속된 다른쪽 단자의 전압도 하강하고, MOS 트랜지스터(23)의 게이트의 전압을 하강시킨다. 이에 의해, 입력회로(IN1)는 MOS 트랜지스터(23)를 오프상태로 고속으로 이행시킬 수 있고, 출력신호(OUT)의「L 레벨에서 「H」레벨로의 천이를 고속으로 행하는것이 가능하다.

여기서, 커패시터(25)의 용량은 입력신호(IN)가 「L」레벨에서 「H」레벨로 천이할 때, 점(G)의 전압을, MOS 트랜지스터(23)의 게이트 산화막의 내압을 넘는 전압으로 상승시키지 않는 값으로, 또한, 입력신호(IN)가 「H」레벨에서 「L」레벨로천이할 때, 점(G)의 전압을, MOS 트랜지스터(23)의 게이트 산화막의 내압을 넘는 전압으로 하강시키지 않는 값으로 설정된다.

다음에, 도 5 및 도 6을 참조하여, 제 3 실시형태의 동작을 설명한다. 도 6은 도 5의 동작 예를 설명하는 타이밍챠트이다.

이 도 6에 있어서, 출력신호(OUT)가 실선과 파선과의 2개의 선으로 도시되어 있는데, 실선이 도 5에 도시하는 본 발명의 제 3 실시형태에 의한 입력회로(I1)의 동작을 도시한 선이며, 파선이 도 10에 도시하는 종래 예의 입력회로의 동작을 도시한 선이다.

시각 t21에 있어서, 외부회로로부터의 입력신호(IN)가, 「L」레벨에서 「H」 레벨로의 천이를 시작시키면, MOS 트랜지스터(24)를 통하여 점(G)에 전하가 공급됨과 동시에, 커패시터(25)에 의해 점(G)의 전압이 끌어올려저, 점(G)의 전압은 전압「VINT-VTN」보다 상승한다.

이로 인해, MOS 트랜지스터(23)의 온 저항이 저하하고, MOS 트랜지스터(23)에 많은 전류가 흐르기 때문에, 출력신호(OUT)의 전압은 고속으로 저하된다.

이로 인해, 도 10에 있어서의, MOS 트랜지스터(114)의 온 저항과 MOS 트랜지스터(113)의 기생 용량의 용량치에 의한 시정수의 지연에 의해, 점(P)의 전압의 상승이 느리기 때문에, MOS 트랜지스터(113)의 온 저항이 저하하지 않고, 출력신호(OUT)의 전압의 저하가 입력회로(I1)에 비교하여 느리다.

시각 t22에 있어서, 입력회로(I1)는 출력신호(OUT)의 전압을 접지 전압으로 저하시키고 있지만, 한쪽의 도 10의 입력회로는 점(P)의 전압이 상승하지 않기 때문에, MOS 트랜지스터(113)의 온 저항이 저하하지 않고, 출력신호(OUT)의 전압을 접지 전압에 저하시킬 수 없다.

다음에, 시각 t23에 있어서, 외부회로로부터의 입력신호(IN)가, 「H」레벨에서 「L」레벨로의 천이를 시작시키면, MOS트랜지스터(24)를 통하여 점(G)에서 전하가 뽑힘과 동시에, 커패시터(25)에 의해 점(G)의 전압이 끌어내려저, 점(G)의 전압은 급속히 접지 전압으로 저하한다.

이 때, 「H」레벨에서 「L」레벨로의 천이일 때, 점(G)의 전압이 선G(1)으로 도시한 바와 같이 방전하지 않고 있는 경우, 점(G)의 전압은 커패시터(25)에 의해, 급속히 전압「VINT-VTN」으로 내려가고, 그 후, MOS 트랜지스터(24)가 온상태가 됨에 의해, 입력신호(IN)의 전압 변화에 추종한다.

또한, 「H」레벨에서 「L」레벨로의 천이일 때, 점(G)의 전압이 선G(2)으로 도시한 바와 같이, 점(P)과 같은 전압까지 내려져 있는 경우, 이 때 이미 MOS 트랜지스터(24)가 온상태에 있기 때문에, 커패시터(25)에 의한 전압의 저하는 그 만큼 영향이 없지만, 입력신호(IN)의 전압이 선G(2)으로 도시하는 점(G)의 전압 이하로 내려가면, 점(G)의 전압은 커패시터(25)에 의해 입력신호(IN)의 전압의 변화에 추종하여 급속히 저하된다.

이로 인해, MOS 트랜지스터(23)는 오프상태로 이행하고, MOS 트랜지스터(23)에 전류가 흘러 없어지기 때문에, 출력신호(OUT)의 전압은 급속히 상승한다.

시각 t24에 있어서, 입력회로(I1)는 출력신호(OUT)의 전압을 내부 전원의 전압(VINT)으로 상승시키고 있지만, 한쪽의 도 10의 입력회로는 점(P)의 전압이 저하하지 않기 때문에, MOS 트랜지스터(113)가 오프상태로 이행하지 않아, 출력신호(OUT)의 전압을 전압(VINT)으로 상승시킬 수 없다.

상술한 바와 같이, 제 3 실시형태의 입력회로(I1)에 의하면, 커패시터(25)에 의해, MOS 트랜지스터(23)의 게이트의 전압을 입력신호(IN)의 전압 변화에 추종시킴으로써 MOS 트랜지스터(23)의 게이트에 인가되는 전압을 입력신호에 맞추어 급속히 변화시킬 수 있기 때문에, MOS 트랜지스터(23)의 온/오프의 동작을 고속으로 행하는것이 가능해져, 입력신호(IN)의 변화가 출력신호(OUT)에 반영되는 지연 시간을 감소시켜, 입력신호(IN)의 전압을 변화시키는 처리의 동작 속도를 향상시킬 수 있다.

<제 4 실시형태>

도 7에 도시하는 제 4 실시형태의 입력회로(I2)가 도 5에 도시하는 제 3 실시형태와 다른 것은 입력 단자(TIN)과 점(G) 사이에 다이오드(26)가, 커패시터(25)와 병렬로 삽입된 점이다. 다른 구성에 관해서는 제 3 실시형태와 같기 때문에, 설명을 생략한다.

입력신호(IN)의 전압이 「L」레벨에서 「H」레벨로(접지 전압으로부터 전압(VEX)으로) 천이할 때, 다이오드(26)에 의해, 점(G)의 전압이 전압 IVINT-Vf」까지 상승하고, MOS 트랜지스터(23)의 온 저항을 저하시켜, 제 3 실시형태의 입력회로(I1)에 비교하여, 고속으로 출력신호(OUT)의 전압을 접지 전압으로 저하시킨다. 여기서, 「Vf」는 다이오드(26)의 순방향으로 전류가 흐른 경우의 강하 전압이다. 또한, 다이오드(26)를 p형 확산층과 n형 확산층과의 PN 접합으로 구성하면, 동시에, 다이오드(26)와 커패시터(25)를 하나의 구성으로, 또는 다이오드(26)를 커패시터(25)의 일부로서 형성하는 것이 가능하다.

다음에, 도 7 및 도 8을 참조하여, 제 4 실시형태의 동작을 설명한다. 도 8은 도 7의 동작 예를 설명하는 타이밍챠트이다.

시각 t31에 있어서, 외부회로로부터의 입력신호(IN)가, 「L」레벨에서 「H」레벨로의 천이를 시작시키면, MOS 트랜지스터(24)를 통하여 점(G)에 전하가 공급됨과 동시에, 커패시터(25)에 의해 점(G)의 전압이 끌어올려지고, 또한 다이오드(26)의 순방향 전류에 의해, 점(G)의 전압은 전압「VINT-Vf」로 급속히 상승한다. 이로 인해, MOS 트랜지스터(23)의 온 저항이 저하하고, MOS 트랜지스터(23)에 많은 전류가 흐르기 때문에, 출력신호(OUT)의 전압은 고속으로 저하한다. 그리고, 시각 t32에 있어서, 입력회로(I2)는 출력신호(OUT)의 전압을 접지 전압으로 저하시키고 있다.

다음에, 시각 t33에 있어서, 외부회로로부터의 입력신호(IN)가, 「H」레벨에서 「L」레벨로의 천이를 시작시키면, MOS 트랜지스터(24)를 통하여 점(G)에서 전하가 뽑혀짐과 동시에, 커패시터(25)에 의해 점(G)의 전압이 끌어내려져, 점(G)의 전압은 급속히 접지 전압으로 저하한다. 이 때, 「H」레벨에서 「L」레벨로의 천이인 때, 점(G)의 전압은 커패시터(25)에 의해, 급속히 전압「VINT-VTN」으로 내려가도, 그 후, MOS 트랜지스터(24)가 온상태가 됨에 의해, 입력신호(IN)의 전압 변화에 추종하여 급속히 저하시킨다.

이로 인해, MOS 트랜지스터(23)는 오프상태로 이행하고, MOS 트랜지스터(23)로 전류가 흐르지 않게 되기 때문에, 출력신호(OUT)의 전압은 급속히 상승한다. 그리고, 시각 t24에 있어서, 입력회로(I1)는 출력신호(OUT)의 전압을 내부 전원의 전압(VINT)으로 상승시키고 있다.

상술한 바와 같이, 제 4 실시형태의 입력회로(I2)에 의하면, 입력신호(IN)가 「L」레벨에서 「H」레벨로의 천이에 있어서, 제 3 실시형태의 효과에 더히여, 다이오드(26)에 의해 점(G)의 전압이 전압「VINT-Vf」으로 상승하기 때문에, 오프의 동작을 고속으로 행하는것이 가능해져, 입력신호(IN)의 변화가 출력신호(OUT)에 반영되는 지연 시간을 감소시키는 수 있어 동작 속도를 향상시킬 수 있다.

상술한 제 1 실시형태의 출력회로(O1), 제 2 실시형태의 출력회로(O2), 제 3 실시형태의 입력회로(I1) 및 제 4 실시형태의 입력회로(I2) 각각의 출력회로 및 입력회로를 조합시켜, 도 9의 입력회로(102)와 출력회로(103) 대신에 이용함으로써, 게이트 산화막의 막 두께가 동일한 MOS 트랜지스터에 의해 반도체 집적회로 장치를 구성할 수 있다.

또한, 입력회로(102)가 출력하는 신호의 전압 레벨과, 내부회로가 출력회로에 출력하는 신호의 전압 레벨과는 반드시 일치한 것일 필요가 없다. 즉, 내부회로는 입력회로(102)로부터의 신호의 전압 레벨을, 승압 또는 강압하고, 출력회로(103)에 출력하는 경우도 있다.

이 결과, 입력회로 및 출력회로의 MOS 트랜지스터의 막 두께를 내부회로의 막 두께와 다른 두께로 작성하는 종래의 구성의 반도체 집적회로 장치에 비하여, 제조 공정에서의 프로세스의 공정수를 삭감(4프로세스 정도)할 수 있고, 제조 기간이 단축될 수 있고, 또한 제조 코스트를 삭감할 수 있고, 칩 가격을 저하시키는 것이 가능하게 된다.

이상, 본 발명의 1실시형태를 도면을 참조하여 상술하여 왔지만, 구체적인 구성은 이 실시형태에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계변경 등이 있더라도 본 발명에 포함된다.

본 발명의 출력회로에 의하면, 제어신호, 내부신호의 변동을 제 1 커패시터와 제 2 커패시터에 의해, 각각, 제 1 MOS 트랜지스터의 게이트 및 제 2 MOS 트랜지스터의 게이트에 전달함에 의해, 제 1 MOS 트랜지스터의 게이트에 입력되는 전압과, 제 2 MOS 트랜지스터의 게이트에 입력되는 전압과의 외부신호에 의거하는 변동(상승 및 하강)을 캔슬시킴으로써 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터의 동작을 안정시키고, 내부신호의 변화로부터 외부신호의 변화까지의 지연시간을 저감시켜, 동작 속도를 향상시킬 수 있는 효과가 있다.

또한, 본 발명의 입력회로에 의하면, 제 3 MOS 트랜지스터(MOS 트랜지스터(23))의 게이트의 전압을 입력신호의 전압 변화에 커패시터로 추종시킴에 의해, 제 3 MOS 트랜지스터의 온/오프의 동작을 고속으로 행하는 것이 가능해져, 입력신호의 변화가 내부신호에 반영되는 지연시간을 감소시킬 수 있고, 동작 속도를 향상시킬 수 있다.

또한, 본 발명의 출력회로 및 입력회로를 이용함에 의해, 게이트 산화막의 막 두께가 동일한 MOS 트랜지스터에 의해 반도체 집적회로 장치를 구성할 수 있고, 입력회로 및 출력회로의 MOS 트랜지스터의 막 두께를 내부회로의 막 두께와 다른두께로 작성하는 종래의 구성의 반도체 집적회로 장치에 비하여, 제조 공정에서의 프로세스의 공정수를 삭감(4 프로세스 정도)할 수 있고, 제조 기간이 단축될 수 있고, 또한 제조 코스트를 삭감할 수 있기 때문에, 칩 가격을 저하시키는 것이 가능하게 된다.

Claims

제 1 전압을 강압한 제 2 전압 레벨을 갖는 내부신호를 상기 제 1 전압 레벨로 변환하여 출력 단자로부터 출력하는 출력회로에 있어서,

상기 내부신호의 전압 레벨을 상기 제 1 전압 레벨로 변환하여 제 1 신호로서 출력하는 레벨 변환수단과,

각 드레인이 상기 출력 단자에 접속되어 각 게이트에 소정 전압의 제어신호가 입력된 제 1 및 제 2 MOS 트랜지스터와,

상기 제 1 전압의 전원과 상기 제 1 MOS 트랜지스터의 소스 사이에 접속되어 게이트에 상기 제 1 신호가 입력된 제 3 MOS 트랜지스터와,

접지와 상기 제 2 MOS 트랜지스터의 소스 사이에 접속되어 게이트에 상기 내부신호가 입력된 제 4 MOS 트랜지스터를 구비하고,

상기 제 1 MOS 트랜지스터의 게이트와 상기 제 3 MOS 트랜지스터의 게이트를 제 1 커패시터를 통하여 접속하고,

상기 제 2 MOS 트랜지스터의 게이트와 상기 제 4 MOS 트랜지스터의 게이트를 제 2 커패시터를 통하여 접속함으로써, 상기 제어신호의 레벨 변동을 억제한 것을 특징으로 하는 출력회로.
제 1 전압을 강압회로로 강압한 제 2 전압에 의해 내부회로가 구동되고 있는 반도체 집적회로에 마련되고, 내부회로의 제 2 전압 레벨의 내부신호를 상기 제 1전압 레벨의 외부신호로 변환하여 출력 단자로부터 출력하는 출력회로에 있어서,

상기 출력 단자에 각각 드레인이 접속되고 각각의 게이트에 소정 전압의 제어신호가 입력된 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터와,

상기 제 1 전압의 전원에 소스가 접속되고 상기 제 1 MOS 트랜지스터의 소스에 드레인이 접속된 제 3 MOS 트랜지스터와,

소스가 접지되고, 상기 제 2 MOS 트랜지스터의 소스에 드레인이 접속되고 또한 게이트에 상기 내부신호가 입력되는 제 4 MOS 트랜지스터와,

상기 내부신호의 전압을 레벨 변환하고 이 변환 후의 내부신호를 제 3 MOS 트랜지스터의 게이트에 출력하는 레벨 변환수단과,

상기 제 1 MOS 트랜지스터의 게이트와 상기 제 3 MOS 트랜지스터의 게이트 사이에 삽입된 제 1 커패시터와,

상기 제 2 MOS 트랜지스터의 게이트와 상기 제 4 MOS 트랜지스터의 게이트 사이에 삽입된 제 2 커패시터를 구비하는 것을 특징으로 하는 출력회로.
제 1항 또는 제 2항에 있어서,

상기 제 1 커패시터의 용량치가 상기 제 1 MOS 트랜지스터의 게이트와 드레인과의 기생 용량의 용량치에 맞추어 설정되고, 상기 제 2 커패시터의 용량치가 상기 제 2 MOS 트랜지스터의 게이트와 드레인과의 기생 용량의 용량치에 맞추어 설정되는 것을 특징으로 하는 출력회로.
제 1항 또는 제 2항에 있어서,

상기 레벨 변환수단이, 내부신호가 접지 전압인 경우, 상기 제어신호를 상기 제 1 전압으로서 출력하고, 내부신호가 제 2 전압인 경우, 상기 제어신호를 제 3 MOS 트랜지스터의 게이트와 소스 및 드레인 사이의 전압이 게이트 산화막의 내압 이하가 되는 전압으로서 출력하는 것을 특징으로 하는 출력회로.
제 1 전압을 강압한 제 2 전압 레벨을 갖는 내부신호를 상기 제 1 전압 레벨로 변환하여 출력 단자로부터 출력하는 출력회로에 있어서,

상기 내부신호의 전압 레벨을 상기 제 1 전압 레벨로 변환하여 제 1 신호로서 출력하는 레벨 변환수단과,

각 드레인이 상기 출력 단자에 접속되어 각 게이트에 소정 전압의 제어신호가 입력된 제 1 및 제 2 MOS 트랜지스터와,

상기 제 1 전압의 전원과 상기 제 1 MOS 트랜지스터의 소스 사이에 접속되어 게이트에 상기 제 1 신호가 입력된 제 3 MOS 트랜지스터와,

접지와 상기 제 2 MOS 트랜지스터의 소스 사이에 접속되어 게이트에 상기 내부신호가 입력된 제 4 MOS 트랜지스터를 구비하고,

상기 제 1 MOS 트랜지스터의 게이트와 상기 제 3 MOS 트랜지스터의 게이트를 제 1 다이오드를 통하여 접속하고,

상기 제 2 MOS 트랜지스터의 게이트와 상기 제 4 MOS 트랜지스터의 게이트를 제 2 다이오드를 통하여 접속함으로써,

상기 제어신호의 레벨 변동을 억제한 것을 특징으로 하는 출력회로.
제 1 전압을 강압회로로 강압한 제 2 전압에 의해 내부회로가 구동되고 있는 반도체 집적회로에 마련되고, 상기 내부회로의 상기 제 2 전압 레벨의 내부신호를 상기 제 1 전압 레벨의 외부신호로 변환하여 출력 단자로부터 출력하는 출력회로에 있어서,

상기 출력 단자에 각각 드레인이 접속되고 각각의 게이트에 소정 전압의 제어신호가 입력된 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터와,

상기 제 1 전압의 전원에 소스가 접속되고 상기 제 1 MOS 트랜지스터의 소스에 드레인이 접속된 제 3 MOS 트랜지스터와,

소스가 접지되고 상기 제 2 MOS 트랜지스터의 소스에 드레인이 접속되고 또한 게이트에 상기 내부신호가 입력되는 제 4 MOS 트랜지스터와,

상기 내부신호의 전압을 레벨 변환하여 제 3 MOS 트랜지스터의 게이트에 출력하는 레벨 변환수단과,

상기 제 1 MOS 트랜지스터의 게이트와 상기 제 3 MOS 트랜지스터의 게이트 사이에 삽입된 제 1 다이오드와,

상기 제 2 MOS 트랜지스터의 게이트와 상기 제 4 MOS 트랜지스터의 게이트 사이에 삽입된 제 2 다이오드를 구비하는 것을 특징으로 하는 출력회로.
제 5항 또는 제 6항에 있어서,

직렬로 삽입되는 상기 제 1 다이오드의 수가 상기 제 3 트랜지스터의 게이트와 상기 제 1 트랜지스터의 게이트 사이의 전위차에 맞추어 설정되고, 상기 제 2 다이오드의 수가 상기 제 2 트랜지스터의 게이트와 상기 제 4 트랜지스터의 게이트 사이의 전위차에 맞추어 설정되는 것을 특징으로 하는 출력회로.
제 5항 또는 제 6항에 있어서,

상기 레벨 변환수단이, 내부신호가 접지 전압인 경우, 상기 제어신호를 상기 제 1 전압으로서 출력하고, 내부신호가 제 2 전압인 경우, 상기 제어신호를 제 3 MOS 트랜지스터의 게이트와 소스 및 드레인 사이의 전압이 게이트 산화막의 내압 이하가 되는 전압으로서 출력하는 것을 특징으로 하는 출력회로.
제 1 전압의 레벨을 갖는 외부신호를 제 2 전압 레벨로 강압하고, 상기 제 2 전압의 레벨에서 구동되는 내부회로의 입력 단자에 입력하는 입력회로에 있어서,

상기 내부회로의 입력 단자에 드레인이 접속되어 게이트가 접지된 제 1 MOS 트랜지스터와,

상기 제 2 전압을 출력하는 제 1 단자와 상기 제 1 MOS 트랜지스터의 소스 사이에 접속되어 게이트에 상기 외부신호가 입력된 제 2 MOS 트랜지스터와,

상기 내부회로의 입력 단자와 접지 사이에 접속된 제 3 MOS 트랜지스터와,

상기 제 3 MOS 트랜지스터의 게이트와 상기 외부 입력신호가 입력되는 단자 사이에 접속되고 상기 제 1 단자에 게이트가 접속된 제 4 MOS 트랜지스터를 구비하고,

상기 외부 입력신호가 입력되는 단자와 상기 제 3 MOS 트랜지스터의 게이트를 커패시터를 통하여 접속함으로써, 상기 제 3 MOS 트랜지스터의 게이트 입력의 전압 변동을 억제한 것을 특징으로 하는 입력회로.
제 1 전압을 제 1 강압회로로 강압한 제 2 전압에 의해 내부회로가 구동되고 있는 반도체 집적회로에 마련되고, 상기 제 1 전압 레벨의 외부신호를 상기 제 2 전압 레벨의 내부신호로 변환하여 상기 내부회로의 입력 단자에 입력하는 입력회로에 있어서,

제 2 강압회로의 상기 제 2 전압의 레벨을 출력하는 제 1 단자에 소스가 접속되고 게이트에 상기 입력 단자가 접속된 제 1 MOS 트랜지스터와,

상기 제 1 MOS 트랜지스터의 드레인에 소스가 접속되고 게이트가 접지된 제 2 MOS 트랜지스터와,

상기 제 2 MOS 트랜지스터의 드레인에 드레인이 접속되고 소스가 접지된 제 3 MOS 트랜지스터와,

상기 제 3 MOS 트랜지스터의 게이트와 소스가 접속되고 게이트에 상기 제 2 전압이 인가되고 드레인이 입력 단자에 접속된 제 4 트랜지스터와,

상기 제 3 MOS 트랜지스터의 게이트와 상기 입력 단자 사이에 삽입된 커패시터를 구비하는 것을 특징으로 하는 입력회로.
제 9항 또는 제 10항에 있어서,

상기 제 3 MOS 트랜지스터의 게이트와 상기 입력 단자 사이에 상기 커패시터와 병렬로 삽입된 다이오드를 구비하는 것을 특징으로 하는 입력회로.
제 9항 또는 제 10항에 있어서,

상기 제 1 전압의 전원과 상기 제 1 단자가 다이오드를 통하여 접속되어 있는 것을 특징으로 하는 입력회로.
제 9항 또는 제 10항에 있어서,

상기 입력 단자가 제 1 전압으로 상승한 경우에, 상기 제 3 MOS 트랜지스터의 게이트와 소스 및 드레인 사이의 전압이 게이트 산화막의 내압을 넘지 않는 값으로 상기 커패시터의 용량이 설정되어 있는 것을 특징으로 하는 입력회로.
상기 제 1 전압이 강압회로에 의해 강압된 상기 제 2 전압에 의해 내부회로가 구동되고, 제 1항 내지 제 8 중 어느 한 항에 기재된 출력회로와, 제 9항 내지 제 13항 중 어느 한 항에 기재된 입력회로를 구비하는 것을 특징으로 하는 반도체 집적회로 장치.