KR950004745B1 - 반도체 디지탈 회로 - Google Patents

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KR950004745B1
KR950004745B1 KR1019910001080A KR910001080A KR950004745B1 KR 950004745 B1 KR950004745 B1 KR 950004745B1 KR 1019910001080 A KR1019910001080 A KR 1019910001080A KR 910001080 A KR910001080 A KR 910001080A KR 950004745 B1 KR950004745 B1 KR 950004745B1
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또시오 고무로
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Abstract

내용 없음.

Description

반도체 디지탈 회로
제1도는 본 발명의 반도체 디지탈 회로의 제1실시예 도시도.
제2도는 본 발명의 반도체 디지탈 회로의 제2실시예 도시도.
제3도는 본 발명의 반도체 디지탈 회로의 제3실시예 도시도.
제4도는 본 발명의 반도체 디지탈 회로의 제4실시예 도시도.
제5도는 본 발명의 반도체 디지탈 회로의 제5실시예 도시도.
제6도는 본 발명의 반도체 디지탈 회로의 제6실시예 도시도.
제7도는 본 발명의 디지탈 회로의 효과를 표시하기 위한 그래프.
제8도는 종래의 반도체 디지탈 회로 예시도.
* 도면의 주요부분에 대한 부호의 설명
11 : CMOS 인버터 12 : CMOS 인버터
21 : CMOS 인버터 22 : CMOS 인버터
31 : CMOS 인버터 32 : CMOS 인버터
41 : CMOS 인버터 42 : CMOS 인버터
51 : NAND 게이트 52 : CMOS 인버터
61 : CMOS 인버터 62 : CMOS 인버터
63 : NAND 게이트 81 : CMOS 인버터
82 : CMOS 인버터 BS1: 제1의 전원 단자
BS2: 제2의 전원 단자.
QP11내지 QP13: P채널 MOS 트랜지스터
QP21내지 QP23: P채널 MOS 트랜지스터
QP31내지 QP34: P채널 MOS 트랜지스터
QP41내지 QP44: P채널 MOS 트랜지스터
QP51내지 QP54: P채널 MOS 트랜지스터
QP61내지 QP66: P채널 MOS 트랜지스터
QP81: P채널 MOS 트랜지스터 QP82: P채널 MOS 트랜지스터
QN11내지 QN13: N채널 MOS 트랜지스터
QN21내지 QN24: N채널 MOS 트랜지스터
QN31내지 QN34: N채널 MOS 트랜지스터
QN41내지 QN45: N채널 MOS 트랜지스터
QN51내지 QN54: N채널 MOS 트랜지스터
QN61내지 QN66: N채널 MOS 트랜지스터
QN81: N채널 MOS 트랜지스터 QN82: N채널 MOS 트랜지스터
본 발명은 반도체 디지탈 회로에 관한 것이며, 특히 반도체 디지탈 회로에 부가하는 레벨 변환 회로에 관한다. 특히 각각 전원 단자와 접지 단자간에 상보(complementary) 접속된 트랜지스터로 이루는 상이한 전원 전압으로 동작하는 2개의 인버터가 접속된 반도체 디지탈 회로에 관한다.
근래, DRAM(다이너믹 RAM)등의 반도체 집적 회로에서 더욱더 그 트랜지스터의 짧은 채널화가 진전되어 현재 서브미크론의 영역에까지 개발이 진행되어 있다. 이에 따라서, 반도체 집적 회로에선 트랜지스터의 핫(hot) 캐리어의 주입에 의한 소자 특성의 열화등이 문제로 되어 있으며, 이것을 해결하게끔 반도체 집적 회로의 전원 전압을 저하시키는 일이 이뤄지고 있다.
그러나, 이같은 반도체 집적 회로를 기설계의 주변 회로와 접속하는데는 저전압에서 고전압으로 변환하고 인터페이스 기능을 구비할 필요가 있다.
제8도는 종래 이 종류의 인터페이스 기능을 가지는 레벨 변환 회로를 도시한다.
이 회로는 제1회로부인 MOS 인버터(81)와 제2회로부인 CMOS 인버터(82)를 가지며, 이것들은 종속 접속되어 있다. CMOS 인버터(81)는 제1의 전원 단자 BS1과 접지 단자사이에 상보쌍으로 접속된 P채널 MOS 트랜지스터 QP81및 N채널 MOS 트랜지스터 QN81로 구성되며, 입력 신호 IN을 반전시켜서 그 논리 출력을 출력단인 절점 N81에 출력한다.
또, CMOS 인버터(82)는 제2의 전원 단자 BS2와 접지 단자사이에 상보쌍으로 접속된 P채널 MOS 트랜지스터 QP82및 N채널 MOS 트랜지스터 QN82로 구성되며, 절점 N81에 출력된 논리 출력을 반전시켜서 출력 신호 OUT를 출력한다.
여기에서, 제1의 전원 단자 BS1에 인가되는 제1의 전원 전압을 Vc1, 제2의 전원 단자 BS2에 인가되는 제2의 전원 전압을 Vc2로 하면 제2의 전원 전압 Vc2는 반도체 집적 회로의 외부로부터 인가되는 전원 전압이며, 제1의 전원 전압 Vc1은 제2의 전원 전압 Vc2를 반도체 집적 회로의 내부에서 강압한 전압으로 되어 있다.
이 레벨 변환 회로에서 입력 신호 IN이 고 레벨(Vc1)로 부터 저 레벨(OV)로 변화하면, 절점 N81의 전압은 OV로부터 Vc1로 변화한다. 이것을 받아서 CMOS 인버터(82)의 출력은 고 레벨(Vc2)로부터 저 레벨(OV)로 변화한다.
상술한 종래의 레벨 변환 회로에 있어선 CMOS 인버터(82)의 출력이 Vc2로부터 OV로 바르게 변화하기 위해서 트랜지스터 QP82의 임계값 전압을 VTP로 했을 경우, 하기 (1)식의 관계를 충족할 것이 필요하다.
[수학식 1]
Vc1>Vc2-VTP
이 관계가 충족되지 않을 경우엔 트랜지스터(QP82, QN82)는 더불어 온 상태로 되며, 출력 신호 OUT의 저 레벨이 OV로 되지 않으며, CMOS 인버터(82)에 관통 전류가 정상적으로 계속 흐르며, 소비 전력이 증대한다. 이 때문에, 제1의 전원 전압 Vc1의 설정 범위가 한정되고 만다는 문제점도 있었다.
본 발명의 목적은 정상적인 관통 전류의 발생을 방지하며 저소비 전력의 반도체 디지탈 회로를 제공하는 것이다.
본 발명의 반도체 디지탈 회로는 제1의 전원 단자와 접지 단자 사이에 트랜지스터가 상보 접속되어 이루는 인버터를 가지는 제1회로부와 제2의 전원 단자와 접지 단자 사이에 트랜지스터가 상보 접속되어 이루며 제1회로부의 인버터의 전원 전압보다 높은 전원 전압으로 동작하는 제2회로부와 2개의 스위치를 가진다.
제1의 스위치는 제1회로부와 제2회로부 사이에 삽입되며 회로의 상태 천이시에 전하의 충방전 경로를 형성한다. 또, 제2의 스위치는 제2회로부의 입력단과 제2의 전원 단자 사이에 삽입되며 제2회로부의 출력 신호에 의해서 도통 억제된다.
다음에 제1도 내지 제6도를 참조해서 본 발명의 실시예에 대해서 설명한다.
제1도는 본 발명의 제1의 실시예에 의한 레벨 변환 회로를 도시한다. 이 회로는 제1의 전원 단자 BS1에 인가되는 제1의 전원 전압 Vc1에 의해서 동작하는 제1의 논리부로서의 CMOS 인버터(11)와, 제2의 전원 단자 BS2에 인가되는 제2의 전원 전압 Vc2에 의해서 동작하는 제2의 논리부로서의 CMOS 인버터(12)를 가지며, 이것들은 종속 접속되어 있다.
CMOS 인버터(11)는 P채널 MOS 트랜지스터 QP11및 N채널 MOS 트랜지스터 QN11로 구성되며, 그 게이트가 입력단에 공통 접속되며, 그 드레인이 출력단에 공통 접속되며, 트랜지스터 QP11의 소스가 제1의 전원 단자 BS1에 접속되며 트랜지스터 QN11의 소스가 접지된 것으로 되어 있다.
또, CMOS 인버터(12)는 P채널 MOS 트랜지스터 QP12및 N채널 MOS 트랜지스터 QN12로 구성되며, 그 게이트가 입력단에 공통 접속되며, 그 드레인이 출력단에 공통 접속되며, 트랜지스터 QN12의 소스가 접지되는 것으로 되어 있다.
CMOS 인버터(11)의 출력단인 절점 N11과 CMOS 인버터(12)의 입력단인 절점 N12와 사이에는 제1의 스위치로서 N채널 MOS 트랜지스터 QN13이 삽입되어 있다. 또, 제2의 전원 단자 BS2와 절점 N12사이에는 제2의 스위치로서 P채널 MOS 트랜지스터 QP13가 삽입되어 있다. 이 트랜지스터 QP13의 게이트는 CMOS 인버터(12)의 출력단에 접속되어 있다.
이상의 회로에 있어서 입력 신호 IN가 고 레벨(Vc1)로부터 저 레벨(OV)로 변화하면 절점 N11은 저 레벨(OV)로부터 고 레벨(Vc1)로 변화한다. 이때, 트랜지스터 QN13의 소스측, 즉 절점 N12는 저 레벨(OV)로부터 고 레벨(Vc1-VTN)로 변화한다. 여기에서 VTN은 트랜지스터 QN13의 임계값 전압이다.
이때, CMOS 인버터(12)의 출력 상태를 고 레벨로부터 저 레벨로 변화시키는 데는 절점 N12의 전위 Vc1-VTN이 CMOS 인버터(12)의 논리 임계값 전압 VTN을 초과할 필요가 있다.
즉, 하기 (2)식의 관계를 충족하듯이 트랜지스터 QP12, QN12의 이득 정수를 설계상 조정해둘 필요가 있다.
[수학식 2]
VTN<Vc1-VTN
구체적으로는 트랜지스터 QN12의 이득 정수를 트랜지스터 QP12의 이득 정수보다 크게 설정하는 것에 의해서 논리 임계값 전압 VTL을 낮게 설정해둔다. 이것으로 동작 마아진의 확대를 도모할수 있다.
절점(N12)의 전위가 VTL을 초과하면 출력 신호 OUT가 Vc2의 레벨로부터 저 레벨로 변화한다. 그리고, 출력 신호 OUT의 레벨이 Vc2에서 트랜지스터 QP13의 임계값 전위만큼 저하하면, 트랜지스터(QP13)가 도통하기 시작하기 때문에, 절점(N12)의 전위는 더욱 상승해, 최종적으로는 Vc2의 레벨까지 올려진다. 이 결과, CMOS 인버터(12)를 구성하는 트랜지스터 QP12는 완전한 오프 상태로 되어, 정상적인 관통 전류가 흐르는 것을 막는다.
또한, 절점 N12의 전위가 Vc1의 레벨까지 상승하면, 트랜지스터 QN13는 오프상태로 되므로, 절점 N12의 최종적인 전위 Vc2가 직접 CMOS 인버터 11에 인가되는 일은 없다.
한편, 입력 신호 IN가 저 레벨(OV)로부터 고 레벨(Vc1)로 변화하면, 절점 N11은 고 레벨(Vc1)로부터 저 레벨(OV)로 변화한다. 이것에 의해서 트랜지스터 QN13이 도통되므로 트랜지스터 QN13의 소스측, 즉 절점 N12는 고 레벨(Vc2)로부터 저 레벨(OV)로 변화되며, CMOS 인버터(12)의 출력 신호 OUT가 저 레벨(VO)로부터 고 레벨(Vc2)로 변화한다. 이것에 따라서 트랜지스터 QP13는 오프 상태로 된다.
제2도는 본 발명의 제2의 실시예에 관계하는 레벨 변환 회로의 회로도이다.
이 실시예의 회로가 제1도에 도시한 제1의 실시예의 회로와 상이한 점은, 회로의 출력단에 N채널 MOS 트랜지스터 QN24가 새로히 접속된 점에 있다. 이 트랜지스터 QN24의 드레인이 CMOS 인버터(22)의 출력단에 접속되며, 소스가 접지되며 게이트가 CMOS 인버터(21)의 출력단에 접속되어 있다.
기타의 구성에 대해서는 제1도와 마찬가지며, CMOS 인버터(21),(22), 트랜지스터 QP21,QP22,QP23,QN21,QN22,QN23및 절점 N21,N22는 각각 인버터(11), (12), 트랜지스터 QP11,QP12,QP13,QN11,QN12,QN13및 절점 N11,N12에 대응하고 있다. 따라서, 이들 부분의 설명은 생략한다. 본 실시예에 의하면 제1의 실시예와 비교해서 입력 신호 IN의 상승 특성과 하강 특성과의 차이가 적으므로, 전달 특성을 향상시킬수 있다.
즉 제1의 실시예에서 회로의 임계값 전압 VTL을 저하시키므로서 출력 신호 OUT의 하강 특성을 향상시키도록 했는데 본 실시예에 의하면 CMOS 인버터(21)의 출력으로 트랜지스터 QN24를 직접 구동해서 출력 신호 OUT의 하강특성을 향상시키고 있으므로 CMOS 인버터(22)의 논리 임계값을 종래와 같은 값까지 인상하므로서 전달 특성의 향상을 도모할수 있다.
제3도는 본 발명의 제3의 실시예에 관계하는 레벨 변환 회로의 회로도이다.
이 실시예의 회로가 제2도에 도시한 제2의 실시예의 회로와 다른점은 후단의 CMOS 인버터(32)의 입력단과 제2의 전원 단자 BS2간에 P채널 MOS 트랜지스터 QP33에 더해서 P채널 MOS 트랜지스터 QP34를 새로히 삽입한 점에 있다.
이 트랜지스터 QP34의 드레인이 CMOS 인버터(32)의 입력단자에 접속되며 소스가 트랜지스터 QP33의 드레인에 접속되며 게이트가 CMOS 인버터(31)의 입력단에 접속되어 있다.
기타의 구성에 대해선 제2도와 마찬가지며 CMOS 인버터(31), (32), 트랜지스터 QP31,QP32,QP33,QP34,QN31,QN32,QN33,QN34및 절점 N31,N32는 각각 CMOS 인버터(21), (22) 트랜지스터 QP21,QP22,QP23,QP24,QN21,QN22,QN23,QN24및 절점 N21,N22에 대응하고 있다. 따라서 이것들 부분의 설명은 생략한다.
본 실시예에 의하면, 제2의 실시예보다 더욱 출력 신호 OUT의 상승시의 전달 특성을 개선할수 있다. 즉, 제2의 실시예에서 입력 신호 IN가 고 레벨로 될 때, 출력 신호 OUT는 저 레벨이므로 제2의 전원 단자 BS2로부터 트랜지스터 QP23,QN23을 거쳐서 트랜지스터 QN21에 흘러드는 전류가 있으며, 절점 N21,N22의 방전에 약간 시간이 소요된다.
이것에 대해서 본 실시예의 회로에 의하면, 상술한 전류 통로의 트랜지스터 QP34가 삽입되며, 입력 신호 IN의 상승시에 트랜지스터 QP34가 차단 상태로 되므로 전달 특성을 개선할수 있다.
제4도의 본 발명의 제4의 실시예에 관계하는 레벨 변환 회로의 회로도이다.
본 실시예의 회로가 제3도에 도시한 제3의 실시예의 회로와 상이한 점은 출력단의 트랜지스터 QN44와 접지간에 새로히 N채널 MOS 트랜지스터 QN45를 삽입하며, 이 트랜지스터 QN45의 게이트에 지연 회로(43)를 거친 출력 신호 OUT를 입력시킨 점에 있다.
기타의 구성에 대해선 제3도에 마찬가지며, CMOS 인버터 41,42, 트랜지스터 QP41,QP42,QP43,QP44,QN41,QN42,QN43,QN44및 절점 N41,N42는 각각 CMOS 인버터31,32, 트랜지스터 QP31,QP32,QP33,QP34,QN31,QN32,QN33,QN34및 절점 N31,N32에 대응하고 있다. 따라서 이들 부분의 설명은 생략한다.
이 실시예에선 출력 신호 OUT의 하강 후, 소정의 시간을 거치고 나서부터 트랜지스터 QN45가 오프하므로 출력 신호 OUT의 하강 순간만큼 트랜지스터의 QN44,QN45의 직렬 회로가 도통해서 논리 임계값을 인하하도록 작용한다. 이 때문에 출력 신호 OUT가 변화한후 직접 회로내에서의 전압 강하에 의한 CMOS 인버터 42의 오동작을 방지해서 잡음 내성의 개선을 도모할수 있다.
이상, 설명한대로 본 발명에 의하면 제2회로부의 출력 변화에 따라서 제2의 스위치가 도통되며, 제2회로부의 입력단을 제2의 전원 전압 레벨로 할수 있으므로, 제2회로부에서 정상적인 관통 전류가 흐르지 않고, 소비 전력의 저감을 도모할수 있다.
또, 제1의 전원 전압의 설정 범위를 확대할수 있다.
또한, 이상의 각 실시예는 제1 및 제2의 회로부가 CMOS 인버터의 경우에 대해서 설명했는데 다른 논리 게이트의 경우에도 본 발명을 적용가능하다는 것을 물론이다.
예컨대 제5도는 제1도중의 제1단째의 CMOS 인버터(11)를 NAND 게이트(51)로 바꿔놨다. 제2단째는 동일하다. NAND 게이트(51)는 2개의 P채널 MOS 트랜지스터 QP51,QP52와 2개의 N채널 MOS 트랜지스터 QN51,QN52로 구성된다. 이 예는 논리 진폭 레벨이 작은 내부 디지탈 회로의 출력단을 인버터 대신에 NAND 게이트로 한 것이며, 그 출력을 제2단째의 인버터에서 레벨 변환하고 있다.
또, 제6도에는 제1도중의 제1단째의 CMOS 인버터를 2개로 하고(61 및 62), 제2번째의 인버터(12)를 NAND 게이트(63)으로 바꿔놨다. NAND 게이트(63)는 2개의 P채널 MOS 트랜지스터 QP63,QP64과 N채널 MOS 트랜지스터 QN63,QN64로 구성된다. 이것은 제2단째의 인버터를 레벨 변환과 내부 디지탈 회로의 출력단의 NAND 게이트와 병용한 예이다.
이같은 논리 회로의 구성은 당업자에 있어서 용이하게 생각할수 있는 것이며 이 이상의 예시는 생략한다.
제7도는 본 발명의 효과를 수치적으로 도시하기 위해서 종래예에 대해서 게이트폭 대 구동기의 직류 전류값을 그래프화한 것이다.
여기에 예시된 종래의 모델은 제8도에 도시한 회로와 마찬가지며, 각 정수는 다음식과 같이 설정되었다.
WP1: WN1=WP2: WN2=2 : 1
WP2=3WP1
Lp=1.0㎛ LN=0.8㎛
Vc1=3.3V Vc2=5V
윗식에 있어서 WP1,WP2,WN1,WN2는 P채널 MOS 트랜지스터 QP81, P채널 MOS 트랜지스터 QP82, N채널 MOS 트랜지스터 QN81,QN82의 각 게이트 폭, Lp, LN은 P채널 MOS 트랜지스터 QP81과 QP82, N채널 MOS 트랜지스터 QN81과 QN82의 게이트 길이를 도시한다.
이같이 종래의 레벨 변환 회로에서, 사용하는 트랜지스터의 방법에 의해서 10mA로부터 100mA의 관통 전류가 흐르는데 본 발명에 의하면 동일 조건에서 이 전류를 0으로 할수 있다.

Claims (6)

  1. 제1의 전원 단자(BS1)와 접지 단자간에 트랜지스터(QP11,QN11)를 상보쌍을 접속시킨 인버터를 가지는 제1회로부(11)와, 제2의 전원 단자(BS2)와 접지 단자간에 트랜지스터(QP12,QN12)를 상보쌍으로 접속시켰으며 상기 인버터(11)의 전원 전압보다 높은 전원 전압으로 동작하는 인버터를 가지는 제2회로부(12)를 갖는 반도체 디지탈 회로에 있어서, 상기 제1회로부의 출력단(N11)과 상기 제2회로부의 입력단(N12)간에 삽입되며 회로의 상태 천이시에 전하의 충방전 경로를 형성하는 제1의 스위치(QN13)와, 상기 제2회로부의 입력단(N12)과 상기 제2의 전원 단자(BS2)간에 삽입되며 상기 제2회로부(12)의 출력 신호에 의해서 도통 제어되는 제2의 스위치(QP13)를 포함하는 반도체 디지탈 회로.
  2. 제1항에 있어서, 상기 제2회로부의 출력단과 접지 단자간에 삽입되며 상기 제1회로부의 출력 신호(N1)에 의해서 제어되는 제3스위치(QN24)를 포함하는 반도체 디지탈 회로.
  3. 제2항에 있어서, 상기 제2회로부의 출력단과 접지 단자간에 상기 제3의 스위치(QN44)와 직렬로 접속된 제4의 스위치(QN45)와 상기 제2회로부의 출력 신호를 지연시켜서 상기 제4의 스위치(QN45)의 제어 입력에 공급하는 지연 회로(43)를 포함하는 반도체 디지탈 회로.
  4. 제1항에 있어서, 상기 제2회로부의 입력단에 출력단(N32)과 상기 제2의 전원 단자(BS2)간에 상기 제2의 스위치(QP33)와 직렬 접속되며 상기 제1회로부로의 입력 신호에 의해서 제어되는 제5의 스위치(QP34)를 포함하는 반도체 디지탈 회로.
  5. 제1항에 있어서, 상기 제2회로부의 출력단과 접지 단자간에 삽입되며 상기 제1회로부의 출력 신호(N1)에 의해서 제어되는 제3의 스위치(QN34)와, 상기 제2회로부의 입력단(N32)과 상기 제2의 전원 단자(BS2)간에 상기 제2의 스위치(QP33)와 직렬 접속되며 상기 제1회로부로의 입력 신호에 의해서 제어되는 제5의 스위치(QP34)를 포함하는 반도체 디지탈 회로.
  6. 제1항에 있어서, 상기 상보 접속된 트랜지스터는 P채널 MOS 트랜지스터와 N채널 MOS 트랜지스터인 반도체 디지탈 회로.
KR1019910001080A 1990-01-23 1991-01-23 반도체 디지탈 회로 KR950004745B1 (ko)

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JP12975 1990-01-23
JP1297590 1990-01-23

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