DE10320795A1 - Pegelumsetz-Einrichtung - Google Patents

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DE10320795A1
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Helmut Schneider
Rüdiger Brede
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Qimonda AG
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Infineon Technologies AG
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Abstract

Die Erfindung betrifft eine Pegelumsetz-Einrichtung (21, 31, 41, 61, 71) zur Umsetzung eines Eingangs-Signals (in), welches einen ersten Spannungspegel (vint, 0) aufweist, in ein Ausgangs-Signal (out), welches einen zweiten, vom ersten Spannungspegel (vint, 0) unterschiedlichen Spannungspegel (vddq, vnwl) aufweist, wobei die Pegelumsetz-Einrichtung (21, 61) mindestens einen Transistor (24b, 25b, 64b, 65b) aufweist, und wobei in einem beim Umschalten des Ausgangs-Signals (out) entsprechend ein- oder abzuschaltenden Strompfad (29d, 24b, 69a, 69b, 64a) ein zusätzlicher Transistor (24d, 64c) vorgesehen ist, welcher - unter Steuerung durch ein Steuer-Signal (in, bin, bin'¶int¶), welches einen dem Eingangs-Signal-Spannungspegel (vint, 0) entsprechenden Spannungspegel (vint, 0) aufweist, - zum Ein- oder Abschalten des Strompfads entsprechend ein- oder abgeschaltet wird.

Description

  • Die Erfindung betrifft eine Pegelumsetz-Einrichtung gemäß Oberbegriff des Anspruchs 1.
  • Bei Halbleiter-Bauelementen, insbesondere bei Speicherbauelementen wie z.B. DRAMs (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) kann sich ein intern im Bauelement verwendeter Spannungspegel von einem außerhalb des Bauelements verwendeten externen Spannungspegel unterscheiden.
  • Insbesondere kann ein intern verwendeter Spannungspegel z.B. kleiner sein, als der extern verwendete Spannungspegel – beispielsweise kann ein intern verwendeter Spannungspegel z.B. 1,5 V oder 1,8 V betragen, und der extern verwendete Spannungspegel z.B. 2,5 V oder 2,9 V.
  • Dies kann seinen Grund z.B. darin haben, dass die externe Spannungsversorgung relativ starken Schwankungen unterworfen ist, und deshalb – damit das Bauelement fehlerfrei betrieben werden kann – mittels eines Spannungsreglers in eine (nur relativ geringen Schwankungen unterworfene, auf einen bestimmten, konstanten Wert hin geregelte) interne Spannung umgewandelt werden muß. Durch den Einsatz von Spannungsreglern kann ein Spannungsverlust eintreten, der dazu führt, dass der intern im Bauelement verwendete Spannungspegel kleiner ist, als der externe Spannungspegel. Ein gegenüber dem extern verwendeten Spannungspegel verringerter interner Spannungspegel hat z.B. den Vorteil, dass hierdurch die Verlustleistungen im Halbleiter-Bauelement reduziert werden können.
  • Alternativ oder zusätzlich kann im Bauelement z.B, auch ein gegenüber dem externen Spannungspegel „hochgeregelter" bzw. „hochgepumpter" interner verwendete Spannungspegel verwendet werden.
  • Gegebenenfalls können im Halbleiter-Bauelement auch mehrere, verschiedene interne Spannungspegel verwendet werden (z.B. 1,5 V und 1,8 V, etc.).
  • Wird intern im Bauelement ein anderer, insbesondere niedrigerer (oder werden mehrere andere, insbesondere niedrigere) Spannungspegel verwendet, als extern, müssen die intern im Halbleiter-Bauelement erzeugten Signale – vor deren Ausgabe nach außen hin – zunächst mittels sog. Pegelumsetzer in entsprechende – insbesondere höherpegelige – Signale umgewandelt werden.
  • Derartige Pegelumsetzer können z.B. eine Verstärkerschaltung aufweisen, die aus kreuzgekoppelten p- bzw. n-Kanal-Feldeffekttransistoren besteht.
  • Mit Hilfe der Verstärkerschaltung können in dem Bauelement erzeugte, interne, niederpegelige Signale – mit gewissen Verzögerungszeiten behaftet – in entsprechende höherpegelige Signale umgesetzt werden.
  • Allerdings können die bei herkömmlichen Pegelumsetzern auftretenden Verzögerungszeiten relativ groß sein.
  • Außerdem kann mit herkömmlichen Pegelumsetzern nur ein bestimmter – begrenzter – Niveau-Unterschied zwischen (insbesondere höherpegeligem) Ausgangssignal, und (insbesondere niederpegeligem) Eingangssignal erzielt werden.
    •
  • Die Erfindung hat zur Aufgabe, eine neuartige Pegelumsetz-Einrichtung bereitzustellen.
  • Sie erreicht dieses und weitere Ziele durch den Gegenstand des Anspruchs 1.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß einem Grundgedanken der Erfindung wird eine Pegelumsetz-Einrichtung zur Umsetzung eines Eingangs-Signals, welches einen ersten Spannungspegel aufweist in ein Ausgangs-Signal, welches einen zweiten, vom ersten Spannungspegel unterschiedlichen Spannungspegel aufweist bereitgestellt, wobei die Pegelumsetz-Einrichtung mindestens einen Transistor aufweist, dadurch gekennzeichnet, daß in einem beim Umschalten des Ausgangs-Signals entsprechend ein- oder abzuschaltenden Strompfad ein zusätzlicher Transistor vorgesehen ist, welcher – unter Steuerung durch ein Steuer-Signal, welches einen dem Eingangs-Signal-Spannungspegel entsprechenden Spannungspegel aufweist – zum Ein- oder Abschalten des Strompfads entsprechend ein- oder abgeschaltet wird.
  • Vorzugsweise wird als Steuer-Signal für den zusätzlichen Transistor das o.g. Eingangs-Signal verwendet, oder z.B. ein zum Eingangs-Signal inverses Signal.
  • Durch das Abschalten des (zusätzlichen) Transistors, und die Ansteuerung des entsprechenden Transistors mit einem Signal mit Eingangs- statt mit Ausgangsspannungs-Niveau (z.B. mit dem Eingangs- oder dem zum Eingangs-Signal inversen Signal) wird der abzuschaltende Strompfad bereits zu Beginn des Umschaltvorgangs in einen entsprechenden hochohmigen Zustand versetzt.
  • Hierdurch kann die Schaltgeschwindigkeit erhöht, d.h. die Verzögerungszeit beim Umschalten des Ausgangs-Signals verringert werden.
    •
  • Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
  • 1 eine schematische Darstellung einer Schaltungsanordnung eines ersten Beispiels eines Pegelumsetzers gemäß dem Stand der Technik;
  • 2 eine schematische Darstellung einer Schaltungsanordnung eines Pegelumsetzers gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
  • 3 eine schematische Darstellung einer Schaltungsanordnung eines Pegelumsetzers gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung;
  • 4 eine schematische Darstellung einer Schaltungsanordnung eines Pegelumsetzers gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung;
  • 5 eine schematische Darstellung einer Schaltungsanordnung eines weiteren, alternativen Beispiels eines Pegelumsetzers gemäß dem Stand der Technik;
  • 6 eine schematische Darstellung einer Schaltungsanordnung eines Pegelumsetzers gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung; und
  • 7 eine schematische Darstellung einer Schaltungsanordnung eines Pegelumsetzers gemäß einem weiteren, alternativen Ausführungsbeispiel der vorliegenden Erfindung.
  • In 1 ist eine schematische Darstellung einer Schaltungsanordnung eines ersten Beispiels eines Pegelumsetzers 1 gemäß dem Stand der Technik gezeigt. Der Pegelumsetzer 1 ist in ein – z.B. auf CMOS-Technologie beruhendes – DRAM-Speicherbauelement eingebaut. Er dient dazu, einen innerhalb des Speicherbauelements verwendeten internen Spannungspegel (vint) in einen außerhalb des Speicherbauelements verwendeten externen Spannungspegel (vddq) umzusetzen, wobei der intern verwendete Spannungspegel (vint) kleiner ist, als der extern verwendete Spannungspegel (vddq). Beispielsweise kann der interne Spannungspegel (vint) zwischen 1,5 V und 2,0 V betragen (hier z.B. 1,5 V oder 1,8 V), und der externe Spannungspegel (vddq) z.B. zwischen 2,5 V und 3,5 V (hier z.B. 2,5 V oder 2,9 V).
  • Wie in 1 gezeigt ist, weist der Pegelumsetzer 1 eine Verstärkerschaltung 2 auf, die vier kreuzgekoppelte Transistoren 4a, 4b, 5a, 5b umfaßt, und zwar einen ersten und einen zweiten p-Kanal-Feldeffekttransistor 4a, 4b (hier: zwei p-Kanal-MOSFETs 4a, 4b), sowie einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 5a, 5b (hier: zwei n-Kanal-MOSFETs 5a, 5b).
  • Die Source des ersten n-Kanal-Feldeffekttransistors 5a ist an die Masse (gnd) angeschlossen. Auf entsprechende Weise ist auch die Source des zweiten n-Kanal-Feldeffekttransistors 5b mit der Masse (gnd) verbunden.
  • Des weiteren ist das Gate des ersten n-Kanal-Feldeffekttransistors 5a über eine Leitung 8a mit einem Eingang 6 der Verstärkerschaltung 2 verbunden.
  • Das Gate des zweiten n-Kanal-Feldeffekttransistors 5b ist über eine Leitung 8b an den Ausgang eines Inverters 3 angeschlossen, dessen Eingang über eine Leitung 8c (und die Leitung 8a) ebenfalls mit dem Verstärkerschaltungs-Eingang 6 verbunden ist.
  • Der Drain des ersten n-Kanal-Feldeffekttransistors 5a ist über eine Leitung 9a an das Gate des zweiten p-Kanal- Feldeffekttransistors 4b angeschlossen, und über eine Leitung 9b an den Drain des ersten p-Kanal-Feldeffekttransistors 4a.
  • Auf entsprechende Weise ist der Drain des zweiten n-Kanal-Feldeffekttransistors 5b über eine Leitung 9c an das Gate des ersten p-Kanal-Feldeffekttransistors 4a angeschlossen, und über eine Leitung 9d an den Drain des zweiten p-Kanal-Feldeffekttransistors 4b, sowie – über eine Leitung 9e – an einen Ausgang 7 der Verstärkerschaltung 2.
  • Die Source des ersten und zweiten p-Kanal-Feldeffekttransistors 4a, 4b ist jeweils an die Versorgungsspannung (externe Spannung) angeschlossen. Diese weist, wie bereits oben erläutert wurde – im Vergleich zur intern verwendeten Spannung – einen relativ hohen Spannungspegel (vddq) auf.
  • Am Eingang 6 der Verstärkerschaltung 2 liegt ein internes Signal (in) des DRAM-Speicherbauelements an (welches somit auch am Gate des ersten n-Kanal-Feldeffekttransistors 5a anliegt, bzw. – in inverser bzw. komplementärer Form (Signal bin) – am Gate des zweiten n-Kanal-Feldeffekttransistors 5b).
  • Die internen Signale (in bzw. bin) weisen – wie bereits oben erläutert wurde – (jeweils im entsprechenden, „logisch hohen" Zustand) im Vergleich zum extern verwendeten Spannungspegel (vddq) den relativ niedrigen, intern verwendeten Spannungspegel (vint) auf.
  • Mit Hilfe der Verstärkerschaltung 2 wird das am Eingang 6 der Verstärkerschaltung 2 anliegende interne Signal (in) in ein – diesem Signal (in) entsprechendes, am Ausgang 7 der Verstärkerschaltung 2 abgreifbares – Signal (out) umgesetzt, welches den o.g. – relativ hohen – externen Spannungspegel (vddq) aufweist.
  • Wechselt das am Eingang 6 der Verstärkerschaltung 2 anliegende interne Signal (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand (und das komplementäre interne Signal (bin) von einem Zustand „logisch hoch" auf einen Zustand „logisch niedrig"), ändert das entsprechende, am Ausgang 7 der Verstärkerschaltung 2 abgreifbare Signal (out) seinen Zustand von „logisch niedrig" auf „logisch hoch" – allerdings aufgrund interner Signallaufzeiten innerhalb der Verstärkerschaltung 2 erst nach einer gewissen Verzögerungszeit.
  • Auf entsprechende Weise ändert bei einem Wechsel des Zustands des internen Signals (in) von „logisch hoch" auf „logisch niedrig" (und einem Wechsel des Zustands des komplementären internen Signal (bin) von „logisch niedrig" auf „logisch hoch") das entsprechende am Ausgang 7 abgreifbare Signal (out) – ebenfalls mit einer gewissen gewissen Verzögerungszeit behaftet – seinen Zustand von „logisch hoch" auf „logisch niedrig".
  • In 2 ist eine schematische Darstellung einer Schaltungsanordnung eines Pegelumsetzers 21 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Der Pegelumsetzer 21 ist entsprechend wie der in 1 gezeigte Pegelumsetzer 1 in ein – z.B. auf CMOS-Technologie beruhendes – Halbleiter-Speicherbauelement, insbesondere ein DRAM-Speicherbauelement eingebaut. Er dient dazu, einen innerhalb des Speicherbauelements verwendeten internen Spannungspegel (vint) in einen außerhalb des Speicherbauelements verwendeten externen Spannungspegel (vddq) umzusetzen, wobei der intern verwendete Spannungspegel (vint) kleiner ist, als der extern verwendete Spannungspegel (vddq). Beispielsweise kann der interne Spannungspegel (vint) zwischen z.B. 1,5 V und 2,0 V betragen (hier z.B. 1,5 V oder 1,8 V), und der externe Spannungspegel (vddq) z.B. zwischen 2,5 V und 3,5 V (hier z.B. 2,5 V oder 2,9 V).
  • Wie in 2 gezeigt ist, weist der Pegelumsetzer 21 eine Verstärkerschaltung 22 auf, die – entsprechend ähnlich wie der in 1 gezeigte Pegelumsetzer 1 – vier kreuzgekoppelte Transistoren 24a, 24b, 25a, 25b umfaßt (und zwar einen ersten und einen zweiten p-Kanal-Feldeffekttransistor 24a, 24b (hier: zwei p-Kanal-MOSFETs 24a, 24b), sowie einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 25a, 25b (hier: zwei n-Kanal-MOSFETs 25a, 25b), sowie – anders als bei dem in 1 gezeigten Pegelumsetzer 1, und wie im folgenden noch genauer erläutert wird – zwei zusätzliche Transistoren 24c, 24d (und zwar einen dritten und einen vierten p-Kanal-Feldeffekttransistor 24c, 24d (hier: zwei p-Kanal-MOSFETs 24c, 24d)).
  • Entsprechend ähnlich wie bei dem in 1 gezeigten ersten Feldeffekttransistor 5a ist beim Pegelumsetzer 21 die Source des ersten n-Kanal-Feldeffekttransistors 25a an die Masse (gnd) angeschlossen. Auf entsprechende Weise (und entsprechend ähnlich wie bei dem in 1 gezeigten Feldeffekttransistor 5b) ist auch die Source des zweiten n-Kanal-Feldeffekttransistors 25b mit der Masse (gnd) verbunden.
  • Des weiteren ist das Gate des ersten n-Kanal-Feldeffekttransistors 25a über eine Leitung 28a mit einem Eingang 26 der Verstärkerschaltung 22 verbunden.
  • Das Gate des zweiten n-Kanal-Feldeffekttransistors 25b ist (entsprechend ähnlich wie das Gate des zweiten Feldeffekttransistors 5b beim in 1 gezeigten Pegelumsetzer 1) über eine Leitung 28b an den Ausgang eines Inverters 23 angeschlossen, dessen Eingang über eine Leitung 28c ebenfalls mit dem Verstärkerschaltungs-Eingang 26 verbunden ist.
  • Der Drain des ersten n-Kanal-Feldeffekttransistors 25a ist (entsprechend ähnlich. wieder Drain des in 1 gezeigten ersten Feldeffekttransistors 5a) über eine Leitung 29a an das Gate des zweiten p-Kanal-Feldeffekttransistors 24b angeschlossen, und über eine Leitung 29b an den Drain des ersten p-Kanal-Feldeffekttransistors 24a.
  • Auf entsprechende Weise (entsprechend ähnlich wie der Drain des in 1 gezeigten zweiten Feldeffekttransistors 5b) ist der Drain des zweiten n-Kanal-Feldeffekttransistors 25b über eine Leitung 29c an das Gate des ersten p-Kanal-Feldeffekttransistors 24a angeschlossen, und über eine Leitung 29d an den Drain des zweiten p-Kanal-Feldeffekttransistors 24b, sowie – über eine Leitung 29e – an einen Ausgang 27 der Verstärkerschaltung 22.
  • Die Source des ersten und zweiten p-Kanal-Feldeffekttransistors 24a, 24b ist – anders als bei dem in 1 gezeigten ersten und zweiten Feldeffekttransistor 4a, 4b – nicht jeweils direkt an die Versorgungsspannung (externe Spannung) angeschlossen, sondern jeweils unter Zwischenschaltung des dritten bzw. vierten p-Kanal-Feldeffekttransistors 24c, 24d.
  • Dabei ist die Source des ersten p-Kanal-Feldeffekttransistors 24a an den Drain des dritten p-Kanal-Feldeffekttransistors 24c angeschlossen, und die Source des zweiten p-Kanal-Feldeffekttransistors 24b an den Drain des vierten p-Kanal-Feldeffekttransistors 24d.
  • Wie in 2 weiter gezeigt ist, ist die Source des dritten p-Kanal-Feldeffekttransistors 24c an die Versorgungsspannung (mit dem im Vergleich zur internen Spannung relativ hohen Spannungspegel vddq) angeschlossen, und das Gate des dritten p-Kanal-Feldeffekttransistors 24c über eine Leitung 28e (und die o.g. Leitung 28a) an den Eingang 26 der Verstärkerschaltung 22 bzw. des Pegelumsetzers 21.
  • Auf entsprechende Weise ist die Source des vierten p-Kanal-Feldeffekttransistors 24d an die Versorgungsspannung (mit dem im Vergleich zur internen Spannung relativ hohen Spannungspegel vddq) angeschlossen, und das Gate des vierten p-Kanal-Feldeffekttransistors 24d über eine Leitung 28d (und die o.g. Leitung 28b) an den Ausgang des Inverters 23.
  • Am Eingang 26 der Verstärkerschaltung 22 bzw. des Pegelumsetzers 21 liegt ein internes Signal (in) („Eingans-Signal") des DRAM-Speicherbauelements an (welches somit auch am Gate des ersten n-Kanal-Feldeffekttransistors 25a anliegt, sowie am Gate des dritten p-Kanal-Feldeffekttransistors 24c, bzw. – in inverser bzw. komplementärer Form (Signal bin) – am Gate des zweiten n-Kanal-Feldeffekttransistors 25b, und am Gate des vierten p-Kanal-Feldeffekttransistors 24d).
  • Die internen Signale (in bzw. bin) weisen – wie bereits oben erläutert wurde – (jeweils im entsprechenden, „logisch hohen" Zustand) im Vergleich zum extern verwendeten Spannungspegel (vddq) den relativ niedrigen, intern verwendeten Spannungspegel (vint) auf.
  • Mit Hilfe der Verstärkerschaltung 22 wird das am Eingang 26 der Verstärkerschaltung 22 anliegende interne Signal (in) in ein – diesem Signal (in) entsprechendes, am Ausgang 27 der Verstärkerschaltung 22 abgreifbares – Signal (out) umgesetzt, welches den o.g. – relativ hohen – externen Spannungspegel (vddq) aufweist.
  • Wechselt das am Eingang 26 der Verstärkerschaltung 22 anliegende interne Signal (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand (und das komplementäre interne Signal (bin) von einem Zustand „logisch hoch" auf einen Zustand „logisch niedrig"), und damit das am Drain des ersten n-Kanal-Feldeffekttransistor 25a ausgegebene Signal von „logisch hoch" auf „logisch niedrig" (und komplementär das am Drain des zweiten n-Kanal-Feldeffekttransistor 25b ausgegebene Signal von „logisch niedrig" auf „logisch hoch"), ändert das entsprechende, am Ausgang 27 der Verstärkerschaltung 22 abgreifbare Signal (out) seinen Zustand von „logisch niedrig" auf „logisch hoch".
  • Hierbei wird der Transistor 24b in einen leitenden, und der Transistor 24a in einen gesperrten Zustand gebracht (wodurch der Strompfad I1, hier: der Drain-Source-Strompfad des Transistors 24a abgeschaltet wird).
  • Auf entsprechende Weise ändert bei einem Wechsel des Zustands des internen Signals (in) von „logisch hoch" auf „logisch niedrig" (und einem Wechsel des Zustands des komplementären internen Signal (bin) von „logisch niedrig" auf „logisch hoch") das am Drain des ersten n-Kanal-Feldeffekttransistors 25a ausgegebene Signal seinen Zustand von „logisch niedrig" auf „logisch hoch" (und komplementär das am Drain des zweiten n-Kanal-Feldeffekttransistors 25b ausgegebene Signal seinen Zustand von „logisch hoch" auf „logisch niedrig"), und somit das entsprechende am Ausgang 27 abgreifbare Signal (out) seinen Zustand von „logisch hoch" auf „logisch niedrig".
  • Hierbei wird der Transistor 24a in einen leitenden, und der Transistor 24b in einen gesperrten Zustand gebracht (wodurch der Strompfad I2, hier: der Drain-Source-Strompfad des Transistors 24b abgeschaltet wird).
  • Wie aus 2 hervorgeht, sind in den jeweils abzuschaltenden Strompfad I1 bzw. I2 (hier: den den Drain-Source-Strompfad des ersten p-Kanal-Feldeffekttransistors 24a umfassenden Strompfad, bzw. den den Drain-Source-Strompfad des zweiten p-Kanal-Feldeffekttransistors 24b umfassenden Strompfad) die o.g. – zusätzlichen – Transistoren 24c, 24d (hier: der dritte und vierte p-Kanal-Feldeffekttransistor 24c, 24d) geschaltet.
  • Wechselt – wie oben erläutert – das am Eingang 26 der Verstärkerschaltung 22 anliegende interne Signal (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand (und das komplementäre interne Signal (bin) von einem Zustand „logisch hoch" auf einen Zustand „logisch niedrig"), wird der – zusätzliche – Transistor 24c in einen gesperrten Zustand gebracht (d.h. abgeschaltet), und der – zusätzliche – Transistor 24d in einen leitenden Zustand (d.h. eingeschaltet).
  • Wechselt umgekehrt das am Eingang 26 der Verstärkerschaltung 22 anliegende interne Signal (in) von einem „logisch hohen" auf einen „logisch niedrigen" Zustand, und das komplementäre interne Signal (bin) von einem Zustand „logisch niedrig" auf einen Zustand „logisch hoch", wird der – zusätzliche – Transistor 24c in einen leitenden Zustand gebracht (d.h. eingeschaltet), und der – zusätzliche – Transistor 24d gesperrt (d.h. abgeschaltet).
  • Durch das Abschalten des jeweiligen (zusätzlichen) Transistors 24c bzw. 24d im jeweils abzuschaltenden Strompfad I1 bzw. I2, und die oben erläuterte Ansteuerung des entsprechenden Transistors 24c bzw. 24d mit einem Signal mit Eingangs- statt mit Ausgangsspannungsniveau (d.h. mit dem o.g. internen Signal (in) bzw. (bin)) wird der jeweils abzuschaltende Strompfad I1 bzw. I2 jeweils bereits zu Beginn des Schaltvorgangs in einen entsprechenden hochohmigen Zustand versetzt.
  • Hierdurch kann die Schaltgeschwindigkeit erhöht, d.h. die Verzögerungszeit beim Umschalten des Ausgangs-Signals (out) verringert werden.
  • Des weiteren können die beim Umschalten fließenden Querströme verringert werden, wodurch höhere Niveau-Unterschiede zwischen Ausgangs-Signal (out), und Eingangs-Signal (in) erzielt werden können, als bei entsprechenden, herkömmlichen Schaltungen.
  • In 3 ist eine schematische Darstellung einer Schaltungsanordnung eines Pegelumsetzers 31 gemäß einem weiteren, zweiten Ausführungsbeispiels der vorliegenden Erfindung gezeigt. Der Pegelumsetzer 31 ist entsprechend wie die in 1 und 2 gezeigten Pegelumsetzer 1, 21 in ein – z.B. auf CMOS-Technologie beruhendes – Halbleiter-Speicherbauelement, insbesondere ein DRAM-Speicherbauelement eingebaut. Er dient dazu, einen innerhalb des Speicherbauelements verwendeten internen Spannungspegel (vint) in einen außerhalb des Speicherbauelements verwendeten externen Spannungspegel (vddq) umzusetzen, wobei der intern verwendete Spannungspegel (vint) kleiner ist, als der extern verwendete Spannungspegel (vddq). Beispielsweise kann der interne Spannungspegel (vint) zwischen 1,5 V und 2,0 V betragen (hier z.B. 1,5 V oder 1,8 V), und der externe Spannungspegel (vddq) z.B. zwischen 2,5 V und 3,5 V (hier z.B. 2,5 V oder 2,9 V).
  • Wie in 3 gezeigt ist, weist der Pegelumsetzer 31 eine Verstärkerschaltung 32 auf, die – entsprechend ähnlich wie der in 2 gezeigte Pegelumsetzer 21 – vier kreuzgekoppelte Transistoren 34a, 34b, 35a, 35b umfaßt (und zwar einen ersten und einen zweiten p-Kanal-Feldeffekttransistor 34a, 34b (hier zwei p-Kanal-MOSFETs 34a, 34b), sowie einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 35a, 35b (hier zwei n-Kanal-MOSFETs 35a, 5b), sowie – entsprechend ähnlich wie der in 2 gezeigte Pegelumsetzer 21, und wie im folgenden noch genauer erläutert wird – zwei zusätzliche Transistoren 34c, 34d (und zwar einen dritten und einen vierten p-Kanal-Feldeffekttransistor 34c, 34d (hier: zwei p-Kanal-MOSFETs 34c, 34d)).
  • Entsprechend ähnlich wie bei den in 1 und 2 gezeigten Feldeffekttransistoren 5a, 25a ist beim Pegelumsetzer 31 die Source des ersten n-Kanal-Feldeffekttransistors 35a an die Masse (gnd) angeschlossen. Auf entsprechende Weise (und entsprechend ähnlich wie bei den in 1 und 2 gezeigten Feldeffekttransistor 5b, 25b) ist auch die Source des zweiten n-Kanal-Feldeffekttransistors 35b mit der Masse (gnd) verbunden.
  • Des weiteren ist das Gate des ersten n-Kanal-Feldeffekttransistors 35a über eine Leitung 38a mit einem Eingang 36 der Verstärkerschaltung 32 verbunden.
  • Das Gate des zweiten n-Kanal-Feldeffekttransistors 35b ist (entsprechend ähnlich wie das Gate des Feldeffekttransistors 5b, 25b beim in 1 und 2 gezeigten Pegelumsetzer 1, 21) über eine Leitung 38b an den Ausgang eines Inverters 33 angeschlossen, dessen Eingang über eine Leitung 38c ebenfalls mit dem Verstärkerschaltungs-Eingang 36 verbunden ist.
  • Der Drain des ersten n-Kanal-Feldeffekttransistors 35a ist (entsprechend ähnlich wie der Drain des in 1 und 2 gezeigten Feldeffekttransistors 5a, 25a) über eine Leitung 39a an das Gate des zweiten p-Kanal-Feldeffekttransistors 34b angeschlossen.
  • Auf entsprechende Weise (entsprechend ähnlich wie der Drain des in 1 und 2 gezeigten Feldeffekttransistors 5b, 25b) ist der Drain des zweiten n-Kanal-Feldeffekttransistors 35b über eine Leitung 39c an das Gate des ersten p-Kanal-Feldeffekttransistors 34a angeschlossen, sowie – über eine Leitung 39e – an einen Ausgang 37 der Verstärkerschaltung 32.
  • Des weiteren ist der Drain des ersten bzw. zweiten n-Kanal-Feldeffekttransistors 35a, 35b – anders als bei dem in 1 und 2 gezeigten ersten und zweiten n-Kanal-Feldeffekttransistor 35a, 35b – nicht jeweils direkt an den Drain des ersten bzw. zweiten p-Kanal-Feldeffekttransistors 34a, 34b angeschlossen, sondern jeweils unter Zwischenschaltung des dritten bzw. vierten p-Kanal-Feldeffekttransistors 34c, 34d.
  • Dabei ist der Drain des ersten n-Kanal-Feldeffekttransistors 35a an den Drain des dritten p-Kanal-Feldeffekttransistors 34c angeschlossen, und der Drain des zweiten n-Kanal-Feldeffekttransistors 35b an den Drain des vierten p-Kanal-Feldeffekttransistors 34d.
  • Des weiteren ist die Source des dritten p-Kanal-Feldeffekttransistors 34c an den Drain des ersten p-Kanal-Feldeffekttransistors 34a angeschlossen, und die Source des vierten p-Kanal-Feldeffekttransistors 34d an den Drain des zweiten p-Kanal-Feldeffekttransistors 34b.
  • Die Source des ersten und zweiten p-Kanal-Feldeffekttransistors 34a, 34b ist jeweils direkt an die Versorgungsspannung (externe Spannung) angeschlossen. Diese weist, wie bereits oben erläutert wurde – im Vergleich zur intern verwendeten Spannung – einen relativ hohen Spannungspegel (vddq) auf.
  • Wie in 3 weiter gezeigt ist, ist das Gate des dritten p-Kanal-Feldeffekttransistors 34c über eine Leitung 38e (und die o.g. Leitung 38a) an den Eingang 36 der Verstärkerschaltung 32 bzw. des Pegelumsetzers 31 angeschlossen.
  • Auf entsprechende Weise ist das Gate des vierten p-Kanal-Feldeffekttransistors 34d über eine Leitung 38d (und die o.g. Leitung 38b) an den Ausgang des Inverters 33 angeschlossen (dessen Eingang – wie bereits erläutert wurde – über eine Leitung 38c mit dem Verstärkerschaltungs-Eingang 36 verbunden ist).
  • Am Eingang 36 der Verstärkerschaltung 32 bzw. des Pegelumsetzers 31 liegt ein internes Signal (in) („Eingangs-Signal") des DRAM-Speicherbauelements an (welches somit auch am Gate des ersten n-Kanal-Feldeffekttransistors 35a anliegt, sowie am Gate des dritten p-Kanal-Feldeffekttransistors 34c, bzw. – in inverser bzw. komplementärer Form (Signal bin) – am Gate des zweiten n-Kanal-Feldeffekttransistors 35b, und am Gate des vierten p-Kanal-Feldeffekttransistors 34d).
  • Die internen Signale (in bzw. bin) weisen – wie bereits oben erläutert wurde – (jeweils im entsprechenden, „logisch hohen" Zustand) im Vergleich zum extern verwendeten Spannungspegel (vddq) den relativ niedrigen, intern verwendeten Spannungspegel (vint) auf.
  • Mit Hilfe der Verstärkerschaltung 32 wird das am Eingang 36 der Verstärkerschaltung 32 anliegende interne Signal (in) in ein – diesem Signal (in) entsprechendes, am Ausgang 37 der Verstärkerschaltung 32 abgreifbares – Signal (out) umgesetzt, welches den o.g. – relativ hohen – externen Spannungspegel (vddq) aufweist.
  • Wechselt das am Eingang 36 der Verstärkerschaltung 32 anliegende interne Signal (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand (und das komplementäre interne Signal (bin) von einem Zustand „logisch hoch" auf einen Zustand „logisch niedrig"), und damit das am Drain des ersten n-Kanal-Feldeffekttransistors 35a ausgegebene Signal von „logisch hoch" auf „logisch niedrig" (und komplementär das am Drain des zweiten n-Kanal-Feldeffekttransistors 35b ausgegebene Signal von „logisch niedrig" auf „logisch hoch"), ändert das entsprechende, am Ausgang 37 der Verstärkerschaltung 32 abgreifbare Signal (out) seinen Zustand von „logisch niedrig" auf „logisch hoch".
  • Hierbei wird der Transistor 34b in einen leitenden, und der Transistor 34a in einen gesperrten Zustand gebracht (wodurch der Strompfad I1, hier: der Drain-Source-Strompfad des Transistors 34a abgeschaltet wird).
  • Auf entsprechende Weise ändert bei einem Wechsel des Zustands des internen Signals (in) von „logisch hoch" auf „logisch niedrig" (und einem Wechsel des Zustands des komplementären internen Signal (bin) von „logisch niedrig" auf „logisch hoch") das am Drain des ersten n-Kanal-Feldeffekttransistors 35a ausgegebene Signal seinen Zustand von „logisch niedrig" auf „logisch hoch" (und komplementär das am Drain des zweiten n-Kanal-Feldeffekttransistors 35b ausgegebene Signal seinen Zustand von „logisch hoch" auf „logisch niedrig"), und somit das entsprechende am Ausgang 37 abgreifbare Signal (out) seinen Zustand von „logisch hoch" auf „logisch niedrig".
  • Hierbei wird der Transistor 34a in einen leitenden, und der Transistor 34b in einen gesperrten Zustand gebracht (wodurch der Strompfad I2, hier: der Drain-Source-Strompfad des Transistors 34b abgeschaltet wird).
  • Wie aus 3 hervorgeht, sind in den jeweils abzuschaltenden Strompfad I1 bzw. I2 (hier: den den Drain-Source-Strompfad des ersten p-Kanal-Feldeffekttransistors 34a umfassenden Strompfad, bzw. den den Drain-Source-Strompfad des zweiten p-Kanal-Feldeffekttransistors 34b umfassenden Strompfad) die o.g. – zusätzlichen – Transistoren 34c, 34d (hier: der dritte und vierte p-Kanal-Feldeffekttransistor 34c, 34d) geschaltet.
  • Wechselt – wie oben erläutert – das am Eingang 36 der Verstärkerschaltung 32 anliegende interne Signal (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand (und das komplementäre interne Signal (bin) von einem Zustand „logisch hoch" auf einen Zustand „logisch niedrig"), wird der – zusätzliche – Transistor 34c in einen gesperrten Zustand gebracht (und der Transistor – zusätzliche – 34d in einen leitenden Zustand).
  • Wechselt umgekehrt das am Eingang 36 der Verstärkerschaltung 32 anliegende interne Signal (in) von einem „logisch hohen" auf einen „logisch niedrigen" Zustand, und das komplementäre interne Signal (bin) einem Zustand „logisch niedrig" auf einen Zustand „logisch hoch", wird der – zusätzliche – Transistor 34c in einen leitenden Zustand gebracht, und der – zusätzliche – Transistor 34d gesperrt.
  • Durch das Abschalten des jeweiligen (zusätzlichen) Transistors 34c bzw. 34d im jeweils abzuschaltenden Strompfad I1 bzw. I2, und die oben erläuterte Ansteuerung des entsprechenden Transistors 34c bzw. 34d mit einem Signal mit Eingangs- statt mit Ausgangsspannungsniveau (d.h. mit dem o.g. internen Signal (in) bzw. (bin)) wird der jeweils abzuschaltende Strompfad I1 bzw. I2 jeweils bereits zu Beginn des Schaltvorgangs in einen entsprechenden hochohmigen Zustand versetzt.
  • Hierdurch kann die Schaltgeschwindigkeit erhöht, d.h. die Verzögerungszeit beim Umschalten des Ausgangs-Signals (out) verringert werden.
  • Des weiteren können die beim Umschalten fließenden Querströme verringert werden, wodurch höhere Niveau-Unterschiede zwischen Ausgangs-Signal (out), und Eingangs-Signal (in) erzielt werden können, als bei entsprechenden, herkömmlichen Schaltungen.
  • In 4 ist eine schematische Darstellung einer Schaltungsanordnung eines Pegelumsetzers 41 gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung gezeigt. Der Pegelumsetzer 41 ist entsprechend wie die in 1, 2 und 3 gezeigten Pegelumsetzer 1, 21, 31 in ein – z.B. auf CMOS-Technologie beruhendes – Halbleiter-Speicherbauelement, insbesondere ein DRAM-Speicherbauelement eingebaut. Er dient – wie im folgenden noch genauer erläutert wird – dazu, innerhalb des Speicherbauelements verwendete interne Spannungspegel in entsprechende außerhalb des Speicherbauelements verwendete externe Spannungspegel umzusetzen.
  • Wie in 4 gezeigt ist, weist der Pegelumsetzer 41 eine Verstärkerschaltung 42 auf, die – entsprechend ähnlich wie die in 1, 2 und 3 gezeigten Pegelumsetzer 1, 21, 31 – vier kreuzgekoppelte Transistoren 44a, 44b, 45a, 45b umfaßt (und zwar einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 44a, 44b (hier: zwei n-Kanal-MOSFETs 44a, 44b), sowie einen ersten und einen zweiten p-Kanal-Feldeffekttransistor 45a, 45b (hier: zwei p-Kanal-MOSFETs 45a, 45b), sowie – anders als bei entsprechenden, herkömmlichen Schaltungen, und wie im folgenden noch genauer erläutert wird – zwei zusätzliche Transistoren 44c, 44d (und zwar einen dritten und einen vierten n-Kanal-Feldeffekttransistor 44c, 44d (hier: zwei n-Kanal-MOSFETs 44c, 44d))).
  • Die Source des ersten p-Kanal-Feldeffekttransistors 45a ist an eine erste, interne Spannung angeschlossen. Diese weist einen ersten, internen (hier: positiven) Spannungspegel (vint) auf, der z.B. zwischen +1,5 V und +2,0 V betragen kann (hier z.B. +1,5 V oder +1,8 V).
  • Auf entsprechende Weise wie beim ersten p-Kanal-Feldeffekttransistor 45a ist auch die Source des zweiten p-Kanal-Feldeffekttransistors 45b mit der ersten, internen Spannung (mit einem positiven Spannungspegel (vint) von z.B. +1,5 V oder +1,8 V) verbunden.
  • Des weiteren ist das Gate des ersten p-Kanal-Feldeffekttransistors 45a über eine Leitung 48a mit einem Eingang 46 der Verstärkerschaltung 42 verbunden.
  • Das Gate des zweiten p-Kanal-Feldeffekttransistors 45b ist über eine Leitung 48b an den Ausgang eines Inverters 43 angeschlossen, dessen Eingang über eine Leitung 48c ebenfalls mit dem Verstärkerschaltungs-Eingang 46 verbunden ist.
  • Der Drain des ersten p-Kanal-Feldeffekttransistors 45a ist über eine Leitung 49a an das Gate des zweiten n-Kanal-Feldeffekttransistors 44b angeschlossen, und über eine Leitung 49b an den Drain des ersten n-Kanal-Feldeffekttransistors 44a.
  • Auf entsprechende Weise ist der Drain des zweiten p-Kanal-Feldeffekttransistors 45b über eine Leitung 49c an das Gate des ersten n-Kanal-Feldeffekttransistors 44a angeschlossen, und über eine Leitung 49d an den Drain des zweiten n-Kanal-Feldeffekttransistors 44b, sowie – über eine Leitung 49e – an einen Ausgang 47 der Verstärkerschaltung 42.
  • Die Source des ersten und zweiten n-Kanal-Feldeffekttransistors 44a, 44b ist – anders als bei entsprechenden herkömmlichen Schaltungen – nicht jeweils direkt an eine zweite, interne Spannung (mit einem – negativen – Spannungspegel (vnwl) von z.B. zwischen –0,2 V und –0,6 V, insbesondere –0,4 V) angeschlossen, sondern jeweils unter Zwischenschaltung des dritten bzw. vierten n-Kanal-Feldeffekttransistors 44c, 44d.
  • Dabei ist die Source des ersten n-Kanal-Feldeffekttransistors 44a an den Drain des dritten n-Kanal-Feldeffekttransistors 44c angeschlossen, und die Source des zweiten n-Kanal-Feldeffekttransistors 44b an den Drain des vierten n-Kanal-Feldeffekttransistors 44d.
  • Wie in 4 weiter gezeigt ist, ist die Source des dritten n-Kanal-Feldeffekttransistors 44c an die o.g. zweite, interne Spannung (mit dem o.g. Spannungspegel vnwl) angeschlossen, und das Gate des dritten n-Kanal-Feldeffekttransistors 44c über eine Leitung 48e (und die o.g. Leitung 48a) an den Eingang 46 der Verstärkerschaltung 42 bzw. des Pegelumsetzers 41.
  • Auf entsprechende Weise ist die Source des vierten n-Kanal-Feldeffekttransistors 44d an die o.g. zweite, interne Spannung (mit dem o.g. Spannungspegel vnwl) angeschlossen, und das Gate des vierten n-Kanal-Feldeffekttransistors 44d über eine Leitung 48d (und die o.g. Leitung 48b) an den Ausgang des Inverters 43.
  • Am Eingang 46 der Verstärkerschaltung 42 bzw. des Pegelumsetzers 41 liegt ein internes Signal (in) („Eingangs-Signal") des DRAM-Speicherbauelements an (welches somit auch am Gate des ersten p-Kanal-Feldeffekttransistors 45a anliegt, sowie am Gate des dritten n-Kanal-Feldeffekttransistors 44c, bzw. – in inverser bzw. komplementärer Form (Signal bin) – am Gate des zweiten p-Kanal-Feldeffekttransistors 45b, und am Gate des vierten n-Kanal-Feldeffekttransistors 44d).
  • Die internen Signale (in bzw. bin) weisen – im entsprechenden, „logisch hohen" Zustand – den o.g. (ersten) internen Spannungspegel (vint) auf (hier z.B. +1,5 V oder +1,8 V), und – im entsprechenden, „logisch niedrigen" Zustand – einen entsprechenden, niedrigeren Spannungspegel (z.B. 0 V (Erde-Spannung)).
  • Mit Hilfe der Verstärkerschaltung 42 wird das am Eingang 46 der Verstärkerschaltung 42 anliegende interne Signal (in) in ein – diesem Signal (in) entsprechendes, am Ausgang 47 der Verstärkerschaltung 42 abgreifbares – Signal (out) umgesetzt, welches – im entsprechenden, „logisch hohen" Zustand – den o.g. (ersten, positiven) internen Spannungspegel (vint) aufweist (hier z.B. +1,5 V oder +1,8 V), und – im entsprechenden, „logisch niedrigen" Zustand – den o.g. (zweiten, negativen) internen Spannungspegel (vnwl) von z.B. zwischen –0,2 V und –0,6 V, insbesondere von –0,4 V.
  • Wechselt das am Eingang 46 der Verstärkerschaltung 42 anliegende interne Signal (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand (und das komplementäre interne Signal (bin) von einem Zustand „logisch hoch" auf einen Zustand „logisch niedrig"), und damit das am Drain des ersten p-Kanal-Feldeffekttransistors 45a ausgegebene Signal von „logisch hoch" auf „logisch niedrig" (und komplementär das am Drain des zweiten p-Kanal-Feldeffekttransistors 45b ausgegebene Signal von „logisch niedrig" auf „logisch hoch"), ändert das entsprechende, am Ausgang 47 der Verstärkerschaltung 42 abgreifbare Signal (out) seinen Zustand von „logisch niedrig" auf „logisch hoch".
  • Hierbei wird der Transistor 44b in einen gesperrten, und der Transistor 44a in einen leitenden Zustand gebracht (wodurch der Strompfad I2, hier: der Drain-Source-Strompfad des Transistors 44b abgeschaltet wird).
  • Auf entsprechende Weise ändert bei einem Wechsel des Zustands des internen Signals (in) von „logisch hoch" auf „logisch niedrig" (und einem Wechsel des Zustands des komplementären internen Signal (bin) von „logisch niedrig" auf „logisch hoch") das am Drain des ersten p-Kanal-Feldeffekttransistors 45a ausgegebene Signal seinen Zustand von „logisch niedrig" auf „logisch hoch" (und komplementär das am Drain des zweiten p-Kanal-Feldeffekttransistors 45b ausgegebene Signal seinen Zustand von „logisch hoch" auf „logisch niedrig"), und somit das entsprechende am Ausgang 47 abgreifbare Signal (out) seinen Zustand von „logisch hoch" auf „logisch niedrig".
  • Hierbei wird der Transistor 44a in einen gesperrten, und der Transistor 44b in einen leitenden Zustand gebracht (wodurch der Strompfad I1, hier: der Drain-Source-Strompfad des Transistors 44a abgeschaltet wird).
  • Wie aus 4 hervorgeht, sind in den jeweils abzuschaltenden Strompfad I1 bzw. I2 (hier: den den Drain-Source-Strompfad des ersten n-Kanal-Feldeffekttransistors 44a umfassenden Strompfad, bzw. den den Drain-Source-Strompfad des zweiten n-Kanal-Feldeffekttransistors 44b umfassenden Strompfad) die o.g. – zusätzlichen – Transistoren 44c, 44d (hier: der dritte und vierte n-Kanal-Feldeffekttransistor 44c, 44d) geschaltet.
  • Wechselt – wie oben erläutert – das am Eingang 46 der Verstärkerschaltung 42 anliegende interne Signal (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand (und das komplementäre interne Signal (bin) von einem Zustand „logisch hoch" auf einen Zustand „logisch niedrig"), wird der – zusätzliche – Transistor 44c in einen leitenden Zustand gebracht (und der – zusätzliche – Transistor 44d in einen gesperrten Zustand).
  • Wechselt umgekehrt das am Eingang 46 der Verstärkerschaltung 42 anliegende interne Signal (in) von einem „logisch hohen" auf einen „logisch niedrigen" Zustand, und das komplementäre interne Signal (bin) von einem Zustand „logisch niedrig" auf einen Zustand „logisch hoch", wird der – zusätzliche – Transistor 44c in einen gesperrten Zustand gebracht, und der – zusätzliche – Transistor 44d leitend.
  • Durch das Abschalten des jeweiligen (zusätzlichen) Transistors 44c bzw. 44d im jeweils abzuschaltenden Strompfad I1 bzw. I2, und die oben erläuterte Ansteuerung des entsprechenden Transistors 44c bzw. 44d mit einem Signal mit Eingangs- statt mit Ausgangsspannungsniveau (d.h. mit dem o.g. internen Signal (in) bzw. (bin)) wird der jeweils abzuschaltende Strompfad I1 bzw. I2 jeweils bereits zu Beginn des Schaltvorgangs in einen entsprechenden hochohmigen Zustand versetzt.
  • Hierdurch kann die Schaltgeschwindigkeit erhöht, d.h. die Verzögerungszeit beim. Umschalten des Ausgangs-Signals (out) verringert werden.
  • Des weiteren können die beim Umschalten fließenden Querströme verringert werden, wodurch höhere Niveau-Unterschiede zwischen Ausgangs-Signal (out), und Eingangs-Signal (in) erzielt werden können, als bei entsprechenden, herkömmlichen Schaltungen.
  • Bei weiteren, alternativen, hier nicht explizit dargestellten Ausführungsbeispielen können den zusätzlichen Transistoren 44c, 44d entsprechende Transistoren jeweils auch an entsprechend anderer Stelle in den jeweils abzuschaltenden Strompfad I1 bzw. I2 geschaltet sein, als bei dem in 4 gezeigten Ausführungsbeispiel.
  • Beispielsweise kann ein dem Transistor 44c entsprechender (und entsprechend angesteuerter) Transistor statt zwischen die Source des ersten n-Kanal-Feldeffekttransistors 44a, und die o.g. zweite, interne Spannung (mit dem o.g. Spannungspegel vnwl) auch z.B. zwischen den Drain des ersten n-Kanal-Feldeffekttransistors 44a, und den Drain des ersten p-Kanal-Feldeffekttransistors 45a geschaltet sein (so dass der Drain des entsprechenden Transistors mit dem Drain des ersten p-Kanal-Feldeffekttransistors 45a, und der Leitung 49a verbunden ist).
  • Des weiteren kann dann ein dem Transistor 44d entsprechender (und entsprechend angesteuerter) Transistor statt zwischen die Source des zweiten n-Kanal-Feldeffekttransistors 44b, und die o.g. zweite, interne Spannung (mit dem o.g. Spannungspegel vnwl) auch z.B. zwischen den Drain des zweiten n-Kanal-Feldeffekttransistors 44b, und den Drain des zweiten p-Kanal-Feldeffekttransistors 45b geschaltet sein (so dass der Drain des entsprechenden Transistors mit dem Drain des zweiten p-Kanal-Feldeffekttransistors 45b, und der Leitung 49d verbunden ist), etc.
  • In 5 ist eine schematische Darstellung einer Schaltungsanordnung eines weiteren, alternativen Beispiels eines Pegelumsetzers bzw. Lever Shifters 51 gemäß dem Stand der Technik gezeigt. Der Pegelumsetzer bzw. Level Shifter 51 ist in ein – z.B. auf CMOS-Technologie beruhendes – DRAM-Speicherbauelement eingebaut. Er dient dazu, einen innerhalb des Speicherbauelements verwendeten internen Spannungspegel (vint) in einen außerhalb des Speicherbauelements verwendeten externen Spannungspegel (vddq) umzusetzen, wobei der intern verwendete Spannungspegel (vint) kleiner ist, als der extern verwendete Spannungspegel (vddq). Beispielsweise kann der interne Spannungspegel (vint) zwischen 1,5 V und 2,0 V betragen (hier z.B. 1,5 V oder 1,8 V), und der externe Spannungspegel (vddq) z.B. zwischen 2,5 V und 3,5 V (hier z.B. 2,5 V oder 2,9 V).
  • Wie in 5 gezeigt ist, weist der Pegelumsetzer 51 vier Transistoren 54a, 54b, 55a, 55b auf, und zwar einen ersten und einen zweiten p-Kanal-Feldeffekttransistor 54a, 54b (hier: zwei p-Kanal-MOSFETs 54a, 54b), sowie einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 55a, 55b (hier zwei n-Kanal-MOSFETs 55a, 55b).
  • Die Source des zweiten p-Kanal-Feldeffekttransistors 54b ist an die (externe) Versorgungsspannung angeschlossen. Diese weist, wie bereits oben erläutert wurde – im Vergleich zur intern verwendeten Spannung – einen relativ hohen Spannungspegel (vddq) auf.
  • Der Drain des zweiten p-Kanal-Feldeffekttransistors 54b ist an den Drain des zweiten n-Kanal-Feldeffekttransistors 55b angeschlossen, sowie an das Gate des ersten p-Kanal- Feldeffekttransistors 54a, und ist – über eine Leitung 59e – mit einem Ausgang 57 des Pegelumsetzers 51 verbunden.
  • Wie in 5 weiter gezeigt ist, ist die Source des zweiten n-Kanal-Feldeffekttransistors 55b mit der Masse (gnd) verbunden, und das Gate des zweiten n-Kanal-Feldeffekttransistors 55b über eine Leitung 58a, und eine Leitung 58c mit einem Eingang 56 des Pegelumsetzers 51.
  • Die Source des ersten p-Kanal-Feldeffekttransistors 54a ist über eine Leitung 59a an die (den o.g. relativ hohen Spannunspegel (vddq) aufweisende) Versorgungsspannung angeschlossen.
  • Des weiteren ist der Drain des ersten p-Kanal-Feldeffekttransistors 54a über eine Leitung 59b an das Gate des zweiten p-Kanal-Feldeffekttransistors 54b, und an den Drain des ersten n-Kanal-Feldeffekttransistors 55a angeschlossen, und das Gate des ersten p-Kanal-Feldeffekttransistors 54a über eine Leitung 59c an den Pegelumsetzer-Ausgang 57 (und jeweils den Drain des zweiten n- und des zweiten p-Kanal-Feldeffekttransistors 55b, 54b).
  • Wie weiter in 5 gezeigt ist, ist die Source des ersten n-Kanal-Feldeffekttransistors 55a über eine Leitung 58b, und die mit dieser verbundenen Leitung 58c an den Eingang 56 des Pegelumsetzers 51 angeschlossen, und das Gate des ersten n-Kanal-Feldeffekttransistors 55a (fest) an die interne Spannung (mit dem o.g. – relativ geringen – Spannungspegel (vint)).
  • Am Eingang 56 des Pegelumsetzers 51 (und somit auch am Gate des zweiten n-Kanal-Feldeffekttransistors 55b, und an der Source des ersten n-Kanal-Feldeffekttransistors 55a) liegt ein internes Signal (in) des DRAM-Speicherbauelements an.
  • Das interne Signal (in) weist – wie bereits oben erläutert wurde – (jeweils im entsprechenden, „logisch hohen" Zustand) im Vergleich zum extern verwendeten Spannungspegel (vddq) den relativ niedrigen, intern verwendeten Spannungspegel (vint) auf.
  • Mit Hilfe des Pegelumsetzers 51 kann das an dessen Eingang 56 anliegende interne Signal (in) in ein – diesem Signal (in) entsprechendes, inverses, am Ausgang 57 des Pegelumsetzers 51 abgreifbares – Signal (out) umgesetzt werden, welches den o.g. – relativ hohen – externen Spannungspegel (vddq) aufweist.
  • Wechselt das am Eingang 56 des Pegelumsetzers 51 anliegende interne Signal (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand, ändert – wie im folgenden noch genauer erläutert wird – das entsprechende, am Ausgang 57 des Pegelumsetzers 51 abgreifbare Signal (out) – nach einer gewissen Verzögerungszeit – seinen Zustand von „logisch hoch" auf „logisch niedrig":
    Durch den Wechsel des am Eingang 56 des Pegelumsetzers 51 anliegenden interne Signal (in) von „logisch niedrig" auf „logisch hoch" wird der (zuvor gesperrte) Transistor 55b in einen leitenden Zustand gebracht, und der Transistor 54b wird – allerdings (noch) nicht vollständig – gesperrt. Dadurch wird der (zuvor gesperrte) Transistor 54a leitend, wodurch das am Gate des Transistors 54b anliegende Signal seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt. Hierdurch wird der (zuvor noch nicht vollständig gesperrte) Transistor 54b vollständig gesperrt; am Ausgang des Pegelumsetzers 57 wird dann – wie bereits oben erwähnt – ein „logisch niedriges" Ausgangs-Signal (out) ausgegeben (während des gesamten Umschaltvorgangs bleibt der Transistor 55a in einem leitenden Zustand).
  • Auf entsprechend umgekehrte Weise ändert bei einem Wechsel des Zustands des internen Signals (in) von „logisch hoch" auf „logisch niedrig" das entsprechende am Ausgang 57 abgreifbare Signal (out) – ebenfalls mit einer gewissen Verzögerungszeit behaftet – seinen Zustand von „logisch niedrig" auf „logisch hoch":
    Durch den Wechsel des am Eingang 56 des Pegelumsetzers 51 anliegenden interne Signal (in) von „logisch hoch" auf „logisch niedrig" wird der Transistor 55b gesperrt, und der Transistor 54b – allerdings (noch) nicht vollständig – leitend. Dadurch wird der Transistor 54a gesperrt, wodurch das am Gate des Transistors 54b anliegende Signal seinen Zustand von „logisch hoch" auf „logisch niedrig" wechselt. Hierdurch wird der – zuvor noch nicht vollständig leitende – Transistor 54b vollständig leitend; am Ausgang des Pegelumsetzers 57 wird dann – wie bereits oben erwähnt – ein „logisch hohes" Ausgangs-Signal (out) ausgegeben (wobei der Transistor 55a – wiederum – während des gesamten Umschaltvorgangs in einem leitenden Zustand verbleibt).
  • In 6 ist eine schematische Darstellung einer Schaltungsanordnung eines weiteren Ausführungsbeispiels eines Pegelumsetzers bzw. Lever Shifters 61 gemäß der vorliegenden Erfindung gezeigt.
  • Der Pegelumsetzer bzw. Level Shifter 61 ist – entsprechend wie der in 5 gezeigte Pegelumsetzer 51 – in ein – z.B. auf CMOS-Technologie beruhendes – DRAM-Speicherbauelement eingebaut. Er dient dazu, einen innerhalb des Speicherbauelements verwendeten internen Spannungspegel (vint) in einen außerhalb des Speicherbauelements verwendeten externen Spannungspegel (vddq) umzusetzen, wobei der intern verwendete Spannungspegel (vint) kleiner ist, als der extern verwendete Spannungspegel (vddq). Beispielsweise kann der interne Spannungspegel (vint) zwischen 1,5 V und 2,0 V betragen (hier z.B. 1,5 V oder 1,8 V), und der externe Spannungspegel (vddq) z.B. zwischen 2,5 V und 3,5 V (hier z.B. 2,5 V oder 2,9 V).
  • Wie aus 5 und 6 hervorgeht, entspricht der in 6 gezeigte Pegelumsetzer 61 im Aufbau dem in 5 gezeigten Pegelumsetzer 51, außer dass – wie im folgenden noch genauer erläutert wird – beim in 6 gezeigten Pegelumsetzer 61 zusätzlich ein Inverter 63 vorgesehen ist, sowie ein – zusätzlicher – Transistor 64c (und zwar ein (dritter) p-Kanal-Feldeffekttransistor 64c (hier: ein p-Kanal-MOSFET 64c)).
  • Entsprechend ähnlich wie der in 5 gezeigte Pegelumsetzer 51 weist der Pegelumsetzer 61 – zusätzlich zum o.g. zusätzlichen Transistor 64c – vier Transistoren 64a, 64b, 65a, 65b auf, und zwar einen ersten und einen zweiten p-Kanal-Feldeffekttransistor 64a, 64b (hier: zwei p-Kanal-MOSFETs 64a, 64b), sowie einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 65a, 65b (hier zwei n-Kanal-MOSFETs 65a, 65b).
  • Die Source des zweiten p-Kanal-Feldeffekttransistors 64b ist an die (externe) Versorgungsspannung angeschlossen. Diese weist, wie bereits oben erläutert wurde – im Vergleich zur intern verwendeten Spannung – einen relativ hohen Spannungspegel (vddq) auf.
  • Der Drain des zweiten p-Kanal-Feldeffekttransistors 64b ist an den Drain des zweiten n-Kanal-Feldeffekttransistors 65b angeschlossen, sowie an das Gate des ersten p-Kanal-Feldeffekttransistors 64a, und ist – über eine Leitung 69e – mit einem Ausgang 67 des Pegelumsetzers 61 verbunden.
  • Wie in 6 weiter gezeigt ist, ist die Source des zweiten n-Kanal-Feldeffekttransistors 65b mit der Masse (gnd) verbunden, und das Gate des zweiten n-Kanal- Feldeffekttransistors 65b über eine Leitung 68a mit einem Ausgang des Inverters 63.
  • Die Source des ersten p-Kanal-Feldeffekttransistors 64a ist – anders als der entsprechende Transistor 54a beim in 5 gezeigten Pegelumsetzer 51 – nicht direkt an die (den o.g. relativ hohen Spannunspegel (vddq) aufweisende) Versorgungsspannung angeschlossen, sondern unter Zwischenschaltung des – zusätzlichen – Transistors 64c:
    Die Source des ersten p-Kanal-Feldeffekttransistors 64a ist über eine Leitung 69a an den Drain des (zusätzlichen, dritten) p-Kanal-Feldeffekttransistor 64c angeschlossen, dessen Source mit der (den o.g. relativ hohen Spannunspegel (vddq) aufweisenden, externen) Versorgungsspannung verbunden ist.
  • Wie in 6 weiter gezeigt ist, ist das Gate des dritten p-Kanal-Feldeffekttransistors 64c über eine Leitung 69d, und eine Leitung 68c mit einem Eingang 66 des Pegelumsetzers 61 verbunden.
  • Der Eingang des Inverters 63 ist – ebenfalls über die Leitung 68c – an den Pegelumsetzer-Eingang 66 angeschlossen.
  • Des weiteren ist der Drain des ersten p-Kanal-Feldeffekttransistors 64a über eine Leitung 69b an das Gate des zweiten p-Kanal-Feldeffekttransistors 64b, und an den Drain des ersten n-Kanal-Feldeffekttransistors 65a angeschlossen, und das Gate des ersten p-Kanal-Feldeffekttransistors 64a über eine Leitung 69c an den Pegelumsetzer-Ausgang 67 (und jeweils den Drain des zweiten n- und des zweiten p-Kanal-Feldeffekttransistors 65b, 64b).
  • Wie weiter in 6 gezeigt ist, ist die Source des ersten n-Kanal-Feldeffekttransistors 65a über eine Leitung 68b an den Ausgang des Inverters 63 angeschlossen, und das Gate des ersten n-Kanal-Feldeffekttransistors 65a (fest) an die interne Spannung (mit dem o.g. – relativ geringen – Spannungspegel (vint)).
  • Am Eingang 66 des Pegelumsetzers 61 (und somit auch am Gate des dritten p-Kanal-Feldeffekttransistors 64c, und am Eingang des Inverters 63) liegt ein internes Signal (in) des DRAM-Speicherbauelements an.
  • Das am Eingang des Inverters 63 anliegende (Eingangs-)Signal (in) wird vom Inverter 63 invertiert, und das am Ausgang des Inverters 63 ausgegebene – zum Eingangs-Signal (in) inverse – Signal (bin) über die Leitung 68a an das Gate des zweiten n-Kanal-Feldeffekttransistors 65b weitergeleitet, und über die Leitung 68b an die Source des ersten n-Kanal-Feldeffekttransistors 65a.
  • Das interne Signal (in) weist – wie bereits oben erläutert wurde – (jeweils im entsprechenden, „logisch hohen" Zustand) im Vergleich zum extern verwendeten Spannungspegel (vddq) den relativ niedrigen, intern verwendeten Spannungspegel (vint) auf.
  • Mit Hilfe des Pegelumsetzers 61 kann das an dessen Eingang 66 anliegende interne Signal (in) in ein – diesem Signal (in) entsprechendes, am Ausgang 67 des Pegelumsetzers 61 abgreifbares – Signal (out) umgesetzt werden, welches den o.g. – relativ hohen – externen Spannungspegel (vddq) – aufweist.
  • Wechselt das am Eingang 66 des Pegelumsetzers 61 anliegende interne Signal (in) von einem „logisch hohen" auf einen „logisch niedrigen" Zustand, ändert – wie im folgenden noch genauer erläutert wird – das entsprechende, am Ausgang 67 des Pegelumsetzers 61 abgreifbare Signal (out) seinen Zustand ebenfalls von „logisch hoch" auf „logisch niedrig": Durch den Wechsel des am Eingang 66 des Pegelumsetzers 61 anliegenden interne Signals (in) von „logisch hoch" auf „logisch niedrig" wechselt das am Ausgang des Inverters 63 ausgegebene, und z.B. dem Gate des Transistors 65b zugeführte Signal (bin) seinen Zustand von „logisch niedrig" auf „logisch hoch", wodurch der (zuvor gesperrte) Transistor 65b in einen leitenden Zustand gebracht wird, und der (zuvor leitende) Transistor 64b – allerdings (noch) nicht vollständig – gesperrt wird.
  • Dadurch wird der (zuvor gesperrte) Transistor 64a leitend (wodurch der Strompfad I, hier: der Drain-Source-Strompfad des Transistors 64a eingeschaltet wird).
  • Wie aus 6 hervorgeht, ist in den einzuschaltenden Strompfad I (hier: den den Drain-Source-Strompfad des Transistors 64a umfassenden Strompfad) der o.g. – zusätzliche – Transistor 64c (hier: der dritte p-Kanal-Feldeffekttransistor 64c) geschaltet.
  • Wechselt – wie oben erläutert – das am Eingang 66 anliegende, dem Gate des Transistors 64c zugeführte interne Signal (in) von einem „logisch hohen" auf einen „logisch niedrigen" Zustand, wird der – zusätzliche – Transistor 64c in einen leitenden Zustand gebracht (d.h. eingeschaltet).
  • Das Einschalten der Transistoren 64a, 64c hat zur Folge, dass der (zuvor noch nicht vollständig gesperrte) Transistor 64b vollständig gesperrt wird; am Ausgang 67 des Pegelumsetzers 61 wird dann – wie bereits oben erwähnt – ein „logisch niedriges" Ausgangs-Signal (out) ausgegeben (während des gesamten Umschaltvorgangs bleibt der Transistor 65a in einem leitenden Zustand).
  • Wechselt auf entsprechend umgekehrte Weise wie oben beschrieben der Zustand des internen Signals (in) von „logisch niedrig" wieder zurück auf „logisch hoch", ändert das entsprechende am Ausgang 67 abgreifbare Signal (out) seinen Zustand ebenfalls von „logisch niedrig" auf „logisch hoch":
    Durch den Wechsel des am Eingang 66 des Pegelumsetzers 61 anliegenden interne Signals (in) von „logisch niedrig" auf „logisch hoch" wechselt das am Ausgang des Inverters 63 ausgegebene, und z.B. dem Gate des Transistors 65b zugeführte Signal (bin) seinen Zustand von „logisch hoch" auf „logisch niedrig", wodurch der (zuvor leitende) Transistor 65b gesperrt, und der (zuvor gesperrte) Transistor 64b – allerdings (noch) nicht vollständig – leitend, und somit der (zuvor leitende) Transistor 64a gesperrt wird.
  • Des weiteren wird durch den Wechsel des Zustands des am Eingang 66 anliegenden, dem Gate des Transistors 64c zugeführten internen Signals (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand auch der – zusätzliche – Transistor 64c in einen gesperrten Zustand gebracht (d.h. abgeschaltet).
  • Das Abschalten der Transistoren 64a, 64c hat zur Folge, dass der Transistor 64b (vollständig) leitend wird; am Ausgang des Pegelumsetzers 67 wird dann – wie bereits oben erwähnt – ein „logisch hohes" Ausgangs-Signal (out) ausgegeben (wobei der der Transistor 65a – wiederum – während des gesamten Umschaltvorgangs in einem leitenden Zustand verbleibt).
  • Durch das oben erwähnte (zusätzliche) Abschalten des (zusätzlichen) Transistors 64c beim oben erläuterten Umschaltvorgang, und die Ansteuerung des entsprechenden Transistors 64c mit einem Signal mit Eingangs- statt mit Ausgangsspannungsniveau (d.h. mit dem o.g. internen Signal (in)) wird der beim Umschalten abzuschaltende Strompfad I bereits zu Beginn des Schaltvorgangs in einen entsprechenden hochohmigen Zustand versetzt.
  • Hierdurch kann die Schaltgeschwindigkeit erhöht, d.h. die Verzögerungszeit beim Umschalten des Ausgangs-Signals (out) verringert werden.
  • Des weiteren können die beim Umschalten fließenden Querströme verringert werden, wodurch höhere Niveau-Unterschiede zwischen Ausgangs-Signal (out), und Eingangs-Signal (in) erzielt werden können, als bei entsprechenden, herkömmlichen Schaltungen.
  • Bei weiteren, alternativen, hier nicht explizit dargestellten Ausführungsbeispielen kann ein dem zusätzlichen Transistor 64c entsprechender Transistor auch an entsprechend anderer Stelle in den – beim Umschalten des Ausgangs-Signals (out) von „logisch niedrig" auf „logisch hoch" – abzuschaltenden Strompfad I geschaltet sein, als bei dem in 6 gezeigten Ausführungsbeispiel.
  • Beispielsweise kann ein dem Transistor 64c entsprechender (und entsprechend z.B. über die Leitung 69d angesteuerter) Transistor statt zwischen die Source des ersten p-Kanal-Feldeffekttransistors 64a, und die o.g. (interne) Versorgungsspannung (mit dem o.g. Spannungspegel vddq) auch z.B. zwischen den Drain des ersten p-Kanal-Feldeffekttransistors 64a, und die Leitung 69b geschaltet sein (so dass der Drain des entsprechenden Transistors mit dem Drain des ersten n-Kanal-Feldeffekttransistors 65a, und dem Gate des zweiten p-Kanal-Feldeffekttransistors 64b verbunden ist, und die Source des entsprechenden Transistors mit dem Drain des ersten p-Kanal-Feldeffekttransistors 64a).
  • Alternativ kann (bei dem soeben erläuterten, alternativen Ausführungsbeispiel, oder dem in 6 gezeigten Ausführungsbeispiel) zur Ansteuerung eines entsprechenden Transistors statt dem o.g. – von dem Inverter 63 separat für den Pegelumsetzer 61 erzeugten – inversen Eingangs-Signal (bin) auch ein – auf dem Halbleiter-Bauelement vorhandenes, für ein oder mehrere weitere Funktionen verwendetes – zum Signal (in) inverses Signal (bin'int) verwendet werden.
  • Das Signal bin'int kann z.B. über eine (in 6 gestrichelt dargestellte, alternativ statt der Leitung 69d vorgesehene) Leitung 69d' direkt dem Gate des dritten p-Kanal-Feldeffekttransistors 64b zugeführt werden.
  • Auf den Inverter 63 kann dann verzichtet werden (so dass die Leitungen 68b, 68a, d.h. das Gate des zweiten n-Kanal-Feldeffekttransistors 65b, und die Source des ersten n-Kanal-Feldeffekttransistors 65a – z.B. über eine in 6 gestrichelt dargestellte Leitung 68c' – direkt mit dem Eingang 66 des Pegelumsetzers 61 verbunden sind (und somit mit dem an diesem anliegenden Eingangs-Signal (in)).
  • In 7 ist eine schematische Darstellung einer Schaltungsanordnung eines weiteren, alternativen Ausführungsbeispiels eines Pegelumsetzers bzw. Lever Shifters 71 gemäß der vorliegenden Erfindung gezeigt.
  • Der Pegelumsetzer bzw. Level Shifter 71 ist – entsprechend wie die in 5 und 6 gezeigten Pegelumsetzer 51, 61 – in ein – z.B. auf CMOS-Technologie beruhendes – DRAM-Speicherbauelement eingebaut. Er dient – wie im folgenden noch genauer erläutert wird – dazu, innerhalb des – Speicherbauelements verwendete interne Spannungspegel in entsprechende außerhalb des Speicherbauelements verwendete externe Spannungspegel umzusetzen.
  • Wie in 7 gezeigt ist, weist der Pegelumsetzer 71 vier Transistoren 74a, 74b, 75a, 75b auf, und zwar einen ersten und einen zweiten n-Kanal-Feldeffekttransistor 74a, 74b (hier: zwei n-Kanal-MOSFETs 74a, 74b), sowie einen ersten und einen zweiten p-Kanal-Feldeffekttransistor 75a, 75b (hier: zwei p-Kanal-MOSFETs 75a, 75b), sowie – anders als bei entsprechenden, herkömmlichen Schaltungen, und wie im folgenden noch genauer erläutert wird – einen zusätzlichen Transistor 74c (und zwar einen dritten n-Kanal-Feldeffekttransistor 74c (hier: einen n-Kanal-MOSFET 74c)), und einen – zusätzlichen – Inverter 73.
  • Die Source des zweiten n-Kanal-Feldeffekttransistors 74b ist an eine – negative – interne Spannung (mit einem – negativen – Spannungspegel (vnwl) von z.B. zwischen –0,2 V und –0,6 V, insbesondere –0,4 V) angeschlossen.
  • Der Drain des zweiten n-Kanal-Feldeffekttransistors 74b ist an den Drain des zweiten p-Kanal-Feldeffekttransistors 75b angeschlossen, sowie an das Gate des ersten n-Kanal-Feldeffekttransistors 74a, und ist – über eine Leitung 79e – mit einem Ausgang 77 des Pegelumsetzers 71 verbunden.
  • Wie in 7 weiter gezeigt ist, ist die Source des zweiten p-Kanal-Feldeffekttransistors 75b an eine – positive – interne Spannung angeschlossen, die einen – positiven – Spannungspegel (vint) aufweist, der z.B. zwischen +1,5 V und +2,0 V betragen kann (hier z.B. +1,5 V oder +1,8 V).
  • Des weiteren ist das Gate des zweiten p-Kanal-Feldeffekttransistors 75b über eine Leitung 78a mit einem Ausgang des Inverters 73 verbunden.
  • Die Source des ersten n-Kanal-Feldeffekttransistors 74a ist – anders bei entsprechenden herkömmlichen Pegelumsetzern – nicht direkt an die – negative – interne Spannung (mit dem o.g. Spannunspegel (vnwl)) angeschlossen, sondern unter Zwischenschaltung des – zusätzlichen – Transistors 74c:
    Die Source des ersten n-Kanal-Feldeffekttransistors 74a ist über eine Leitung 79a an den Drain des (zusätzlichen, dritten) n-Kanal-Feldeffekttransistor 74c angeschlossen, dessen Source mit der – negativen – internen Spannung (mit dem o.g. Spannungspegel (vnwl)) verbunden ist.
  • Wie in 7 weiter gezeigt ist, ist das Gate des dritten n-Kanal-Feldeffekttransistors 74c über eine Leitung 79d, und eine Leitung 78c mit einem Eingang 76 des Pegelumsetzers 71 verbunden.
  • Der Eingang des Inverters 73 ist – ebenfalls über die Leitung 78c – an den Pegelumsetzer-Eingang 76 angeschlossen.
  • Des weiteren ist der Drain des ersten n-Kanal-Feldeffekttransistors 74a über eine Leitung 79b an das Gate des zweiten n-Kanal-Feldeffekttransistors 74b, und an den Drain des ersten p-Kanal-Feldeffekttransistors 75a angeschlossen, und das Gate des ersten n-Kanal-Feldeffekttransistors 74a über eine Leitung 79c an den Pegelumsetzer-Ausgang 77 (und jeweils den Drain des zweiten p- und des zweiten n-Kanal-Feldeffekttransistors 75b, 74b).
  • Wie weiter in 7 gezeigt ist, ist die Source des ersten p-Kanal-Feldeffekttransistors 75a über eine Leitung 78b an den Ausgang des Inverters 73 angeschlossen, und das Gate des ersten p-Kanal-Feldeffekttransistors 75a (fest) an die Erde.
  • Am Eingang 76 des Pegelumsetzers 71 (und somit auch am Gate des dritten n-Kanal-Feldeffekttransistors 74c, und am Eingang des Inverters 73) liegt ein internes Signal (in) des DRAM-Speicherbauelements an.
  • Das am Eingang des Inverters 73 anliegende (Eingangs-)Signal (in) wird vom Inverter 73 invertiert, und das am Ausgang des Inverters 73 ausgegebene – zum Eingangs-Signal (in) inverse – Signal (bin) über die Leitung 78a an das Gate des zweiten p-Kanal-Feldeffekttransistors 75b weitergeleitet, und über die Leitung 78b an die Source des ersten p-Kanal-Feldeffekttransistors 75a.
  • Die internen Signale (in) bzw. (bin) weisen – im entsprechenden, „logisch hohen" Zustand – den o.g. (positiven) internen Spannungspegel (vint) auf (hier z.B. +1,5 V oder +1,8 V), und – im entsprechenden, „logisch niedrigen" Zustand – einen entsprechenden, niedrigeren Spannungspegel (z.B. 0 V (Erde-Spannung)).
  • Mit Hilfe des Pegelumsetzers 71 kann das an dessen Eingang 76 anliegende interne Signal (in) in ein – diesem Signal (in) entsprechendes, am Ausgang 77 des Pegelumsetzers 71 abgreifbares – Signal (out) umgesetzt werden, welches – im entsprechenden, „logisch hohen" Zustand – den o.g. (positiven) internen Spannungspegel (vint) aufweist (hier z.B. +1,5 V oder +1,8 V), und – im entsprechenden, „logisch niedrigen" Zustand – den o.g. (negativen) internen Spannungspegel (vnwl) von z.B. zwischen –0,2 V und –0,6 V, insbesondere von –0,4 V.
  • Wechselt das am Eingang 76 des Pegelumsetzers 71 anliegende interne Signal (in) von einem „logisch hohen" auf einen „logisch niedrigen" Zustand, ändert – wie im folgenden noch genauer erläutert wird – das entsprechende, am Ausgang 77 des Pegelumsetzers 71 abgreifbare Signal (out) seinen Zustand ebenfalls von „logisch hoch" auf „logisch niedrig":
    Durch den Wechsel des am Eingang 76 des Pegelumsetzers 71 anliegenden interne Signals (in) von „logisch hoch" auf „logisch niedrig" wechselt das am Ausgang des Inverters 73 ausgegebene, und z.B. dem Gate des Transistors 75b zugeführte Signal (bin) seinen Zustand von „logisch niedrig" auf „logisch hoch", wodurch der (zuvor leitende) Transistor 75b in einen gesperrten Zustand gebracht wird, und der (zuvor gesperrte) Transistor 74b – allerdings (noch) nicht vollständig – leitend.
  • Dadurch wird der (zuvor leitende) Transistor 74a gesperrt (wodurch der Strompfad I, hier: der Drain-Source-Strompfad des Transistors 74a abgeschaltet wird).
  • Wie aus 7 hervorgeht, ist in den abzuschaltenden Strompfad I (hier: den den Drain-Source-Strompfad des Transistors 74a umfassenden Strompfad) der o.g. – zusätzliche – Transistor 74c (hier: der dritte n-Kanal-Feldeffekttransistor 74c) geschaltet.
  • Wechselt – wie oben erläutert – das am Eingang 76 anliegende, dem Gate des Transistors 74c zugeführte interne Signal (in) von einem „logisch hohen" auf einen „logisch niedrigen" Zustand, wird der – zusätzliche – Transistor 74c in einen gesperrten Zustand gebracht (d.h. abgeschaltet).
  • Durch das Sperren der Transistoren 74a, 74c wird der (zuvor noch nicht vollständig leitende) Transistor 74b vollständig leitend; am Ausgang 77 des Pegelumsetzers 71 wird dann – wie bereits oben erwähnt – ein „logisch niedriges" Ausgangs-Signal (out) ausgegeben (während des gesamten Umschaltvorgangs bleibt der Transistor 75a in einem leitenden Zustand).
  • Durch das (zusätzliche) Abschalten des (zusätzlichen) Transistors 74c beim oben erläuterten Umschaltvorgang, und die Ansteuerung des entsprechenden Transistors 74c mit einem Signal mit Eingangs- statt mit Ausgangsspannungsniveau (d.h. mit dem o.g. internen Signal (in)) wird der beim Umschalten abzuschaltende Strompfad I bereits zu Beginn des Schaltvorgangs in einen entsprechenden hochohmigen Zustand versetzt.
  • Hierdurch kann die Schaltgeschwindigkeit erhöht, d.h. die Verzögerungszeit beim Umschalten des Ausgangs-Signals (out) verringert werden.
  • Des weiteren können die beim Umschalten fließenden Querströme verringert werden, wodurch höhere Niveau-Unterschiede zwischen Ausgangs-Signal (out), und Eingangs-Signal (in) erzielt werden können, als bei entsprechenden, herkömmlichen Schaltungen.
  • Wechselt auf entsprechend umgekehrte Weise wie oben beschrieben der Zustand des internen Signals (in) von „logisch niedrig" wieder zurück auf „logisch hoch", ändert das entsprechende am Ausgang 77 abgreifbare Signal (out) seinen Zustand ebenfalls von „logisch niedrig" auf „logisch hoch":
    Durch den Wechsel des am Eingang 76 des Pegelumsetzers 71 anliegenden interne Signals (in) von „logisch niedrig" auf „logisch hoch" wechselt das am Ausgang des Inverters 73 ausgegebene, und z.B. dem Gate des Transistors 75b zugeführte Signal (bin) seinen Zustand von „logisch hoch" auf „logisch niedrig", wodurch der (zuvor gesperrte) Transistor 75b leitend, und der Transistor 74b – allerdings (noch) nicht vollständig – gesperrt wird, wodurch der (zuvor gesperrte) Transistor 74a leitend wird.
  • Des weiteren wird durch den Wechsel des Zustands des am Eingang 76 anliegenden, dem Gate des Transistors 74c zugeführten internen Signals (in) von einem „logisch niedrigen" auf einen „logisch hohen" Zustand auch der – zusätzliche – Transistor 74c in einen leitenden Zustand gebracht (d.h. eingeschaltet).
  • Das Einschalten der Transistoren 74a, 74c hat zur Folge, dass der – zunächst noch nicht vollständig gesperrte – Transistor 74b vollständig gesperrt wird; am Ausgang des Pegelumsetzers 77 wird dann – wie bereits oben erwähnt – ein „logisch hohes" Ausgangs-Signal (out) ausgegeben (wobei der Transistor 75a – wiederum – während des gesamten Umschaltvorgangs in einem leitenden Zustand verbleibt).
  • Bei weiteren, alternativen, hier nicht explizit dargestellten Ausführungsbeispielen kann – entsprechend wie bei dem weiter oben beschriebenen Ausführungsbeispiel – ein dem zusätzlichen Transistor 74c entsprechender Transistor auch an entsprechend anderer Stelle in den – beim Umschalten des Ausgangs-Signals (out) von „logisch hoch" auf „logisch niedrig" – abzuschaltenden Strompfad I geschaltet sein, als bei dem in 7 gezeigten Ausführungsbeispiel (beispielsweise kann ein dem Transistor 74c entsprechender (und entsprechend z.B. über die Leitung 79d angesteuerter) Transistor statt zwischen die Source des ersten Feldeffekttransistors 74a, und die o.g. (negative, interne) Spannung (mit dem o.g. Spannungspegel vnwl) auch z.B. zwischen den Drain des Feldeffekttransistors 74a, und die Leitung 79b geschaltet sein, etc.).
    • 1
    Pegelumsetzer
    2
    Verstärkerschaltung
    3
    Inverter
    4a
    p-Kanal-Feldeffekttransistor
    4b
    p-Kanal-Feldeffekttransistor
    5a
    n-Kanal-Feldeffekttransistor
    5b
    n-Kanal-Feldeffekttransistor
    6
    Eingang
    7
    Ausgang
    8a
    Leitung
    8b
    Leitung
    8c
    Leitung
    9a
    Leitung
    9b
    Leitung
    9c
    Leitung
    9d
    Leitung
    9e
    Leitung
    21
    Pegelumsetzer
    22
    Verstärkerschaltung
    23
    Inverter
    24a
    p-Kanal-Feldeffekttransistor
    24b
    p-Kanal-Feldeffekttransistor
    24c
    p-Kanal-Feldeffekttransistor
    24d
    p-Kanal-Feldeffekttransistor
    25a
    n-Kanal-Feldeffekttransistor
    25b
    n-Kanal-Feldeffekttransistor
    26
    Eingang
    27
    Ausgang
    28a
    Leitung
    28b
    Leitung
    28c
    Leitung
    28d
    Leitung
    28e
    Leitung
    29a
    Leitung
    29b
    Leitung
    29c
    Leitung
    29d
    Leitung
    29e
    Leitung
    31
    Pegelumsetzer
    32
    Verstärkerschaltung
    33
    Inverter
    34a
    p-Kanal-Feldeffekttransistor
    34b
    p-Kanal-Feldeffekttransistor
    34c
    p-Kanal-Feldeffekttransistor
    34d
    p-Kanal-Feldeffekttransistor
    35a
    n-Kanal-Feldeffekttransistor
    35b
    n-Kanal-Feldeffekttransistor
    36
    Eingang
    37
    Ausgang
    38a
    Leitung
    38b
    Leitung
    38c
    Leitung
    38d
    Leitung
    38e
    Leitung
    39a
    Leitung
    39b
    Leitung
    39c
    Leitung
    39d
    Leitung
    39e
    Leitung
    41
    Pegelumsetzer
    42
    Verstärkerschaltung
    43
    Inverter
    44a
    n-Kanal-Feldeffekttransistor
    44b
    n-Kanal-Feldeffekttransistor
    44c
    n-Kanal-Feldeffekttransistor
    44d
    n-Kanal-Feldeffekttransistor
    45a
    p-Kanal-Feldeffekttransistor
    45b
    p-Kanal-Feldeffekttransistor
    46
    Eingang
    47
    Ausgang
    48a
    Leitung
    48b
    Leitung
    48c
    Leitung
    48d
    Leitung
    48e
    Leitung
    49a
    Leitung
    49b
    Leitung
    49c
    Leitung
    49d
    Leitung
    49e
    Leitung
    51
    Pegelumsetzer
    54a
    p-Kanal-Feldeffekttransistor
    54b
    p-Kanal-Feldeffekttransistor
    55a
    n-Kanal-Feldeffekttransistor
    55b
    n-Kanal-Feldeffekttransistor
    56
    Eingang
    57
    Ausgang
    58a
    Leitung
    58b
    Leitung
    58c
    Leitung
    59a
    Leitung
    59b
    Leitung
    59c
    Leitung
    59e
    Leitung
    61
    Pegelumsetzer
    63
    Inverter
    64a
    p-Kanal-Feldeffekttransistor
    64b
    p-Kanal-Feldeffekttransistor
    64c
    p-Kanal-Feldeffekttransistor
    65a
    n-Kanal-Feldeffekttransistor
    65b
    n-Kanal-Feldeffekttransistor
    66
    Eingang
    67
    Ausgang
    68a
    Leitung
    68b
    Leitung
    68c
    Leitung
    68c'
    Leitung
    69a
    Leitung
    69b
    Leitung
    69c
    Leitung
    69d
    Leitung
    69d'
    Leitung
    69e
    Leitung
    71
    Pegelumsetzer
    73
    Inverter
    74a
    n-Kanal-Feldeffekttransistor
    74b
    n-Kanal-Feldeffekttransistor
    74c
    n-Kanal-Feldeffekttransistor
    75a
    p-Kanal-Feldeffekttransistor
    75b
    p-Kanal-Feldeffekttransistor
    76
    Eingang
    77
    Ausgang
    78a
    Leitung
    78b
    Leitung
    78c
    Leitung
    79a
    Leitung
    79b
    Leitung
    79c
    Leitung
    79d
    Leitung
    79e
    Leitung

Claims (11)

  1. Pegelumsetz-Einrichtung (21, 31, 41, 61, 71) zur Umsetzung eines Eingangs-Signals (in), welches einen ersten Spannungspegel (vint, 0) aufweist in ein Ausgangs-Signal (out), welches einen zweiten, vom ersten Spannungspegel (vint, 0) unterschiedlichen Spannungspegel (vddq, vnwl) aufweist, wobei die Pegelumsetz-Einrichtung (21, 61) mindestens einen Transistor (24b, 25b, 64b, 65b) aufweist, dadurch gekennzeichnet, daß in einem beim Umschalten des Ausgangs-Signals (out) entsprechend ein- oder abzuschaltenden Strompfad (29d, 24b, 69a, 69b, 64a) ein zusätzlicher Transistor (24d, 64c) vorgesehen ist, welcher – unter Steuerung durch ein Steuer-Signal (in, bin, bin'int), welches einen dem Eingangs-Signal-Spannungspegel (vint, 0) entsprechenden Spannungspegel (vint, 0) aufweist – zum Ein- oder Abschalten des Strompfads entsprechend ein- oder abgeschaltet wird.
  2. Pegelumsetz-Einrichtung (21, 61) nach Anspruch 1, welche einen dritten Transistor (25b, 65b) aufweist, welcher beim Abschalten des mindestens einen Transistors (24b, 64b) entsprechend eingeschaltet wird, und welcher beim Einschalten des mindestens einen Transistors (24b, 64b) entsprechend abgeschaltet wird.
  3. Pegelumsetz-Einrichtung (21, 61) nach Anspruch 2, bei welcher durch entsprechendes Ein- und Abschalten des mindestens einen Transistors (24b, 64b), und des dritten Transistors (25b, 65b) das Ausgangs-Signal (out) umgeschaltet wird.
  4. Pegelumsetz-Einrichtung (21, 61) nach einem der vorhergehenden Ansprüche, bei welcher mit dem zusätzlichen Transistor (64c) der mindestens eine Transistor (64b), oder der dritte Transistor (65b) angesteuert wird.
  5. Pegelumsetz-Einrichtung (21, 61) nach einem der vorhergehenden Ansprüche, bei welcher in dem Strompfad ein vom Ausgangs-Signal (out), oder von einem zu diesem inversen Signal angesteuerter, weiterer Transistor (64a) vorgesehen ist.
  6. Pegelumsetz-Einrichtung (21, 61) nach einem der vorhergehenden Ansprüche, bei welcher der mindestens eine Transistor (24b) und der dritte Transistor (25b), sowie zwei weitere Transistoren (24a, 25a) auf kreuzgekoppelte Weise miteinander verschaltet sind.
  7. Pegelumsetz-Einrichtung (21, 61) nach einem der vorhergehenden Ansprüche, bei welcher als Steuer-Signal für den zusätzlichen Transistor (24d, 64c) das Eingangs-Signal (in) verwendet wird.
  8. Pegelumsetz-Einrichtung (21, 61) nach einem der Ansprüche 1 bis 6, bei welcher als Steuer-Signal für den zusätzlichen Transistor (24d, 64c) ein zum Eingangs-Signal (in) inverses Signal (bin, bin'int) verwendet wird.
  9. Pegelumsetz-Einrichtung (21, 61) nach Anspruch 8, welche einen Inverter (23, 63) aufweist, welcher – separat für die Pegel-Umsetzeinrichtung – aus dem Eingangs-Signal (in) das als Steuer-Signal für den zusätzlichen Transistor (24d, 64c) verwendete inverse Signal (bin) erzeugt.
  10. Pegelumsetz-Einrichtung (21, 61) nach einem der vorhergehenden Ansprüche, wobei die Pegelumsetz-Einrichtung (21, 61) auf einem Halbleiter-Bauelement angeordnet ist.
  11. Pegelumsetz-Einrichtung (21, 61) nach Anspruch 10, wobei das als Steuer-Signal für den zusätzlichen Transistor (24d, 64c) verwendete inverse Signal (bin'int) ein auf dem Halbleiter-Bauelement vorhandenes Signal ist, welches zusätzlich zur Steuerung weiterer Funktionen auf dem Halbleiter-Bauelement verwendet wird.
DE10320795A 2003-04-30 2003-04-30 Pegelumsetz-Einrichtung Ceased DE10320795A1 (de)

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