DE112011104565B4

DE112011104565B4 - Nand-logik-wortleitungsauswahl

Info

Publication number: DE112011104565B4
Application number: DE112011104565.4T
Authority: DE
Inventors: Swaroop Ghosh; Dinesh Somasekhar; Balaji Srinivasan; Fatih Hamzaoglu
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2010-12-22
Filing date: 2011-11-22
Publication date: 2017-12-28
Anticipated expiration: 2031-11-23
Also published as: WO2012087484A2; TW201236023A; KR20130095804A; CN202454284U; DE112011104565T5; US20120163114A1; WO2012087484A3; TWI559327B; US8456946B2; KR101522479B1

Abstract

DRAM, Folgendes umfassend: mehrere Wortleitungstreiber, die mit einer Vielzahl von DRAM-Zellen gekoppelt sind, wobei die Wortleitungstreiber je eine Pegelwandlungsschaltung umfassen die dazu ausgebildet ist, eine jeweilige Wortleitung auszuwählen und ein Wortleitungssignal für die DRAM-Zellen bereitzustellen; mehrere Decoder, jeweils zum Auswählen einer Gruppe der Wortleitungstreiber aus mehreren Gruppen von Wortleitungstreibern, wobei die Decoder decodierte Adresssignale in einem ersten und einem zweiten Bereich von Speicheradressen empfangen; und mehrere Auswahlschaltungen zum Empfangen decodierter Adresssignale in einem dritten, anderen Bereich von Speicheradressen, wobei die Auswahlschaltungen jeweils mehrere erste Auswahlsignale bereitstellen, die jeweils derart an die Wortleitungstreiber der Gruppe von Wortleitungstreibern gekoppelt sind, dass für jede einmalige, decodierte Adresse im ersten, zweiten und dritten Bereich von Adressen ein einzelner Wortleitungstreiber ausgewählt ist.

Description

GEBIET DER ERFINDUNG
Die Erfindung betrifft das Gebiet dynamischer Speicher mit wahlfreiem Zugriff (DRAM – Dynamic Random Access Memory) und insbesondere Wortleitungstreiber in diesen Speichern.
BESCHREIBUNG DES STANDES DER TECHNIK
Seit einigen Jahren ist bekannt, dass Verstärkungspotentiale während aktiver DRAM-Zyklen das Lesen und Schreiben verbessern können, siehe die US-Patentschriften US 4,247,917 A , US 4,087,704 A und US 4,584,672 A .
Es ist für DRAMs außerdem bekannt, aus einer Vielzahl von Gründen Signalpegel zu wandeln. Ein Beispiel des Pegelwandelns (Level Shifting) ist in der US-Patentschrift US 4,460,257 A dargestellt. Aus US 2002/0186610 A1 ist eine Speicherzelle bekannt, die eine Vielzahl von verschiedenen Segmenten aufweist. Eine erste und eine zweite lokale Wortleitung bilden eine globale Wortleitung, die mittels eines Reihendecoders decodiert werden. Aus DE 10 2004 004 785 A1 ist eine Anordnung bekannt, welches mittels einer Spannungspumpe betrieben wird, wobei die Spannungspumpe im Wesentlichen parallel zu mehreren zu versorgenden Einrichtungen erstreckt, insbesondere zu den Wortleitungen. Aus US 2009/0040851 A1 ist ein Speicherbaustein bekannt, wobei jede Wortleitung an einen Gate Transistor einer Speicherzelle gekoppelt ist.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1A ist ein Schema einer einzelnen Zelle in einem DRAM.
1B ist eine Wellenform für ein Wortleitungstreiber-Signal. Wie zu erkennen ist, steigt das Signal über Vcc und fällt unter Vss.
2 ist ein Diagramm, das die Gruppierung von Wortleitungstreibern und die Decoder abbildet, die zur Auswahl der Wortleitungstreiber verwendet werden.
3A ist ein Schaltschema einer Schaltung, die zum Erzeugen eines Gruppenauswahlsignals verwendet wird.
3B ist ein Schaltschema eines Pegelwandlungsdecoders, der decodierte High- und Mid-Adressbereiche empfängt.
3C ist ein Schaltschema eines Wortleitungstreibers, der Signale von den Schaltungen von 3A und 3B empfängt.
4 ist ein Zeitdiagramm, das verwendet wird, um die Funktionsweise der Schaltungen der 3A bis 3C zu beschreiben.
DETAILLIERTE BESCHREIBUNG
Es sind ein Wortleitungs(WL)-Treiber und WL-Auswahlschaltungen für einen dynamischen Speicher mit wahlfreiem Zugang (DRAM) offenbart. In der folgenden Beschreibung sind zahlreiche spezifische Details aufgeführt, wie beispielsweise die spezielle Anzahl von Wortleitungen und Wortleitungstreibern, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen.
Der im Weiteren beschriebene DRAM wird mit Hilfe der Technologie komplementärer Metall-Oxid-Halbleiter (CMOS – Complementary Metal Oxide) als eine einzelne integrierte Schaltung gefertigt, die eine bekannte Verarbeitungstechnologie verwendet.
WORTLEITUNGSTREIBER-SIGNAL
Der beschriebene DRAM arbeitet in einer Ausführungsform von einem einzelnen Vcc-Potential (z. B. 1 Volt) massebezogen (Vss). Wie zu erkennen ist, erstrecken sich die Treibersignale an den WL von einem positiven Potential, dass höher als Vcc ist (z. B. 1,5 V) zu einem negativen Potential in Bezug auf Vss. Es sind auf dem Chip ausgeführte Ladungspumpenschaltungen vorhanden, um sowohl das höhere positive Potential als auch das niedrigere negative Potential zu erzeugen. Somit wird an den Speicher nur ein einzelnes Potential angelegt und das Substrat, auf dem die Schaltung gefertigt ist, bleibt auf Höhe des Vss.
In 1A ist eine einzelne DRAM-Zelle dargestellt, die einen Kondensator 14 aufweist, dessen einer Anschluss an eine Masse angeschlossen ist und dessen anderer Anschluss an den n-Kanal-Transistor 10 angeschlossen ist. Der Transistor 10 schließt den Kondensator 14 wahlweise an eine Bitleitung 12 an. Die Wellenform des WL-Signals ist in 1B dargestellt. Sie erstreckt sich von einem in Bezug auf Vss negativen Potential (VssWL) zu einem positiven Potential (VccWL), das größer als Vcc ist. Das VssWL reduziert den Kriechverlust durch den Transistor 10 und erhöht demzufolge die Haltezeit der Ladung des Kondensators 14. Das stärker positive VccWL-Potential gewährleistet, dass im Transistor 10 und somit beim Schreiben kein Grenzwertabfall auftritt und der Kondensator 14 bis zu einem vollen Vcc-Potential geladen werden kann. Ohne Schutzschaltungen erhöhen das Schalten und die Übertragung der höheren positiven Spannung mit gewöhnlichen Transistoren, die in CMOS-Schaltungen verwendet werden, den Kriechverlust sowie die Defektraten. Wie zu erkennen sein wird, ist in den im Weiteren beschriebenen Schaltungen ein Schutz vor höherer Spannung enthalten.
DIE ARCHITEKTUR IN Fig. 2
In der beschriebenen Ausführungsform sind 128 WL mit den WL-Treibern in Gruppen zu vier Treibern organisiert, wie in 2 dargestellt. Die Gruppe 20 stellt zum Beispiel Treibersignale für die WL 124 bis 127 bereit. Die Ausgabe von jedem der Treiber stellt die in 1B dargestellte Wellenform bereit.
In der Architektur von 2 werden die WL von sieben der Adressbits ausgewählt, die an den Speicher angelegt sind. Diese sieben Adressbits sind in zwei High-Bereich-Adressbits, drei Mid-Bereich-Adressbits und zwei Low-Bereich-Adressbits aufgeteilt. Diese undecodierten Adressbits sind in 2 als an drei Decoder 15 gekoppelt dargestellt. Die zwei High-Bereich-Adressbits ergeben nach der Decodierung vier decodierte Adressbits, die im Block 22 als addrh<3:0> dargestellt sind, die Mid-Bereich-Adressbits sind nach der Decodierung im Block 22 als addrm<7:0> dargestellt, und die zwei Low-Bereich-Adressbits schließlich sind im Block 22 als predeclo<3:0> dargestellt. Somit bestehen zusammenzufassend vier decodierte High-Bereich-Adresssignale, acht decodierte Mid-Bereich-Adresssignale und vier decodierte Low-Pegel-Adresssignale. Diese Signale ermöglichen die Auswahl einer der 128 WL (4 × 8 × 4 = 128).
In 2 sind die Vordecoder in Paaren organisiert, wie beispielsweise der Vordecoder 24 und der Vordecoder 26, von denen jeder vier WL-Treiber auswählt. Der Vordecoder 26 wählt zum Beispiel die WL-Treiber für die WL 4 bis 7 aus und der Vordecoder 24 wählt die WL-Treiber für die WL 0 bis 3 aus. Einer dieser Decoder ist detailliert in 3B dargestellt. Jeder Decoder empfängt ein decodiertes High-Bereich-Adresssignal und ein decodiertes Mid-Bereich-Adresssignal. Das Paar aus den Decodern 24 und 26 empfängt addrh<0> und addrm<1:0>, wobei an einen der Vordecoder jede Kombination der decodierten High- und Mid-Bereich-Adresssignale angelegt wird; demzufolge sind für diese Ausführungsform 32 Vordecoder in 16 Paaren organisiert.
Die decodierten Low-Bereich-Adressbits wählen jeweils eine Schaltung 30 aus. Somit bestehen vier Schaltungen 30, die detailliert in 3A dargestellt sind. Die Schaltungen 30 empfangen ein WL-Treiber-Freigabesignal (wlen) und ein Subarray-Auswahlsignal. (Bei einer Ausführungsform ist der Speicher in mehrere Bänke unterteilt, wobei jede Bank mehrere Subarrays aufweist.) Jede der Schaltungen 30 stellt zwei Ausgaben, wlegrp und vccwlgrpen, bereit. Jede dieser Ausgaben wird über die Leitungen 31 für jeden der WL-Treiber bereitgestellt. Jedes der Signale vccwlgrpen von der Schaltung 30 aktiviert 32 WL-Treiber und stellt, wie in Verbindung mit 3C zu erkennen, das positive Potential für das Steuersignal bereit. Wie bereits erwähnt, wählen die decodierten High- und Mid-Bereich-Adressen vier WL-Treiber aus. Schließlich wählt das Signal wlegrp einen der vier WL-Treiber aus, der sich unter den 32 aktivierten Treibern befindet. Somit stellt nur ein einzelner Wortleitungstreiber tatsächlich ein WL-Signal für eine gegebene Adressgruppe bereit. Durch Aktivieren von nur 32 der 128 Treiber wird eine beträchtliche Energiemenge eingespart.
Nun zu 3A: Die Schaltung empfängt auf Leitung 54 das Potential, das stärker positiv ist als Vcc (VcWL), von der auf dem Chip ausgeführten Ladungspumpe, die mit Vcc arbeitet. Außerdem empfängt die Schaltung auf Leitung 53 das negative Potential von der auf dem Chip ausgeführten negativen Ladungspumpe. Zu einem Zeitpunkt wird, basierend auf dem decodierten Low-Bereich-Adresssignal, nur eine der vier Schaltungen, wie sie in 3A dargestellt sind, ausgewählt. Dies kann durch NANDing des Signals wlen mit predeclo<3:0> erfolgen, um auf Leitung 61 das Signal wle_b bereitzustellen. Vcc ist an die Gatter der Transistoren 38 und 40 gekoppelt und wie im Weiteren beschrieben wird, stellen diese Transistoren einen Schutz vor der höheren Spannung auf Leitung 54 bereit. Die Umrichter 41, 42 und 43 sind zwischen Vcc und Masse gekoppelt, das NAND-Gatter 52 empfängt das Vcc-Potential und ist an Leitung 53 (das negative Potential VssWL) gekoppelt. Leitung 54 ist über die p-Kanal-Transistoren 32 und 33 an die Ausgabeleitung 60 (Vccwlgrp) gekoppelt. Diese Transistoren leiten, wenn das Potential am Knoten 37 niedrig ist. In der latch-artigen Schaltung, welche die p-Kanal-Transistoren 34 und 35 umfasst, ist das Gatter des p-Kanal-Transistors 35 auch an den Knoten 37 angeschlossen, somit leitet der Transistor 35, wenn die Transistoren 32 und 33 leiten, und ist aus, wenn sich die Ausgabe von Leitung 60 in inaktivem Zustand befindet (etwa gleich Vcc).
Angenommen in der Schaltung von 3A ist wle-bar low, das heißt die Schaltung wurde von einem der decodierten Low-Bereich-Adresssignale ausgewählt (wobei wle während des gesamten, unten beschriebenen Prozesses high ist). Die Ausgabe des Umrichters 42 wird hoch sein, somit ist der Transistor 36 aus und die Ausgabe der beiden Umrichter 41 und 42 wird low sein. Unter diesen Bedingungen wird der Transistor 46 nicht leiten und der Knoten 37 wird low gehalten, da der Transistor 40 leitet. Wenn der Knoten 37 low ist, leiten die Transistoren 32 und 33 und Leitung 60 steigt auf VccWL. Des Weiteren leitet der Transistor 34, was bewirkt, dass der Transistor 35 aus ist.
Der Transistor 39 dient als Diode, da seine Senke und sein Gatter auf dem gleichen Potential (Vcc) sind. Dieser Transistor verhindert, dass die Leitung 60 auf ein Potential fällt, das mehr als eine Grenzwertspannung unter Vcc liegt. Wenn die Schaltung von 3A ausgewählt ist und die Ausgabeleitung auf VccWL steigt, leitet der Transistor 39 nicht, da seine Quelle auf einem höheren Potential als sein Gatter und seine Senke ist.
Wenn sich das Signal wle-bar in seinem High-Zustand befindet, d. h. die Schaltung von 3A abgewählt ist, ist die Ausgabe des Umrichters 43 low, und dies bewirkt, dass der Transistor 36 leitet. Die Ausgabe von Gatter 41 ist high und somit ist der Knoten 37 high. Dies verhindert, dass die Transistoren 32 und 33 sowie der Transistor 34 leiten. Andererseits leitet der Transistor 35 wie auch der Transistor 46.
Die Transistoren 38 und 40 stellen einen Schutz vor der höheren Spannung VccWL für den Transistor 46 beziehungsweise den Umrichter 41 bereit. Wenn die Schaltung von 3A ausgewählt ist, ist der Transistor 46 aus und das höhere Potential von VccWL läge an der Senke des Transistors an, wäre da nicht Transistor 38. Zu diesem Zeitpunkt ist der Transistor 38 an, da sein Gatter an Vcc gekoppelt ist. Dies stellt einen Grenzwertspannungsabfall derart bereit, dass der Transistor 46 nicht dem VccWL-Potential ausgesetzt ist. In ähnlicher Weise wäre die Ausgabe des Umrichters 41, wenn die Schaltung von 3A nicht ausgewählt ist, dem höheren Potential von VccWL ausgesetzt, wäre da nicht der Transistor 40. Der Grenzwertspannungsabfall am Transistor 40 reduziert demzufolge die Belastung des Umrichters 41.
Der untere Abschnitt von 3A stellt das auf VssWL bezogene Signal wlegrp bereit. Das Signal wle auf Leitung 60 stellt eine Eingabe für das NAND-Gatter 52 bereit. Die andere Eingabe in dieses Gatter erfolgt vom Knoten zwischen dem p-Kanal-Transistor 46 und dem n-Kanal-Transistor 51. Die Ausgabe des Gatters 52 steuert die Transistoren 55 und 58. Der Knoten zwischen den Transistoren 57 und 58 stellt das Signal wlegrp bereit. Wenn die Schaltung von 3A ausgewählt ist, ist das Potential auf Leitung 61 (wle_b) gering, was das Leiten der Transistoren 50 und 57 sowie das Abschalten des Transistors 51 bewirkt. Dies bewirkt, dass die Verbindung zwischen den Transistoren 50 und 51 ansteigt und somit die Bedingungen des Gatters 52 erfüllt sind. Die Ausgabe des Gatters 52 wird low sein, was den Transistor 58 abschaltet. Die Leitung 56 wird dann durch den Transistor 57 auf Vcc gezogen. Wenn die Schaltung von 3A abgewählt ist, ist wle_b high, somit sind die Transistoren 50 und 57 aus und der Transistor 51 leitet. Die Bedingungen des Gatters 52 sind nicht erfüllt und seine Ausgabe ist high, was die Transistoren 55 und 58 anschaltet. Dies bringt die Leitung 56 auf VssWL.
DER DECODER VON Fig. 3B
Der Decoder von 3B empfängt eines der decodierten Mid-Bereich-Signale und eines der decodierten High-Bereich-Signale. Sind beide high, sind die Bedingungen des NAND-Gatters 65 erfüllt und das Potential der Ausgabe des Gatters 65 fällt. Dies bewirkt das Leiten des Transistors 66, was den Anstieg des Potentials von Leitung 66 auf Vcc bewirkt. Auch der Transistor 69 leitet, was bewirkt, dass der Transistor 68 aus bleibt. Sind die Bedingungen des Gatters 65 nicht erfüllt, ist der Transistor 66 aus und der Transistor 67 leitet, was bewirkt, dass der Transistor 68 die Leitung 70 an VssWL koppelt. Zu diesem Zeitpunkt ist der Transistor 69 aus. Somit weist das Decodiersignal auf Leitung 70 ein An-Potential von Vcc und ein Aus-Potential von VssWL auf. Wie bereits erwähnt, existiert für jeweils vier Wortleitungstreiber ein Decoder und dementsprechend ist die Leitung 70 mit vier Wortleitungstreibern verbunden.
DER WORTLEITUNGSTREIBER VON Fig. 3C
Der WL-Treiber von 3C empfängt im ausgewählten Zustand auf Leitung 70 und Leitung 56 ein Signal mit der Magnitude Vcc. Dies wählt einen WL-Treiber eindeutig aus.
Darüber hinaus empfängt die Schaltung von 3C wie auch 31 andere WL-Treiber das Potential auf Leitung 60, um sie zu aktivieren. Sind die Bedingungen von Gatter 71 erfüllt, ist dessen Ausgabe low und der Transistor 73 leitet, was bewirkt, dass die Wortleitung auf vccwlgrp ansteigt. Das Abschalten des Transistors 71 wird erzwungen und der n-Kanal-Transistor 81 ist ebenfalls aus.
Sind die Bedingungen des Gatters 71 nicht erfüllt, leitet der Transistor 81 und das Gatter des Transistors 73 ist auf hohem Potential, was die Leitung 81 von Vccwlgrp trennt. Der Transistor 74 leitet, was den Aus-Zustand des Transistors 73 verstärkt. Zu beachten ist, dass die WL 80 entweder auf vccwlgrp ist(VccWL), wenn die WL ausgewählt ist, oder auf VssWL ist (negatives Potential), wenn der WL-Treiber von 3C abgewählt ist. Wiederum wären, wie im Fall der Schaltung von 3A, das NAND-Gatter 71 und der Transistor 81 dem höheren Potential ausgesetzt, das eine, wenn der WL-Treiber ausgewählt ist, und das andere, wenn der Wortleitungstreiber abgewählt ist, wobei jedoch die Transistoren 72 und 75 dieses Geschehen verhindern, wie in Verbindung mit 3A beschrieben.
ZEITDIAGRAMM VON Fig. 4
Die obere Wellenform in 4 ist ein Speichertakt, von dem alle anderen Zeitsignale ausgelöst werden. Die gepunktete Linie 90 zeigt an, dass sie Adresssignale am Adressdecoder 15 (2) anliegen und decodiert werden. Kurz danach wird die wlen (3A) ausgewählt. Dann wird das Gruppensignal (Vccwlgrp) an die 32 WL angelegt, die einem der decodierten Low-Bereich-Adressbits zugeordnet sind, das die Schaltung von 3A auswählt hat. Dieses Potential wird an die Leitung 60 von 3C angelegt. Zu beachten ist, dass vor diesem Zeitpunkt diese Leitung durch den Transistor 39 von 3A auf einer Grenzwertspannung unter Vcc gehalten wird. Dem Anstieg von wlen, angezeigt durch den Pfeil 91, folgt der Anstieg des WL-Treibersignals für die ausgewählte WL von VccWL auf VccWL.
Nachdem das Abtasten erfolgt ist, fällt das Potential von wlen, was das Abfallen des Signals wccwlgrp auf Vcc und des Potentials der WL auf VssWL bewirkt, wie durch die Pfeile 92 angezeigt.
Somit wurde eine WL-Auswahlarchitektur beschrieben, die eine NAND-Logik verwendet und die ein WL-Treibersignal bereitstellt, das ein hohes Potential, höher als Vcc, und ein niedrigeres, in Bezug zu Vss negatives Potential bereitstellt.

Claims

DRAM, Folgendes umfassend: mehrere Wortleitungstreiber, die mit einer Vielzahl von DRAM-Zellen gekoppelt sind, wobei die Wortleitungstreiber je eine Pegelwandlungsschaltung umfassen die dazu ausgebildet ist, eine jeweilige Wortleitung auszuwählen und ein Wortleitungssignal für die DRAM-Zellen bereitzustellen; mehrere Decoder, jeweils zum Auswählen einer Gruppe der Wortleitungstreiber aus mehreren Gruppen von Wortleitungstreibern, wobei die Decoder decodierte Adresssignale in einem ersten und einem zweiten Bereich von Speicheradressen empfangen; und mehrere Auswahlschaltungen zum Empfangen decodierter Adresssignale in einem dritten, anderen Bereich von Speicheradressen, wobei die Auswahlschaltungen jeweils mehrere erste Auswahlsignale bereitstellen, die jeweils derart an die Wortleitungstreiber der Gruppe von Wortleitungstreibern gekoppelt sind, dass für jede einmalige, decodierte Adresse im ersten, zweiten und dritten Bereich von Adressen ein einzelner Wortleitungstreiber ausgewählt ist.
DRAM nach Anspruch 1, wobei die Decoder eine NAND-Logik verwenden.
DRAM nach Anspruch 1, wobei die Wortleitungstreiber für die Auswahl des einzelnen Wortleitungstreibers eine NAND-Logik verwenden.
DRAM nach Anspruch 1, wobei der DRAM mit einer einzelnen, in Bezug auf die Masse (Vss) positiven Versorgungsspannung von Vcc arbeitet und wobei die nicht ausgewählten Wortleitungstreiber ein Ausgabesignal bereitstellen, das in Bezug auf Vss negativ ist.
DRAM nach Anspruch 4, wobei der ausgewählte Wortleitungstreiber ein Ausgabesignal bereitstellt, das stärker positiv als Vcc ist.
DRAM nach Anspruch 1, wobei die Auswahlschaltung für jedes der decodierten Adresssignale im dritten Bereich von Adresssignalen ein zweites Auswahlsignal bereitstellt, um für mehrere Wortleitungstreiber, einschließlich des ausgewählten Wortleitungstreibers, ein positives Potential bereitzustellen, das höher als Vcc ist.
DRAM nach Anspruch 5, wobei die Auswahlschaltung erste Transistoren beinhaltet, um zweite Transistoren vor dem höheren positiven Potential zu schützen.
DRAM nach Anspruch 5, wobei die Wortleitungstreiber Transistoren beinhalten, um zweite Transistoren vor dem höheren positiven Potential zu schützen.
DRAM, Folgendes umfassend: mehrere Wortleitungstreiber, die mit einer Vielzahl von DRAM-Zellen gekoppelt sind, wobei die Wortleitungstreiber je eine Pegelwandlungsschaltung umfassen die dazu ausgebildet ist, eine jeweilige Wortleitung auszuwählen und ein Wortleitungssignal für die DRAM-Zellen bereitzustellen; mehrere Decoder, die jeweils ein erstes NAND-Logik-Bauelement verwenden, um ein erstes Auswahlsignal bereitzustellen, das eine Gruppe der Wortleitungstreiber auswählt, wobei jede NAND-Logikeinheit ein erstes decodiertes Adresssignal empfängt, das von einem ersten Bereich von Speicheradressen abgeleitet ist, und ein zweites decodiertes Adresssignal, das von einem zweiten Bereich von Speicheradressen, der sich vom ersten Bereich unterscheidet, abgeleitet ist; und wobei jeder der Wortleitungstreiber ein zweites NAND-Logik-Bauelement verwendet, so dass nur ein einzelner Wortleitungstreiber ausgewählt ist, wobei das zweite NAND-Logik-Bauelement eines der ersten Auswahlsignale empfängt und ein zweites Signal, das von decodierten Adresssignalen in einem dritten Bereich von Speicheradressen, der sich vom ersten und vom zweiten Bereich unterscheidet, abgeleitet ist.
DRAM nach Anspruch 9, wobei der DRAM mit einem einzelnen, in Bezug auf die Masse (Vss) positiven Potential Vcc arbeitet und wobei ein ausgewählter Wortleitungstreiber ein Ausgabesignal bereitstellt, das stärker positiv als Vcc ist.
DRAM nach Anspruch 10, wobei die nicht ausgewählten Wortleitungstreiber ein in Bezug auf Vss stärker negatives Signal bereitstellen.
DRAM nach Anspruch 11, wobei jeder Wortleitungstreiber Transistoren beinhaltet, die als Schutzbauelemente dienen, um das Anlegen des Potentials, das stärker positiv als Vcc ist, an andere Transistoren zu verhindern.
DRAM nach Anspruch 9, eine Schaltung beinhaltend, um wahlweise das Potential, das stärker positiv als Vcc ist, für ausgewählte Wortleitungstreiber bereitzustellen, wobei die Anzahl der ausgewählten Wortleitungstreiber geringer als die Gesamtanzahl der Wortleitungstreiber ist.
Verfahren zum Betreiben eines DRAM von einem angelegten, in Bezug auf die (Vss) positiven Potential von Vcc, Folgendes umfassend: logisches Kombinieren von decodierten High- und Mid-Bereich-Adresssignalen, um ein erstes Auswahlsignal bereitzustellen, das auf ein negatives Potential bezogen ist; Auswählen einer Gruppe von Wortleitungstreibern mit dem ersten Auswahlsignal, wobei die Wortleitungstreiber mit einer Vielzahl von DRAM-Zellen gekoppelt sind; Erzeugen eines zweiten Auswahlsignals, basierend auf einem decodierten Low-Bereich von Adresssignalen; und Auswählen eines Wortleitungstreibers aus der Gruppe von Wortleitungstreibern, wobei die Wortleitungstreiber je eine Pegelwandlungsschaltung umfassen und die eine jeweilige Wortleitung auswählt und ein pegelgewandeltes Wortleitungssignal für die DRAM-Zellen bereitstellt.
Verfahren nach Anspruch 14, das Bereitstellen eines Wortleitungstreiber-Signals vom ausgewählten Wortleitungstreiber beinhaltend, das vom negativen Potential zu einem Potential, das stärker positiv als Vcc ist, ansteigt.
Verfahren nach Anspruch 14, wobei der Schritt des logischen Kombinierens eine NAND-Logik verwendet.
Verfahren nach Anspruch 14, das Verwenden einer NAND-Logik für die Auswahl des einen Wortleitungstreibers beinhaltend.
Verfahren nach Anspruch 14, das Erzeugen dritter Auswahlsignale beinhaltend, die das stärker positive Potential mit mehreren Wortleitungstreibern koppeln, von denen einer den einen ausgewählten Wortleitungstreiber beinhaltet.
Verfahren nach Anspruch 14, das Erzeugen des stärker positiven Potentials im DRAM beinhaltend.
Verfahren nach Anspruch 19, das Erzeugen des negativen Potentials im DRAM beinhaltet.