DE102004004785A1

DE102004004785A1 - Spannungs-Pumpen-Anordnung für Halbleiter-Bauelemente

Info

Publication number: DE102004004785A1
Application number: DE102004004785A
Authority: DE
Inventors: Martin Brox
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2004-01-30
Filing date: 2004-01-30
Publication date: 2005-08-25
Also published as: US7206248B2; US20050169088A1

Abstract

Die Erfindung betrifft ein Halbleiter-Bauelement (1), insbesondere Speicherbauelement, mit mindestens einer Spannungs-Pumpe, welche eine entsprechende, gepumpte Spannung (VPP, VLL) bereitstellt und welche in einem entsprechenden Spannungs-Pumpen-Bereich (101a) des Halbleiter-Bauelements (1) angeordnet ist, wobei sich der Spannungs-Pumpen-Bereich (101a) im Wesentlichen parallel zu mehreren, mit der gepumpten Spannung (VPP, VLL) zu versorgenden Einrichtungen (9a, 8a, 8c) erstreckt, insbesondere im Wesentlichen parallel zu durch die Einrichtungen (9a, 8a, 8c) angesteuerten Leitungen, z. B. Wortleitungen (12a, 13a, 13b, 13c).

Description

Die Erfindung betrifft gemäß Oberbegriff des Anspruchs 1 ein Halbleiter-Bauelement mit mindestens einer Spannungs-Pumpe.
Bei Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z. B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z. B. ROM-Bauelementen (ROM = Read Only Memory bzw.
Festwertspeicher), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher).
Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
Die entsprechende Adresse kann über sog. Adreß-Anschlüsse bzw. Adreß-Eingabe-Pins in das RAM-Bauelement eingegeben werden; zur Ein- und Ausgabe der Daten sind mehrere, z. B. 16 sog. Daten-Anschlüsse bzw. Daten-Ein-/Ausgabe-Pins (I/Os bzw. Input/Outputs) vorgesehen. Durch Anlegen eines entsprechenden Signals (z. B. eines Read/Write-Signals) an einen Schreib/Lese-Auswahl-Anschluß bzw. -Pin kann ausgewählt werden, ob (momentan) Daten abgespeichert, oder ausgelesen werden sollen.
Da in einem RAM-Bauelement möglichst viele Speicherzellen untergebracht werden sollen, ist man bemüht, diese so einfach wie möglich zu realisieren. Bei sog. SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z. B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i. A. nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann. Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z. B. ca. alle 64 ms, ein sog. „Refresh" durchgeführt werden.
Aus technologischen Gründen sind bei Speicher-, insbesondere DRAM-Bauelementen die einzelnen Speicherzellen – Vielzahl von Zeilen und Spalten nebeneinanderliegend – in einer rechteckförmigen (gleichmäßig in mehrere Zellfelder unterteilten) Matrix bzw. einem rechteckförmigen (gleichmäßig in mehrere Zellfelder unterteiltem) Array angeordnet.
Um eine entsprechend hohe Gesamt-Speicherkapazität zu erzielen, und/oder um eine möglichst hohe Daten-Lese- bzw. – Schreib-Geschwindigkeit zu erreichen, können in einem einzelnen RAM-Bauelement bzw. -Chip („multi-bank chip") – statt eines einzigen Arrays – mehrere, z. B. vier – im wesentlichen rechteckförmige – Einzel-Arrays vorgesehen sein (sog. „memory banks").
Um einen Schreib- oder Lesezugriff durchzuführen, muß eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Array zugeordnete – (und durch die Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert (z. B. dadurch, dass zunächst eine entsprechende – mehreren, z. B. übereinanderliegenden – Zellfeldern zugeordnete, und durch diese hindurch verlaufende Master-Wortleitung (MWL bzw. Master Wordline) aktiviert wird – z. B. durch eine entsprechende, z. B. in einem entsprechenden Segment-Ansteuerbereich angeordnete Master-Wortleitungs-Treibereinrichtung, und in Reaktion hierauf dann die entsprechende – in einem einzelnen, entsprechenden Zellfeld verlaufende – lokale Wortleitung (LWL bzw. Local Wordline), z. B. durch eine entsprechende, z. B. zwischen den entsprechenden Zellfeldern in einem entsprechenden Segment- Treiber- bzw. Sub-Decoder-Bereich liegende Lokale-Wortleitungs-Treibereinrichtung).
Dies führt dazu, dass die in den der entsprechenden Wortleitung zugeordneten Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung zugeordneten Leseverstärkern („sense amplifier") ausgelesen werden („aktivierter Zustand" der Wortleitung).
Daraufhin wird – mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read- (RD-) bzw. Write- (WT-) Befehl) – veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten von dem bzw. den entsprechenden – der durch die Spalten-Adresse („Column-Address") spezifizierten Bitleitung zugeordneten – Leseverstärker(n) („sense amplifier") entsprechend ausgegeben werden (oder – umgekehrt – die Daten in die entsprechenden Speicherzellen eingelesen werden).
Als nächstes wird – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z. B. eines precharge Befehls (PRE-Befehl)) – die entsprechende Wortleitung wieder deaktiviert, und der entsprechende Array auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.
Die o. g. Leseverstärker sind jeweils in einem – zwischen zwei Zellfeldern liegenden – Leseverstärker-Bereich angeordnet, wobei – aus Platzgründen – ein- und derselbe Leseverstärker jeweils zwei verschiedenen Zellfeldern zugeordnet sein kann (nämlich den beiden jeweils direkt an den entsprechenden Leseverstärker-Bereich angrenzenden Zellfeldern) (sog. „shared sense amplifier" bzw. geteilte Leseverstärker).
Je nachdem, ob gerade Daten aus dem links, oder rechts neben dem jeweiligen Leseverstärker liegenden Zellfeld ausgelesen werden sollen (oder dem oberhalb, oder unterhalb des jeweiligen Leseverstärkers liegenden Zellfeld), wird der entsprechende Leseverstärker mittels entsprechender Schalter zu dem entsprechenden Zellfeld (insbesondere zu der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung) zugeschaltet (bzw. elektrisch mit dem entsprechenden Zellfeld, insbesondere der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung verbunden), oder von dem entsprechenden Zellfeld (bzw. der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung) abgeschaltet (bzw. elektrisch von dem entsprechenden Zellfeld (bzw. der entsprechenden, dem jeweiligen Zellfeld zugeordneten Bitleitung) getrennt).
Bei Halbleiter-Bauelementen, insbesondere bei Speicherbauelementen wie den o. g. RAMs, insbesondere DRAMs kann sich ein intern im Bauelement verwendeter Spannungspegel VINT von einem außerhalb des Bauelements verwendeten, z. B. von einer externen Spannungsversorgung für das Halbleiter-Bauelement bereitgestellten Spannungspegel (Versorgungsspannungspegel) VDD unterscheiden.
Insbesondere kann der intern verwendete Spannungspegel VINT kleiner sein, als der Pegel VDD der Versorgungsspannung – beispielsweise kann der intern verwendete Spannungspegel VINT 1,5 V betragen, und der Versorgungsspannungspegel VDD z. B. zwischen 1,5 V und 2,5 V, etc.
Demgegenüber können z. B. die o. g. Sub-Decoder-, insbesondere die o. g. Lokale-Wortleitungs-Treiber-Einrichtungen bei – von einer oder mehreren entsprechenden Spannungs-Pump-Einrichtungen bereitgestellten – „gepumpten" Spannungspegeln betrieben werden (z. B. bei einem – z. B. ein „logisch hohes" Wortleitungs-Signal repräsentierenden – Spannungspegel VPP, der größer ist, als der Pegel VDD der o. g. externen Spannung, und bei einem – z. B. ein „logisch niedriges" Wortleitungs-Signal repräsentierenden – Spannungspegel VLL, der z. B. kleiner sein kann, als 0 V).
Die jeweiligen Spannungs-Pump-Einrichtungen können z. B. in einem zentral-außen (z. B. in einem Randbereich des Halbleiter-Bauelements zwischen zwei entsprechenden Arrays) liegenden Bereich des Halbleiter-Bauelements angeordnet sein, von wo aus – mittels entsprechender Leitungen – die jeweiligen, von den Spannungs-Pump-Einrichtungen bereitgestellten Spannungspegel VPP, VLL zu den entsprechenden Sub-Decoder- bzw. Lokale-Wortleitungs-Treiber-Einrichtungen weitergeleitet werden.
Dies hat allerdings z. B. den Nachteil, dass – insbesondere für die relativ weit von den Spannungs-Pump-Einrichtungen entfernt angeordneten – Sub-Decoder- bzw. Lokale-Wortleitungs-Treiber-Einrichtungen ein relativ hoher Spannungsverlust auftritt.
Die Erfindung hat zur Aufgabe, eine neuartige Spannungs-Pumpen-Anordnung für Halbleiter-Bauelemente zur Verfügung zu stellen.
Sie erreicht dieses und weitere Ziele durch den Gegenstand des Anspruchs 1.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß einem Grundgedanken der Erfindung wird ein Halbleiter-Bauelement, insbesondere Speicherbauelement, mit mindestens einer Spannungs-Pumpe zur Verfügung gestellt, welche eine entsprechende, gepumpte Spannung (VPP, VLL) bereitstellt, und welche in einem entsprechenden Spannungs-Pumpen-Bereich des Halbleiter-Bauelements angeordnet ist, wobei sich der Spannungs-Pumpen-Bereich im Wesentlichen parallel zu mehreren, mit der gepumpten Spannung (VPP, VLL) zu versorgenden Einrichtungen erstreckt, insbesondere im Wesentlichen parallel zu durch die Einrichtungen angesteuerten Leitungen, z. B. Wortleitungen.
Dadurch kann der Abstand zwischen den Spannungs-Pumpen, und den zu versorgenden Einrichtungen (z. B. entsprechenden Wortleitungs-Treiber-Einrichtungen) reduziert werden, wodurch – zwangsläufig auftretende – Spannungsverluste verringert werden können.
Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt
1 eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements mit mehreren Arrays, sowie einer Speicherbauelement-Steuereinrichtung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
2 eine schematische Detail-Darstellung des Aufbaus eines Abschnitts eines der Arrays des in 1 gezeigten Halbleiter-Speicherbauelements.
In 1 ist eine schematische Darstellung des Aufbaus eines Halbleiter-Speicherbauelements 1 bzw. Halbleiter-Speicher-Chips, sowie einer – zentralen – Speicherbauelement-Steuereinrichtung 5 gezeigt.
Bei dem Halbleiter-Speicherbauelement 1 kann es sich z. B. um ein – auf CMOS-Technologie beruhendes – Tabellenspeicher-Bauelement handeln, z. B. ein RAM-Speicherbauelement (RAM = Random Access Memory bzw. Schreib-Lese-Speicher), insbesondere ein DRAM-Speicherbauelement (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) (z. B. ein Graphik-DRAM, oder ein DDR-DRAM (Double Data Rate DRAM bzw. DRAM mit doppelter Datenrate)).
Beim Halbleiter-Speicherbauelement 1 können – nach Eingabe einer entsprechenden Adresse (z. B. durch die Speicherbauelement-Steuereinrichtung 5) – unter der jeweiligen Adresse Daten abspeichert, und unter dieser Adresse später wieder ausgelesen werden.
Die Adresse kann in mehreren, z. B. zwei aufeinanderfolgenden Schritten eingegeben werden (z. B. zunächst eine Zeilen-Adresse („Row-Address") – und ggf. Teile einer Spalten-Adresse („Column-Address") (und/oder ggf. weitere Adress-Teile, oder Teile hiervon) -, und dann die Spalten-Adresse („Column-Address") (bzw. die übrigen Teile der Spalten-Adresse („Column-Address"), und/oder – erst jetzt – die o. g. weiteren Adress-Teile (bzw. die übrigen Teile hiervon)).
Durch Anlegen eines entsprechenden Steuer-Signals (z. B. eines Read/Write-Signals) – z. B. durch die Speicherbauelement-Steuereinrichtung 5 – kann jeweils ausgewählt werden, ob Daten abgespeichert, oder ausgelesen werden sollen.
Die in das Halbleiter-Speicherbauelement 1 eingegebenen Daten werden dort, wie im folgenden noch genauer erläutert wird, in entsprechenden Speicherzellen abgespeichert, und später wieder aus den entsprechenden Speicherzellen ausgelesen.
Jede Speicherzelle besteht z. B. aus wenigen Elementen, insbesondere nur aus einem einzigen, entsprechend angesteuerten Kondensator, mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
Wie aus 1 hervorgeht, ist jeweils eine bestimmte Anzahl von Speicherzellen – jeweils in mehreren Zeilen und Spalten nebeneinanderliegend – jeweils in einem rechteckförmigen bzw. quadratischen Array („memory bank") 3a, 3b, 3c, 3d liegend angeordnet, so daß in einem Array 3a, 3b, 3c, 3d – entsprechend der Anzahl der enthaltenen Speicherzellen – z. B. jeweils 32 MBit, 64 MBit, 128 MBit, 256 MBit, 512 Mbit, etc. gespeichert werden können.
Wie in 1 weiter gezeigt ist, weist das Halbleiter-Speicherbauelement 1 mehrere, z. B. vier, jeweils im wesentlichen identisch aufgebaute, gleichmäßig über die Fläche des Bauelements verteilte, und – im wesentlichen unabhängig voneinander durch die o. g. Speicherbauelement-Steuereinrichtung 5 gesteuerte – Speicherzellen-Arrays 3a, 3b, 3c, 3d (hier: die o. g. "memory banks") auf, so dass sich entsprechend eine Gesamt-Speicherkapazität von z. B. 128 MBit, 256 MBit, 512 MBit, bzw. 1024 MBit (bzw. 1 GBit), 4 Gbit, etc. für das Halbleiter-Speicherbauelement 1 ergibt.
Durch das Vorsehen mehrerer, im wesentlichen unabhängiger Arrays 3a, 3b, 3c, 3d kann erreicht werden, dass – parallel bzw. zeitlich überlappend – bei mehreren, verschiedenen Arrays 3a, 3b, 3c, 3d entsprechende Schreib- oder Lesezugriffe durchgeführt werden können.
Die o. g. (in das Halbleiter-Speicherbauelement 1 bzw. die Speicherbauelement-Steuereinrichtung 5 eingegebene) Adresse enthält – als Teil der o. g. weiteren Adress-Teile – eine entsprechende Anzahl (hier z. B. zwei) Bits („Array-Auswahl-Bits" bzw. „bank address bits"), die dazu dienen, beim Abspeichern bzw. Auslesen von Daten den jeweils gewünschten Array 3a, 3b, 3c, 3d anzusprechen.
Wie im folgenden noch genauer erläutert wird, sind die o. g. Speicherzellen in den Arrays 3a, 3b, 3c, 3d jeweils in entsprechenden – senkrecht übereinander bzw. waagrecht nebeneinander liegenden – Zellfeldern bzw. Zellfeld-Bereichen 7a, 7b, 7c, 7d („cell field regions") liegend angeordnet (vgl. z. B. die in 2 beispielhaft gezeigten, im – in 1 links-oben liegenden – Array 3a vorgesehen Zellfeld- Bereiche 7a, 7b, 7c, 7d, sowie eine Vielzahl weiterer, bei der Darstellung gemäß 2 z. B. rechts, und oberhalb bzw. unterhalb der Zellfeld-Bereiche 7a, 7b, 7c, 7d liegende – hier nicht dargestellte – Zellfeld-Bereiche).
Die Zellfeld-Bereiche 7a, 7b, 7c, 7d sind jeweils im wesentlichen identisch aufgebaut, im wesentlichen rechteckförmig (oder z. B. quadratisch) ausgestaltet, und weisen jeweils eine bestimmte Anzahl von – jeweils in mehreren Zeilen und Spalten nebeneinanderliegenden – Speicherzellen auf.
Zwischen je zwei Zellfeldern 7a, 7b, 7c, 7d (bzw. – bei der Darstellung gemäß 2 – jeweils links bzw. rechts eines Zellfelds 7a, 7b, 7c, 7d) befinden sich jeweils – hier ebenfalls im wesentlichen jeweils rechteckförmige – Leseverstärker-Bereiche 10a, 10b, 10c, 10d, 10e, 10f („sense amplifier regions").
In jedem der Leseverstärker-Bereiche 10a, 10b, 10c, 10d, 10e, 10f sind jeweils eine Vielzahl von Leseverstärkern („sense amplifier") angeordnet, wobei die entsprechenden Leseverstärker (bzw. genauer: die in den jeweils zwischen zwei verschiedenen Zellfeldern 7a, 7b, 7c, 7d liegenden Leseverstärker-Bereichen 10b, 10c, 10e, 10f angeordneten Leseverstärker) jeweils zwei verschiedenen Zellfeldern 7a, 7b, 7c, 7d zugeordnet sind (nämlich den jeweils direkt an den entsprechenden Leseverstärker-Bereich – z. B. den Leseverstärker-Bereich 10b – angrenzenden Zellfeldern 7a, 7b, etc.) – bei dem vorliegenden Ausführungsbeispiel werden also sog. „shared sense amplifier" bzw. „geteilte Leseverstärker" 11 verwendet.
Wieder bezogen auf 1 weist jeder Array 3a, 3b, 3c, 3d eine – dem jeweiligen Array 3a, 3b, 3c, 3d separat zugeordnete (hier nicht dargestellte) Array-Steuereinrichtung („bank control") auf, die z. B. in einem Eck-Bereich des jeweiligen Arrays 3a, 3b, 3c, 3d angeordnet sein kann.
Gemäß 1 und 2 befinden sich zwischen je zwei Zellfeldern 7a, 7b, 7c, 7d (bzw. – bei der Darstellung gemäß 1 und 2 – jeweils oberhalb bzw. unterhalb eines Zellfelds 7a, 7b, 7c, 7d) jeweils – hier ebenfalls im wesentlichen jeweils rechteckförmige – Segment-Treiber-Bereiche bzw. Sub-Decoder-Bereiche 8a, 8b, 8c, 8d.
In jedem der Segment-Treiber-Bereiche 8a, 8b, 8c, 8d sind jeweils eine Vielzahl entsprechender Segment- bzw. Wortleitungs-Treiber-Einrichtungen angeordnet, insbesondere entsprechende Treiber-Einrichtungen für entsprechende lokale Wortleitungen 13a, 13b, 13c, 14a, 14b, 14c (LWL bzw. local Wordline) (wobei z. B. jeweils eine der Treiber-Einrichtungen mit einer entsprechenden, zugeordneten lokalen Wortleitung 13a, 13b, 13c, 14a, 14b, 14c verbunden sein kann).
Wie aus 2 hervorgeht, erstrecken sich die – in 2 mittels entsprechender, durchgezogener Linien dargestellten – lokalen Wortleitungen 13a, 13b, 13c, 14a, 14b, 14c jeweils nur durch einen einzigen der Vielzahl von Array-Zellfeld-Bereiche 7a, 7b, 7c, 7d hindurch, insbesondere – z. B. in Längsrichtung – von einem bestimmten Segment-Treiber-Bereich bzw. Sub-Decoder-Bereich 8a, 8b, 8c, 8d aus zum nächsten Segment-Treiber-Bereich bzw. Sub-Decoder-Bereich 8a, 8b, 8c, 8d.
Die Anzahl der pro Zellfeld-Bereich 7a, 7b, 7c, 7d vorgesehenen Wortleitungen kann z. B. der Anzahl der Speicherzellen-Zeilen im jeweiligen Zellfeld-Bereich 7a, 7b, 7c, 7d entsprechen (oder z. B. – beispielsweise bei gleichzeitigem Auslesen/Abspeichern von jeweils mehreren, z. B. 2, 4, oder 8 Bits – entsprechend einem Bruchteil hiervon (z. B. der Hälfte, einem Viertel, oder einem Achtel)).
Wie aus 1 und 2 hervorgeht, befindet sich an einem – hier unterhalb (bzw. oberhalb) – der entsprechenden Zellfelder 7a, 7c bzw. 7b, 7d liegenden Randbereich des jeweiligen Arrays 3a, 3b, 3c, 3d ein Segment-Ansteuerbereich 9a, 9b, in welchem – wie weiter unten noch genauer erläutert wird – eine Vielzahl entsprechender Wortleitungs-Treiber-Einrichtungen angeordnet sind, insbesondere entsprechende Treiber-Einrichtungen für entsprechende Master-Wortleitungen 12a, 12b (MWL bzw. Master Wordline) (wobei z. B. jeweils eine der Treiber-Einrichtungen mit einer entsprechenden, zugeordneten Master-Wortleitung 12a, 12b verbunden sein kann).
Wie aus 2 hervorgeht, erstrecken. sich die – in 2 gestrichelt dargestellten – Master-Wortleitungen 12a, 12b jeweils – vom entsprechenden Segment-Ansteuerbereich 9a, 9b aus – durch mehrere, übereinanderliegende Zellfeld-Bereiche 7a, 7c bzw. 7b, 7d eines Arrays 3a hindurch, insbesondere – z. B. in Längsrichtung – vom entsprechenden Segment-Ansteuerbereich 9a, 9b aus durch sämtliche, jeweils senkrecht übereinanderliegende Zellfeld-Bereiche 7a, 7c bzw. 7b, 7d (und damit auch durch die zwischen entsprechenden Zellfeld-Bereichen 7a, 7c bzw. 7b, 7d liegenden Sub-Decoder-Bereiche 8a, 8c bzw. 8b, 8d).
Die einzelnen, durch einen entsprechenden Zellfeld-Bereich 7a, 7b, 7c, 7d hindurchgehenden Wortleitungen 12a, 12b bzw. 13a, 13b, 13c, 14a, 14b, 14c können z. B. – in äquidistanten Abständen – parallel zueinanderliegend angeordneten sein (und parallel zum äußeren Rand der Zellfeld-Bereiche 7a, 7b, 7c, 7d verlaufen).
Des weiteren verlaufen innerhalb jedes Zellfeld-Bereichs 7a, 7b, 7c, 7d – z. B. von den dem jeweiligen Zellfeld-Bereich 7a, 7b, 7c, 7d jeweils zugeordneten Leseverstärker-Bereichen 10a, 10b, 10c, 10d aus, und senkrecht zu den Wortleitungen 12a, 12b, 13a, 13b – jeweils eine Vielzahl von Bitleitungen bzw.
Bitleitungs-Paaren (in 1 und 2 nicht dargestellt).
Die Anzahl der pro Zellfeld-Bereich 7a, 7b, 7c, 7d vorgesehenen Bitleitungen kann z. B. der Anzahl der Speicherzellen-Spalten im jeweiligen Zellfeld-Bereich 7a, 7b, 7c, 7d, oder z. B. einem Vielfachen hiervon entsprechen.
Die einzelnen Bitleitungen bzw. Bitleitungs-Paare können z. B. – in äquidistanten Abständen – parallel zueinanderliegend angeordnet sein (und parallel zum äußeren Rand des jeweiligen Zellfeld-Bereichs 7a, 7b, 7c, 7d verlaufen, und – wie bereits oben erwähnt – senkrecht zu den o. g. Wortleitungen 12a, 12b bzw. 13a, 13b, 13c, 14a, 14b, 14c).
Die – zentrale – Speicherbauelement-Steuereinrichtung 5 („memory controller") kann – wie in 1 beispielhaft dargestellt – als separates, mit dem DRAM-Halbleiter-Speicherbauelement 1 z. B. – mittels eines Bus-Systems 4 – über externe Pins kommunizierendes Halbleiter-Bauelement ausgebildet sein.
Alternativ kann die Speicherbauelement-Steuereinrichtung 5 z. B. auch auf ein- und demselben Chip 1 angeordnet sein, wie die o. g. Speicherzellen- Arrays 3a, 3b, 3c, 3d (memory banks).
Bei dem in 1 dargestellten Halbleiter-Speicherbauelement 1 kann sich ein intern im Bauelement 1 (für die Mehrzahl der Bauteile im Halbleiter-Speicherbauelement 1) verwendeter Spannungspegel VINT von einem außerhalb des Halbleiter-Speicherbauelements 1 verwendeten, z. B. von einer externen Spannungsversorgung für das Halbleiter-Speicherbauelement 1 bereitgestellten Spannungspegel (Versorgungsspannungspegel) VDD unterscheiden.
Insbesondere kann der intern verwendete Spannungspegel VINT kleiner sein, als der Pegel VDD der Versorgungsspannung – beispielsweise kann der intern verwendete Spannungspegel VINT 1,5 V betragen, und der Versorgungsspannungspegel VDD z. B. zwischen 1,5 V und 2,5 V, etc.
Demgegenüber können die o. g. – in den o. g. Segment-Treiber-Bereichen 8a, 8b, 8c, 8d angeordneten – Treiber-Einrichtungen (insbesondere die o. g. Sub-Decoder- bzw. Lokale-Wortleitungs-Treiber-Einrichtungen), und/oder die o. g. – in den o. g. Segment-Ansteuerbereichen 9a, 9b angeordneten – Treiber-Einrichtungen (insbesondere die o. g. Master-Wortleitungs-Treiber-Einrichtungen) bei – von einer oder mehreren entsprechenden Spannungs-Pump-Einrichtungen bereitgestellten – „gepumpten" Spannungspegeln betrieben werden (z. B. bei einem – z. B. ein „logisch hohes" Wortleitungs-Signal repräsentierenden – Spannungspegel VPP, der größer ist, als der Pegel VDD der o. g. externen Spannung (insbesondere größer als 0 V, insbesondere größer als 1,8 V), und bei einem – z. B. ein „logisch niedriges" Wortleitungs-Signal repräsentierenden – Spannungspegel VLL, der z. B. kleiner sein kann, als 0 V).
Die jeweiligen Spannungs-Pump-Einrichtungen können z. B. – wie in 1 und 2 veranschaulicht ist – in jeweils seitlich-außerhalb neben entsprechenden Arrays bzw. Array-Zentralbereichen 3a, 3b, 3c, 3d liegenden Spannungs-Pumpen-Bereichen 101a, 101b, 101c, 101d liegend angeordnet sein.
Wie aus 1 hervorgeht, erstrecken sich die – im Wesentlichen langgestreckt-rechteckförmigen – Spannungs-Pumpen-Bereiche 101a, 101b, 101c, 101d im Wesentlichen parallel zu den o. g. Wortleitungen 12a, 12b bzw. 13a, 13b, 13c, 14a, 14b, 14c, im Wesentlichen quer zu einem entsprechenden Segment-Treiber-Bereich 8a, 8b, 8c, 8d, und/oder Segment-Ansteuerbereich 9a, 9b, und im Wesentlichen über die gesamte Länge eines entsprechenden Arrays 3a, 3b, 3c, 3d.
Der einem jeweiligen Array 3a, 3b, 3c, 3d zugeordnete Spannungs-Pumpen-Bereich 101a, 101b, 101c, 101d ist direkt seitlich angrenzend an den jeweiligen Array bzw. Array-Zentralbereich 3a, 3b, 3c, 3d (bzw. direkt seitlich angrenzend an den entsprechenden Segment- Ansteuerbereich 9a, 9b, und/oder die entsprechenden Segment-Treiber-Bereiche 8a, 8b, 8c, 8d) liegend angeordnet, z. B. in einem – dem jeweils benachbarten Array 3a, 3b, 3c, 3d gegenüberliegenden – Array-Randbereich.
Wie aus 1 und 2 hervorgeht, sind die in einem bestimmten Spannungs-Pumpen-Bereich 101a, 101b, 101c, 101d angeordneten Spannungspumpen über ein Netzwerk von Leitungen 102a, 102b, 102c, 103a, 103b bzw. Leitungs-Paaren mit den o. g. Segment-Treiber-Bereichen 8a, 8b, 8c, 8d verbunden (insbesondere den dort angeordneten Lokale-Wortleitungs-Treiber-Einrichtungen), und mit den o. g. Segment-Ansteuerbereichen 9a, 9b (insbesondere den dort angeordneten Master-Wortleitungs-Treiber-Einrichtungen) – sowie mit einer oder mehreren übrigen Spannungspumpen des jeweiligen Spannungs-Pumpen-Bereichs 101a, 101b, 101c, 101d (und mit einer oder mehreren weiteren Spannungspumpen der übrigen Spannungs-Pumpen-Bereiche 101a, 101b, 101c, 101d)).
Insbesondere sind beim vorliegenden Ausführungsbeispiel gemäß 1 und 2 z. B. die im Spannungs-Pumpen-Bereich 101a des Arrays 3a angeordneten Spannungspumpen über eine – quer zu den Wortleitungen 12a, 12b, 13a, 13b, 13c verlaufende – Leitung 102a (bzw. über ein entsprechendes Leitungspaar) mit den o. g. Segment-Ansteuerbereichen 9a, 9b des Arrays 3a verbunden (insbesondere den dort angeordneten Master-Wortleitungs-Treiber-Einrichtungen), sowie – ebenfalls über die o. g. Leitung 102a (bzw. über ein entsprechendes Leitungspaar) – mit entsprechenden Segment-Ansteuerbereichen des Arrays 3c, und mit einer oder mehreren Spannungspumpen des Spannungs-Pumpen-Bereichs 101c des Arrays 3c.
Des weiteren sind die im Spannungs-Pumpen-Bereich 101a des Arrays 3a angeordneten Spannungspumpen über eine – quer zu den Wortleitungen 12a, 12b, 13a, 13b, 13c verlaufende – Leitung 102b (bzw. über ein entsprechendes Leitungspaar) mit den o. g. Segment-Treiber-Bereichen 8a, 8b des Arrays 3a verbunden (insbesondere den dort angeordneten Lokale-Wortleitungs-Treiber-Einrichtungen), sowie – ebenfalls über eine quer zu den Wortleitungen 12a, 12b, 13a, 13b, 13c verlaufende – Leitung 102c (bzw. über ein entsprechendes Leitungspaar) mit den o. g. Segment-Treiber-Bereichen 8c, 8d des Arrays 3a (insbesondere den dort angeordneten Lokale-Wortleitungs-Treiber-Einrichtungen), etc.
Die o. g. Leitungen 102a, 102b, 102c (bzw. Leitungspaare) sind über – quer zu diesen verlaufende (d. h. parallel zu den Wortleitungen 12a, 12b, 13a, 13b, 13cz.B. durch entsprechende Leseverstärker-Bereiche 10b, 10e, 10c, 10f hindurch verlaufende) – Leitungen 103a, 103b, 103c (bzw. Leitungspaare) miteinander verbunden.
Das bei den übrigen Arrays 3b, 3c, 3d vorgesehene – die entsprechenden Spannungspumpen mit entsprechenden Segment-Ansteuerbereichen bzw. Master-Wortleitungs-Treiber-Einrichtungen, Segment-Treiber-Bereichen bzw. Lokale-Wortleitungs-Treiber-Einrichtungen, etc. verbindende – Leitungs-Netzwerk kann jeweils entsprechend spiegelbildlich aufgebaut sein, wie beim o. g. Array 3a.
Die von den entsprechenden Spannungspumpen ausgegebenen bzw. bereitgestellten Spannungspegel VPP, VLL werden – über das oder die o. g. Leitungs-Netzwerke (d. h. die entsprechenden Leitungen 102a, 102b, 102c, 103a, 103b bzw. Leitungspaare) zu den entsprechenden Segment-Ansteuerbereichen 9a, 9b bzw. Segment-Treiber-Bereichen 8a, 8b, 8c, 8d weitergeleitet, so dass die dort vorgesehenen Lokale-Wortleitungs-Treiber-Einrichtungen bzw. Master-Wortleitungs-Treiber-Einrichtungen mit den entsprechenden „gepumpten" Spannungspegeln VPP, VLL betrieben werden können (z. B. bei einem – z. B. ein „logisch hohes" Wortleitungs-Signal repräsentierenden – Spannungspegel VPP, der größer ist, als der Pegel VDD der o. g. externen Spannung, und bei einem – z. B. ein „logisch niedriges" Wortleitungs-Signal repräsentierenden – Spannungspegel VLL, der z. B. kleiner sein kann, als 0 V).
Wie aus 1 hervorgeht, kann – aufgrund der oben erläuterten Ausgestaltung und Anordnung der Spannungs-Pumpen-Bereiche 101a, 101b, 101c, 101d – in einem zentralen Bonding-Bereich 104 des Halbleiter-Speicherbauelements 1 eine relativ hohe Anzahl an Bond-Pads vorgesehen sein.
Da die Spannungspumpen – innerhalb der entsprechenden Spannungs-Pumpen-Bereiche – verteilt (insbesondere – in Längsrichtung – gleichmäßig verteilt) angeordnet sein können, ist der Abstand zwischen den Pumpen, und den entsprechenden Treibern geringer, als im Stand der Technik, was zu verminderten Spannungsverlusten führt.
Um bei dem Halbleiter-Speicherbauelement 1 einen Schreib- oder Lesezugriff durchzuführen, muß – entsprechend wie bei herkömmlichen Halbleiter-Speicherbauelementen – eine bestimmte, feststehende Abfolge von Befehlen durchlaufen werden:
Beispielsweise wird zunächst mit Hilfe eines Wortleitungs-Aktivier-Befehls (activate Befehl (ACT)) eine entsprechende – insbesondere einem bestimmten Array 3a zugeordnete – (und durch die Zeilen-Adresse („Row-Address") definierte) Wortleitung aktiviert (z. B. dadurch, dass zunächst eine entsprechende – mehreren, z. B. übereinanderliegenden – Zellfeldern 7a, 7c zugeordnete, und durch diese hindurch verlaufende Master-Wortleitung 12a aktiviert wird – z. B. durch eine entsprechende, z. B. in einem entsprechenden Segment-Ansteuerbereich 9a angeordnete Master-Wortleitungs-Treibereinrichtung, und in Reaktion hierauf dann die entsprechende – zwischen zwei entsprechenden Zellfeldern 7a, 7c verlaufende – lokale Wortleitung 13a, z. B. durch eine entsprechende, z. B. zwischen den entsprechenden Zellfeldern in einem entsprechenden Segment-Treiber-Bereich 8a liegende Lokale-Wortleitungs-Treibereinrichtung.
Dies führt dazu, dass die in den der entsprechenden Wortleitung 13a zugeordneten Speicherzellen abgespeicherten Daten-Werte von den der entsprechenden Wortleitung 13a zugeordneten Leseverstärkern („sense amplifier") ausgelesen werden („aktivierter Zustand" der Wortleitung 13a).
Daraufhin wird – mit Hilfe eines entsprechenden Lese- oder Schreib-Befehls (Read- (RD-) bzw. Write- (WT-) Befehl) – veranlasst, dass die entsprechenden – durch die entsprechende Spalten-Adresse („Column-Address") dann genau spezifizierten – Daten von dem bzw. den entsprechenden – der durch die Spalten-Adresse („Column-Address") spezifizierten Bitleitung zugeordneten – Leseverstärker(n) („sense amplifier") entsprechend ausgegeben werden (oder – umgekehrt – die Daten in die entsprechenden Speicherzellen eingelesen werden).
Als nächstes wird – mit Hilfe eines Wortleitungs-Deaktivier-Befehls (z. B. eines precharge Befehls (PRE-Befehl)) – die entsprechende Wortleitung 13a wieder deaktiviert, und der entsprechende Array 3a auf den nächsten Wortleitungs-Aktivier-Befehl (activate Befehl (ACT)) vorbereitet.
Alternativ können entsprechende Lese- und/oder Schreibzugriffe auch auf beliebige, andere Weise erfolgen (ggf. unter Verwendung anderer Befehle und/oder Befehlsfolgen, etc.).

1: Halbleiter-Speicherbauelement
3a: Speicherzellen-Matrix
3b: Speicherzellen-Matrix
3c: Speicherzellen-Matrix
3d: Speicherzellen-Matrix
4: Steuerleitungs-Datenbus
5: Speicherbauelement-Steuereinrichtung
7a: Zellfeld-Bereich
7b: Zellfeld-Bereich
7c: Zellfeld-Bereich
7d: Zellfeld-Bereich
8a: Segment-Treiber-Bereich
8b: Segment-Treiber-Bereich
8c: Segment-Treiber-Bereich
8d: Segment-Treiber-Bereich
9a: Segment-Ansteuerbereich
9b: Segment-Ansteuerbereich
10b: Leseverstärker-Bereich
10c: Leseverstärker-Bereich
10e: Leseverstärker-Bereich
10f: Leseverstärker-Bereich
12a: Master-Wortleitung
12b: Master-Wortleitung
13a: Lokale Wortleitung
13b: Lokale Wortleitung
13c: Lokale Wortleitung
14a: Lokale Wortleitung
14b: Lokale Wortleitung
14c: Lokale Wortleitung
101a: Spannungs-Pumpen-Bereich
101b: Spannungs-Pumpen-Bereich
101c: Spannungs-Pumpen-Bereich
101d: Spannungs-Pumpen-Bereich
102a: Leitung
102b: Leitung
102c: Leitung
103a: Leitung
103b: Leitung
104: Bonding-Bereich

Claims

Halbleiter-Bauelement (1), insbesondere Speicherbauelement, mit mindestens einer Spannungs-Pumpe, welche eine entsprechende, gepumpte Spannung (VPP, VLL) bereitstellt, und welche in einem entsprechenden Spannungs-Pumpen-Bereich (101a) des Halbleiter-Bauelements (1) angeordnet ist, dadurch gekennzeichnet, dass sich der Spannungs-Pumpen-Bereich (101a) im Wesentlichen parallel zu mehreren, mit der gepumpten Spannung (VPP, VLL) zu versorgenden Einrichtungen (9a, 8a, 8c) erstreckt.
Halbleiter-Bauelement (1) nach Anspruch 1, bei welchem sich der Spannungs-Pumpen-Bereich (101a) im Wesentlichen parallel zu durch die Einrichtungen (9a, 8a, 8c) angesteuerten Leitungen, insbesondere Wortleitungen (12a, 13a, 13b, 13c) erstreckt.
Halbleiter-Bauelement (1) nach Anspruch 1 oder 2, bei welchem der Spannungs-Pumpen-Bereich (101a) eine Vielzahl von Spannungs-Pumpen aufweist, insbesondere mehr als drei, sieben, fünfzehn oder einunddreißig Spannungs-Pumpen.
Halbleiter-Bauelement (1) nach Anspruch 3, bei welchem die Spannungs-Pumpen verteilt im Spannungs-Pumpen-Bereich (101a) angeordnet sind, insbesondere – in Bezug auf die Längsachse des Spannungs-Pumpen-Bereichs (101a) – im Wesentlichen gleichmäßig verteilt.
Halbleiter-Bauelement (1) nach einem der vorhergehenden Ansprüche, bei welchem der Spannungs-Pumpen-Bereich (101a) sich im Wesentlichen über die gesamte Länge eines im Halbleiter-Bauelement (1) vorgesehenen Speicherzellen-Arrays (3a) erstreckt.
Halbleiter-Bauelement (1) nach einem der vorhergehenden Ansprüche, bei welchem der Spannungs-Pumpen-Bereich (101a) seitlich-außerhalb von im Halbleiter-Bauelement (1) vorgesehenen Speicherzellen-Arrays (3a, 3b, 3c, 3d) angeordnet ist, insbesondere in einem in Bezug auf sämtliche im Halbleiter-Bauelement (1) vorgesehenen Arrays (3a, 3b, 3c, 3d) seitlich-außerhalb liegenden Bereich.
Halbleiter-Bauelement (1) nach einem der vorhergehenden Ansprüche, bei welchem der Spannungs-Pumpen-Bereich (101a) in einem Randbereich des Halbleiter-Bauelements (1) angeordnet ist, insbesondere einem neben, und nicht zwischen den Arrays (3a, 3b, 3c, 3d) liegenden Randbereich.