DE3939314C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung mit einer ersten und einer zweiten Speichereinrichtung.

Die Fig. 7 stellt ein Schaltbild dar, das die Struktur des Hauptbereiches eines üblichen dynamischen Speichers mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) zeigt.

In Fig. 7 sind in einem Speicherfeld 10 eine Mehrzahl von Wortleitungen WL0 bis WLi und eine Mehrzahl von Bitleitungen B0 und bis Bj und einander schneidend angeordnet, wobei Speicherzellen MC an den Schnittpunkten gebildet sind. Jedes der Bitleitungspaare B0 und bis und Bj ist mit einem Ein/Ausgangsleitungspaar I/O und über ein I/O-Gate, das Transistoren Q1 und Q2 umfaßt, verbunden. Zusätzlich ist ein Leseverstärker SA mit jedem der Bitleitungspaare B0 und bis Bj und verbunden. Eine Mehrzahl von Leseverstärkern SA bildet einen Leseverstärkerabschnitt 30 und eine Mehrzahl von I/O-Gates bildet einen I/O-Gateabschnitt 40.

Es ist ein X-Dekoder 20 gebildet zum Auswählen einer der Wortleitungen WL0 bis WLi in Abhängigkeit von einem extern angelegten X-Adreßsignal, um das Potential auf dieser Wortleitung anzuheben. Folglich werden die in einer Mehrzahl von Speicherzellen MC, die mit der ausgewählten Wortleitung verbunden sind, gespeicherten und die Information darstellenden Ladungen auf entsprechende Bitleitungen als Daten ausgelesen. Daher tritt eine sehr kleine Potentialdifferenz zwischen zwei ein Bitleitungspaar bildenden Bitleitungen auf. Diese sehr kleine Potentialdifferenz wird durch einen entsprechenden Leseverstärker SA verstärkt. Andererseits ist ein Y-Dekoder gebildet zum Auswählen eines Bitleitungspaares in Abhängigkeit von einem extern angelegten Y-Adreßsignal, um ein Zeilenauswahlsignal an ein entsprechendes I/O-Gate über eine Zeilenauswahlleitung CL anzulegen. Folglich wird das gewählte Bitleitungspaar mit dem Eingangs/Ausgangsleitungspaar I/O und verbunden. Damit wird der Datenwert auf das Eingangs/Ausgangsleitungspaar I/O und ausgelesen. Der Datenwert wird an einen externen Ausgangspin über einen Schaltkreis des (nicht gezeigten) Ausgabesystems ausgegeben.

Die Fig. 8A zeigt einen Querschnitt einer Speicherzelle, die in den meisten der üblichen DRAMs verwendet wird. N⁺-Diffusionsbereiche 102 und 105 sind im Siliziumsubstrat 101 gebildet. Der Speicherkondensator wird von dem n⁺-Diffusionsbereich 102, einer ersten Polysiliziumschicht 103 (Schicht aus polykristallinem Silizium) und einem dünnen Oxidfilm 104 dazwischen gebildet. Ferner wird ein Zugriffstransistor gebildet von dem n⁺-Diffusionsbereich 102, der n⁺-Diffusionszone 105 und einer zweiten Polysiliziumschicht 106, die in einem darüberliegenden Bereich zwischen den Diffusionszonen über einem Isolierfilm geschaffen ist. Weiterhin ist ein Kontakt zwischen einer ersten Aluminiumschicht 107 und dem N⁺-Diffusionsbereich 105 ausgebildet. Die erste Polysiliziumschicht 103 wird als eine Plattenelektrode der Zelle, die zweite Polysiliziumschicht 106 als Wortleitung und die erste Aluminiumschicht 107 als Bitleitung benutzt. Die so gebildete Speicherzelle ist von anderen Speicherzellen durch einen Siliziumoxidfilm 108 isoliert.

Die Fig. 8C stellt ein Ersatzschaltbild der Speicherzelle dar. Eine Bitleitung BL und eine Wortleitung WL sind aus der in Fig. 8A gezeigten ersten Aluminiumschicht 107 bzw. der zweiten Polysiliziumschicht 106 gebildet. Ferner sind ein Speicherabschnitt N aus dem n⁺-Diffusionsbereich 102 und eine Zellplattenelektrode PL aus der ersten Polysiliziumschicht 103 gebildet.

Eine Polysiliziumschicht und eine Aluminiumschicht sind herkömmlicherweise als Verdrahtungsmaterialien der Halbleiterspeichereinrichtung verwendet worden, da sie einfach zu formen sind. Da der Schmelzpunkt von Aluminium niedriger ist, als derjenige von Polysilizium, wird die Polysiliziumschicht als Wortleitung WL benutzt.

Die Fig. 9 stellt ein Blockdiagramm dar, das die Gesamtstruktur des DRAMs mit der in Fig. 7 gezeigten Struktur zeigt.

Dieser DRAM umfaßt acht angeordnete Speicherfelder. Die acht Speicherfelder sind in 4 Blöcke unterteilt, von denen jeder Speicherfelder 10a und 10b umfaßt. Ein Leseverstärkerabschnitt 30 und ein I/O-Gatebereich 40, die dem Speicherfeld 10a entsprechen und ein Leseverstärkerabschnitt 30 und ein I/O-Gatebereich 40, die dem Speicherfeld 10b entsprechen, und ein zu beiden Abschnitten gehörender Y-Dekoder 50 sind zwischen den Speicherfeldern 10a und 10b angeordnet. Jedes der Speicherfelder 10a und 10b ist zusätzlich mit einem X-Dekoder 20 versehen. Ferner ist ein peripherer Schaltkreis 60 im Seitenbereich der angeordneten Speicherfelder gebildet. Der periphere Schaltkreis 60 umfaßt einen Schaltkreis zum Erzeugen eines Signales zum Treiben der Speicherfelder 10a und 10b, des X-Dekoders 20, des Y-Dekoders 50, der Leseverstärkerabschnitte 30 und ähnlichem, einen Adreßpuffer zum Anlegen eines extern angelegten Adreßsignals an die X-Dekoder 20 und die Y-Dekoder 50, und einen Schaltkreis zum Ein- oder Ausgeben von Daten an die oder von den I/O-Gatebereichen 40.

Die JP 62-1 80 594 A beschreibt eine Halbleiterspeichereinrichtung mit zwei Blöcken von Speicherzellenfeldern, einem peripheren Schaltkreis für normalen Zugriff und einem peripheren Refresh-Schaltkreis (Wiederauffrischen des Ladungszustandes in einem dynamischen Speicher), die zwischen diesen angeordnet sind. Bei dieser Halbleiterspeichereinrichtung wird genau einer der zwei Blöcke von Speicherzellenfeldern selektiv getrieben. Diese Halbleiterspeichereinrichtung weist den Vorteil auf, daß Verbindungen zwischen dem peripheren Schaltkreis für normalen Zugriff und dem peripheren Refresh-Schaltkreis und den Blöcken von Speicherzellenfeldern kurz sein können. Diese Halbleiterspeichereinrichtung besitzt jedoch den Nachteil, daß eine Grenze für die Kapazität besteht, da nur zwei Blöcke von Speicherzellenfeldern vom peripheren Schaltkreis für normalen Zugriff und dem peripheren Refresh-Schaltkreis getrieben werden.

Im Falle eines 1M-Bit DRAMs umfaßt zum Beispiel ein Speicherzellenfeld 256 Wortleitungen und 512 Bitleitungen. Damit kreuzt jede der Wortleitungen 1024 Bitleitungen, so daß ihre Länge erheblich vergrößert wird. Wenn eine Wortleitung aus Polysilizium gebildet wird, wird deren Widerstand daher groß. Damit ergibt sich eine wesentliche Verzögerungszeit zwischen dem Zeitpunkt, zu dem ein Ausgang des X-Dekoders 20 ansteigt, und dem Zeitpunkt, zu dem das Gatepotential eines Zugriffstransistors einer Speicherzelle, die sehr weit vom X-Dekoder entfernt ist, ansteigt. Diese Verzögerungszeit ist nicht wünschenswert, da sie zu einer Vergrößerung der Zugriffszeit im DRAM führt und dadurch die Leistung des DRAMs mindert.

Um das Problem der Verzögerung in jeder der Wortleitungen zu lösen, wird ein Nebenschluß wie unten beschrieben für eine Wortleitung benutzt. Ein solcher Wortleitungs-Nebenschluß wird - allerdings für den wesentlich anderen Fall einer 5-IGFET-Transistor-Zellenanordnung - in der US-PS 46 79 171 vorgeschlagen.

Die Fig. 10A und 10B sind Diagramme zur Verdeutlichung dieses Nebenschlusses für eine Wortleitung. Eine Aluminiumschicht AL ist im oberen Bereich einer aus Polysilizium gebildeten Wortleitung WL geschaffen. Kontaktbereiche CN sind zwischen der Wortleitung WL und der Aluminiumschicht AL an drei Punkten, die erhalten werden, indem man die Wortleitung in vier gleiche Teile teilt, und an zwei Punkten an deren Ende gebildet. Der Schichtwiderstand (Widerstand pro Einheitsbreite) des Aluminiums kann vernachlässigt werden, da dieser mehr als drei Größenordnungen kleiner ist, als derjenige von Polysilizium. Es wird angenommen, daß der Widerstandswert der Wortleitung WL von einem X-Dekoder 20 bis zu einer Speicherzelle in der entferntesten Position gleich 4 · RO ist, wenn kein Nebenschluß gebildet ist. Falls ein Nebenschluß gebildet ist, ist wie in Fig. 10A gezeigt der Widerstandswert vom X-Dekoder 20 bis zu einer Speicherzelle in einer mittleren Position zwischen benachbarten Kontaktbereichen CN am größten. Der Widerstandswert in diesem Fall wird jedoch gleich ½ · RO, das heißt, nur ein Achtel desjenigen Widerstandswertes, den man erhält, wenn kein Nebenschluß gebildet ist.

Falls wie oben beschrieben ein Nebenschluß für eine Wortleitung gebildet ist, muß der Abstand zwischen Speicherzellen so gebildet werden, daß Kontaktbereiche zwischen der Wortleitung und einer Aluminiumschicht geschaffen werden. Daher wird, wie in Fig. 10B gezeigt, ein Speicherfeld 10 in vier Gruppen 11 von Speicherzellen aufgeteilt, und es wird ein Abstand 12 zwischen den benachbarten Gruppen 11 der Speicherzellen für Verbindungen CN eines Nebenschlußbereiches gebildet.

Die Fig. 8B stellt einen Querschnitt einer Speicherzelle dar, wenn ein Nebenschluß für eine Wortleitung gebildet ist. In der Speicherzelle der Fig. 8B ist eine Bitleitung aus einer dritten Polysiliziumschicht 109 anstelle der ersten Aluminiumschicht 107 gebildet. Ferner ist eine erste Aluminiumschicht 110 über der zweiten Polysiliziumschicht 106 gebildet, die eine zur zweiten Polysiliziumschicht parallele Wortleitung darstellt. Kontaktbereiche sind in einem konstanten Abstand, wie in Fig. 10A gezeigt, zwischen der ersten Aluminiumschicht 110 und der zweiten Polysiliziumschicht 106 gebildet. Folglich ist der Widerstandswert der aus der zweiten Polysiliziumschicht 106 gebildeten Wortleitung vermindert, so daß die Verzögerungszeit der Änderung eines Potentiales, das durch die Wortleitung übertragen wird, vermindert ist.

Die Fig. 11 stellt ein Schaltbild der Struktur des Hauptteiles eines anderen DRAMs dar. Bei diesem DRAM ist ein Y-Dekoder 50 einer Mehrzahl von Speicherfeldern zugeordnet. In Fig. 11 teilen sich die Speicherfelder 10a und 10b den Y-Dekoder 50. In diesem Fall ist die Spaltenauswahlleitung CL des Y-Dekoders 50 aus einer Aluminiumschicht gebildet. Diese Spaltenauswahlleitung CL ist derart gebildet, daß sie die Speicherfelder 10a und 10b schneidet. Da eine normale Spaltenauswahlleitung aus derselben Verdrahtungsschicht wie die einer Bitleitung, einer Wortleitung oder einer Nebenverschlußverbindung der Wortleitung besteht, kann die Spaltenauswahlleitung Speicherfelder nicht kreuzen. Falls eine erste Aluminiumschicht in einer Speicherzelle, wie in den Fig. 8A und 8B gezeigt, benutzt wird, ist die Spaltenauswahlleitung aus einer zweiten Aluminiumschicht gebildet.

Der oben dargelegte Sachverhalt ist auch in der Fig. 8 des IEEE sowie - in einem Zusammenhang, in dem es hauptsächlich um ein vorteilhaftes Verbinden des Leseverstärkers mit den Speicherzellen unter Zwischenschaltung besonderer Bitleitungsabschnitte geht - aus der US-PS 46 58 377 Journal of Solid-State Circuits, Vol. SC-21, No. 3, June 1986, S. 381-386, beschrieben.

Der Vorteil der in Fig. 11 gezeigten Struktur liegt darin, daß nicht für jedes Speicherfeld separate Y-Dekoder notwendig sind, da ein einzelner Y-Dekoder 50 in einem Ende einer Speicherfeldgruppe gebildet ist und sich nur Spaltenauswahlleitungen zu einer Mehrzahl von Speicherfeldern erstrecken.

Ferner findet bei dem in Fig. 11 gezeigten DRAM ein von mehreren Speicherfeldern geteilter Leseverstärker Verwendung. Bei dem geteilten Leseverstärker werden zwei Bitleitungspaare von einem Leseverstärker SA, wie in Fig. 11 gezeigt, getrieben. Genauer gesagt, ist der Leseverstärker SA mit Bitleitungspaaren BL1 und BL2 im Speicherfeld 10a über die Transistoren Q3 und Q4 und mit Bitleitungspaaren BL3 und BL4 im Speicherfeld 10b über die Transistoren Q5 und Q6 verbunden. Die Mehrzahl der Transistoren Q3 und Q4 bildet einen ersten Feldauswahlschalter 70a und die Mehrzahl der Transistoren Q5 und Q6 bildet einen zweiten Feldauswahlschalter 70b.

Mit Bezugnahme auf das Zeitdiagramm der Fig. 12 erfolgt nun eine Beschreibung des Betriebes des von mehreren Speicherfeldern geteilten Leseverstärkers der Fig. 11.

Wenn sich in Fig. 12 ein extern angelegtes Reihenadreßabtastsignal auf dem "H"-Niveau, d. h. im inaktiven Zustand, befindet, befinden sich ein erstes Schaltaktivierungssignal Φ_{S 1} und ein zweites Schaltaktivierungssignal Φ_{S 2} beide auf dem "H"-Niveau. Daher sind die Transistoren Q3 bis Q6 alle in einem leitenden Zustand, so daß die Bitleitungspaare BL1 und BL2 und die Bitleitungspaare BL3 und BL4 mit dem Leseverstärker SA verbunden sind.

Wenn das Reihenadreßabtastsignal auf das "L"-Niveau fällt, so daß der DRAM aktiviert wird, wird eines der beiden Speicherfelder 10a und 10b in Abhängigkeit von einem extern angelegten X-Adreßsignal ausgewählt. Falls zum Beispiel das Speicherfeld 10a ausgewählt wird, bleibt das erste Schaltaktivierungssignal Φ_{S 1} auf dem "H"-Niveau, während das zweite Schaltaktivierungssignal Φ_{S 2} auf das "L"-Niveau fällt. Folglich werden die Transistoren Q5 und Q6 gesperrt, so daß das Bitleitungspaar BL3 und BL4 elektrisch vom Leseverstärker SA getrennt werden. In diesem Fall sind alle Bitleitungspaare im Speicherfeld 10b vom Leseverstärker elektrisch getrennt.

Dann steigt ein Potential auf einer einzelnen Wortleitung WL im Speicherfeld 10a in Abhängigkeit vom X-Adreßsignal an, so daß Informationsladungen, die in einer Mehrzahl von mit der Wortleitung verbundenen Speicherzellen gespeichert sind entsprechend auf entsprechende Bitleitungen ausgelesen werden. Unter diesem Umstand steigt das Potential auf einer Wortleitung im Speicherfeld 10b nicht an. Ein Leseverstärkeraktivierungssignal Φ_SA steigt auf das "H"-Niveau an, so daß der Leseverstärker SA aktiviert wird, wodurch eine Potentialdifferenz zwischen zwei ein Bitleitungspaar bildende Bitleitungen verstärkt wird. In Fig. 12 sind die Potentiale auf Bitleitungen, die ein Bitleitungspaar bilden, durch BL und gekennzeichnet. Anschließend wird eine einzelne Spaltenauswahlleitung CL in Abhängigkeit von einem extern angelegten Y-Adreßsignal ausgewählt, so daß ein an die Spaltenauswahlleitung CL angelegtes Spaltenauswahlsignal Φ_CS auf das "H"-Niveau ansteigt. Damit schaltet ein Satz von Transistoren Q1 und Q2 durch, so daß das entsprechende Bitleitungspaar BL1 und BL2 mit einem Eingangs/ Ausgangsleitungspaar I/O und verbunden wird.

Mittlerweile kann der oben beschriebene von mehreren Speicherfeldern geteilte Leseverstärker auf einen DRAM mit einer Struktur, bei der Spaltenauswahlleitungen Speicherfelder nicht kreuzen, angewendet werden, wie in Fig. 13 gezeigt. Um ein Bitleitungspaar BL1 und BL2 in einem Speicherfeld 10a mit einem Ein/Ausgangsleitungspaar I/O und wie in Fig. 13 gezeigt zu verbinden, ist es in diesem Fall notwendig, das Bitleitungspaar BL1 und BL2 mit dem Ein/Ausgangsleitungspaar I/O und über ein Bitleitungspaar BL3 und BL4 durch Aktivieren eines Leseverstärkers SA und erneutes Durchschalten der Transistoren Q5 und Q6 zu verbinden. Durch diesen Umstand, da Bitleitungen in einem Speicherfeld 10b geladen und entladen werden, ist der in Fig. 13 gezeigte DRAM bezüglich der Leistungsaufnahme und der Zugriffszeit weniger vorteilhaft, als der in Fig. 11 gezeigte DRAM.

Die Fig. 14 stellt ein Blockdiagramm dar, das die gesamte Struktur des DRAMs mit der in Fig. 11 gezeigten Struktur zeigt.

In Fig. 14 sind acht Speicherfelder mit einem an einem Ende gebildeten einzelnen Y-Dekoder 50 angeordnet. Die acht Speicherfelder sind in vier Blöcke unterteilt, deren jeder Speicherfelder 10a und 10b umfaßt. Ein erster Feldauswahlschalter 70a zum Auswählen des Speicherfeldes 10a, ein zweiter Feldauswahlschalter 70b zum Auswählen des Speicherfeldes 10b, ein Leseverstärkerabschnitt 30 und ein I/O-Gateabschnitt 40, die diesen gemeinsam sind, sind zwischen den Speicherfeldern 10a und 10b innerhalb eines jeden der vier Blöcke gebildet. Die Verwendung von zwei Feldauswahlschaltern 70a und 70b erlaubt es, daß sich die Speicherfelder 10a und 10b den Leseverstärker 30 teilen und die Chipfläche vermindert wird. Zusätzlich ist ein X-Dekoder 20 für jedes der Speicherfelder gebildet. Ferner ist ein peripherer Schaltkreis 60 in einem Seitenbereich der angeordneten acht Speicherfelder geschaffen.

Bei diesem DRAM werden Spalten in den acht Speicherfeldern durch den einzelnen Y-Dekodierer 50 ausgewählt. Daher sind Spaltenauswahlleitungen gebildet, die ausgehend vom Y-Dekoder 50 die Mehrzahl von Speicherfeldern kreuzt. In Fig. 14 ist nur eine einzelne typische Spaltenauswahlleitung CL dargestellt.

Wie in den Fig. 9 und 14 gezeigt, sind die acht Speicherfelder derart angeordnet, daß sie dem DRAM eine rechteckige Gestalt geben. Der in Fig. 14 gezeigte und einen geteilten Leseverstärker benutzende DRAM besitzt den Vorteil, daß der in Fig. 14 gezeigte DRAM in Längsrichtung kürzer als der in Fig. 9 gezeigte wird, da nur ein einzelner Y-Dekoder notwendig ist.

Ähnlicherweise ist eine Halbleiterspeichereinrichtung, bei der Spaltenauswahlleitungen ausgehend von einem Y-Dekoder derart gebildet sind, daß diese eine Mehrzahl von Speicherfeldblöcken kreuzen, ebenfalls in der JP 63-39 196 A beschrieben.

Nun erfolgt eine Beschreibung der Beziehung zwischen einem Chipkörper und Anschlußflächen auf einem Chip.

Die Fig. 15 zeigt eine Pin-Anordnung eines Chipkörpers (Dual- Inline-Package = DIP) eines 1M-Bit-DRAMs und Fig. 16 ist ein Diagramm eines Beispieles eines Chips, der auf dem Chipkörper montiert ist. Wie in Fig. 15 gezeigt ist, sind Pins P1 bis P18 entlang der beiden Längsseiten des rechteckigen Chipkörpers gebildet. Anschlußflächen P1 bis P18 sind in der Umgebung der Breitseite des Chips CH, wie in Fig. 16 gezeigt, auf Grund von Einschränkungen durch die Gestalt eines solchen Chipkörpers angeordnet. Periphere Schaltkreise 60 sind auf beiden Seiten eines Schaltkreisbereiches 80, der Speicherfelder, Dekoder und Leseverstärker umfaßt, angeordnet. Verbindungsleitungen für den peripheren Schaltkreis 60 sind von den Anschlußflächen P1 bis P18 gebildet. Im allgemeinen beträgt die Breite einer jeden aus Aluminium gebildeten Verbindungsleitung ungefähr 2 µm. Da ein hoher Strom in einer Spannungsversorgungsleitung (Vcc) und einer Masseleitung (Vss) fließt, muß deren Breite ungefähr 100 µm betragen.

Wie in Fig. 16 gezeigt, weist der oben beschriebene herkömmliche DRAM den Nachteil auf, daß eine Mehrzahl von Verbindungsleitungen, wie eine externe Signalleitung, eine Spannungsversorgungsleitung und eine Masseleitung, die zwischen Anschlußflächen auf einem Chip CH und peripheren Schaltkreisen gebildet werden müssen, in beiden Seitenbereichen eines Schaltkreisbereiches, der Speicherfelder, Dekoder und Leseverstärker umfaßt, angeordnet sind, so daß die Breitseiten des Chips CH länger werden und die Chipfläche vergrößert wird.

Es ist Aufgabe der Erfindung, die Erhöhung der Chipfläche auf Grund von Verbindungsleitungen, wie einer externen Signalleitung und Potentialleitungen bei einer Halbleiterspeichereinrichtung zu vermeiden sowie eine Halbleiterspeichereinrichtung zu schaffen, die zu einem Hochgeschwindigkeitsbetrieb fähig ist.

Die erfindungsgemäße Halbleiterspeichereinrichtung trägt die in dem Patentanspruch 1 angegebenen Merkmale.

Zweckmäßige Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Bei der Halbleiterspeichereinrichtung in Übereinstimmung mit der Erfindung sind die zwischen die Anschlußflächen und die Schaltkreiseinrichtungen geschalteten Verbindungsleitungen derart geführt, daß sie die erste und die zweite Speichereinrichtung überkreuzen. Daher wird die für die Verbindungsleitungen benötigte Fläche auf dem Chip vermindert. Damit wird es möglich, die Halbleiterchipfläche zu reduzieren.

Weiterhin wird die Länge der zwischen die Anschlußflächen und die Schaltkreiseinrichtung geschalteten Verbindungsleitungen verkürzt, so daß die Signalverzögerung in den Verbindungsleitungen vermindert wird.

Es zeigt

Fig. 1 ein Blockdiagramm, das die Struktur des Hauptbereiches eines DRAMs in Übereinstimmung mit einer Ausführungsform zeigt;

Fig. 2 ein Blockdiagramm, das die gesamte Struktur des in Fig. 1 gezeigten DRAMs zeigt;

Fig. 3 ein Blockdiagramm, das die Struktur eines im DRAM der Fig. 1 enthaltenen peripheren Schaltkreises zeigt;

Fig. 4A ein Diagramm, das die flächige Struktur eines Teiles eines jeden in Fig. 3 gezeigten Speicherfeldes zeigt;

Fig. 4B einen Querschnitt einer in dem Speicherfeld der Fig. 3 enthaltenen Speicherzelle;

Fig. 5 ein Diagramm, das Verbindungsleitungen auf dem Chip des in Fig. 1 gezeigten DRAMs darstellt;

Fig. 6 ein Diagramm, das die Struktur eines Hauptbereiches eines anderen DRAMs zeigt, auf den die Erfindung angewendet werden kann;

Fig. 7 ein Diagramm, das die übliche Struktur eines Speicherfeldes in einem DRAM zeigt;

Fig. 8A einen Querschnitt eines Beispiels einer Speicherzelle in einem DRAM;

Fig. 8B einen Querschnitt eines anderen Beispiels einer Speicherzelle in einem DRAM;

Fig. 8C ein Ersatzschaltbild einer Speicherzelle;

Fig. 9 ein Blockdiagramm, das die Struktur eines herkömmlichen DRAMs zeigt;

Fig. 10A ein Diagramm zur Erläuterung eines Nebenschlusses für eine Wortleitung;

Fig. 10B ein Blockdiagramm, das die Struktur einer Speicherzelle eines herkömmlichen DRAMs zeigt, der den Nebenschluß für eine Wortleitung benutzt;

Fig. 11 ein Schaltbild, das die Struktur des Hauptbereiches eines DRAMs zeigt, der einen zwischen verschiedenen Speicherfeldern geteilten Leseverstärker aufweist;

Fig. 12 ein Zeitdiagramm zur Erläuterung einer Operation des geteilten Leseverstärkers;

Fig. 13 ein Schaltbild, das die Struktur des Hauptbereiches eines DRAMs zeigt, der einen geteilten Leseverstärker eines Types aufweist, bei dem Spaltenauswahlleitungen Speicherfelder nicht kreuzen;

Fig. 14 ein Blockdiagramm, das die Struktur eines anderen herkömmlichen DRAMs zeigt;

Fig. 15 ein Diagramm, das die Pin-Anordnung eines Chipkörpers eines gewöhnlichen 1M-Bit-DRAMs zeigt; und

Fig. 16 ein Diagramm, das Verbindungsleitungen auf dem Chip eines herkömmlichen 1M-Bit-DRAMs zeigt.

In Fig. 2 sind acht Speicherfelder angeordnet. Die acht Speicherfelder sind in vier Blöcke 1, 2 aufgeteilt, wobei jeder der Blöcke 1, 2 Speicherfelder 10a und 10b umfaßt. Die vier Blöcke 1, 2 sind in ihren zentralen Bereichen in Teile aufgeteilt, die jeweils zwei Blöcke umfassen. Ein peripherer Schaltkreis 60 ist in deren zentralem Bereich angeordnet, wobei Y-Dekoder 51 und 52 so angeordnet sind, daß der periphere Schaltkreis 60 sich zwischen ihnen befindet. Ein X-Dekoder 20 ist für jedes der acht Speicherfelder geschaffen.

Ein erster Feldauswahlschalter 70a zum Auswählen des Speicherfeldes 10a, ein zweiter Feldauswahlschalter 70b zum Auswählen des Speicherfeldes 10b und ein Leseverstärkerabschnitt 30 und ein I/O-Gateabschnitt 40, die diesen gemeinsam zugeordnet sind, sind zwischen den Speicherfeldern 10a und 10b in jedem Block gebildet.

Ferner ist eine Mehrzahl von ersten Spaltenauswahlleitungen CL1, CL2 derart gebildet, daß diese die drei Speicherfelder, die auf einer Seite des peripheren Schaltkreises 60 vom Y-Dekoder 51 bis zum I/O-Gateabschnitt 40 gebildet sind, kreuzen. Zusätzlich ist eine Mehrzahl von zweiten Spaltenauswahlleitungen derart gebildet, daß diese die drei Speicherfelder, die auf der anderen Seite des peripheren Schaltkreises vom Y-Dekoder 52 bis zum I/O-Gateabschnitt 40 gebildet sind, schneidet. In Fig. 2 sind eine einzelne typische erste Spaltenauswahlleitung CL1 und eine einzelne typische zweite Spaltenauswahlleitung CL2 durch unterbrochene Linien angedeutet.

Die Struktur von jedem der Speicherfelder 10a und 10b ist dieselbe, wie diejenige des in Fig. 7 gezeigten Speicherfeldes 10. Ferner sind die Strukturen des ersten Feldauswahlschalters 70a, des Leseverstärkerabschnittes 30, des I/O-Gateabschnittes 40 und des zweiten Feldauswahlschalters 70b dieselben, wie die in Fig. 11 gezeigten.

In Fig. 3 ist ein -Puffer 61 von einem extern angelegten Zeilenadreßabtastsignal abhängig, um ein internes Zeilenadreßabtastsignal RAS zu erzeugen. Ein Adreßpuffer 62 wird durch das interne Zeilenadreßabtastsignal RAS getriggert, um extern angelegte Adreßsignale A0 bis A9 entgegen zu nehmen und X-Adreßsignale Ax zu erzeugen. Ein X-Dekoder-Treiberschaltkreis 63 ist vom internen Zeilenadreßabtastsignal RAS abhängig, um ein X-Dekoder-Treibersignal Φ_XD zu erzeugen. Ein X-Dekoder 20 empfängt dieses X-Dekoder-Treibersignal Φ_XD zum Auswählen einer einzelnen Wortleitung in Übereinstimmung mit dem X-Adreßsignal und zum Anheben des Potentiales auf diesen Leitungen. Ein Leseverstärkertreiberschaltkreis 64 hängt vom internen Zeilenadreßabtastsignal RAS ab zum Erzeugen eines Leseverstärkeraktivierungssignales Φ_SA nach einer vorgewählten Verzögerung. Ein Leseverstärkerabschnitt 30 empfängt dieses Leseverstärkeraktivierungssignal Φ_SA zum Verstärken einer Potentialdifferenz zwischen Bitleitungen.

Andererseits ist ein -Puffer 65 von einem extern angelegten Spaltenadreßabtastsignal abhängig zum Erzeugen eines internen Zeilenadreßabtastsignales CAS. Der Adreßpuffer 62 wird von diesem internen Spaltenadreßabtastsignal CAS getriggert, um die extern angelegten Adreßsignale A0 bis A9 zu empfangen und Y-Adreßsignale AY zu erzeugen. Ein Y-Dekodertreiberschaltkreis 66 empfängt das interne Spaltenadreßabtastsignal CAS zum Erzeugen eines Y-Dekodertreibersignales Φ_YD. Ein Block 53, der einen Y-Dekoder und einen I/O-Gateabschnitt umfaßt, ist von diesem Y-Dekodertreibersignal Φ_YD abhängig zum Verbinden eines einzelnen Bitleitungspaares mit einem Ein/Ausgabeleitungspaar I/O und in Übereinstimmung mit dem Y-Adreßsignal AY.

Ein Vorverstärkertreiberschaltkreis 71 empfängt das interne Zeilenadreßabtastsignal RAS und das interne Spaltenadreßabtastsignal CAS zum Erzeugen eines Vorverstärkertreibersignales Φ_PAE. Ein Vorverstärker 72 ist abhängig von diesem Vorverstärkertreibersignal Φ_PAE zum Verstärken der Information auf dem Ein/Ausgabeleitungspaar I/O und , um diese als Auslesedaten an einen Ausgangsverstärker 73 zu übertragen. Der Ausgangsverstärker 73 ist abhängig vom internen Spaltenadreßabtastsignal CAS zum Verstärken der Auslesedaten RD, um diese als Ausgabedaten D_OUT an einen externen Datenausgabepin P17 auszugeben.

Ferner wird ein Schreibsteuerschaltkreis 74 durch das interne Spaltenadreßabtastsignal CAS getriggert, um ein extern angelegtes Steuersignal R/W zu empfangen und ein Schreibaktivierungssignal Φ_WE zu erzeugen. Ein D_IN-Puffer 75 wird durch das interne Spaltenadreßabtastsignal CAS getriggert, um Eingangsdaten D_IN, die an einen externen Dateneingangspin P1 angelegt werden, zu empfangen und interne Schreibdaten zu erzeugen. Ein Schreibpuffer 76 ist vom Schreibaktivierungssignal Φ_WE abhängig zum Übertragen der internen Schreibdaten auf das Ein/Ausgangsleitungspaar I/O und .

Bei der oben beschriebenen Arbeitsweise werden Daten im Speicherfeld 10 an den externen Datenausgabepin P17 ausgegeben und die an den externen Dateneingabepin P1 angelegten Daten in das Speicherfeld 10 geschrieben.

Der in Fig. 2 gezeigte periphere Schaltkreis 60 umfaßt, wie in Fig. 3 gezeigt, den -Puffer 61, den Adreßpuffer 62, den X-Dekodertreiberschaltkreis 63, den Leseverstärkertreiberschaltkreis 64, den -Puffer 65, den Y-Dekodertreiberschaltkreis 66, den Schreibsteuerschaltkreis 74 und den D_IN-Puffer 75.

Im DRAM der Fig. 2 wird die Länge von jeder der Spaltenauswahlleitungen ungefähr halb so lang, wie diejenige des in Fig. 14 gezeigten herkömmlichen DRAMs, so daß die Verzögerungszeit eines Spaltenauswahlsignales ungefähr halb so lang wird. Daher kann die Zugriffszeit im DRAM verkürzt werden. Da die Y-Dekoder 51 und 52 in der Umgebung des peripheren Schaltkreises 60 angeordnet sind, werden Verbindungsleitungen LY, wie Y-Adreßleitungen, vom peripheren Schaltkreis 60 zu den Y-Dekodern 51 und 52 zusätzlich kürzer und erlauben eine Verminderung der Chipfläche (Bezugnahme auf die Fig. 1). Ferner wird die Länge der längsten Leitung der Verbindungsleitungen LX, wie X-Adreßleitungen, vom peripheren Schaltkreis 60 zu den X-Dekodern 20 minimal (Bezugnahme auf die Fig. 1). Damit wird die Signalverzögerung vermindert und die Chipfläche weiter vermindert.

Die Fig. 1 stellt ein Diagramm dar, das die Hälfte des Chips des in Fig. 2 gezeigten DRAMs zeigt. Ein Nebenschluß ist für eine Wortleitung WL in jeder der Speicherfelder 10a und 10b, wie in Fig. 10A gezeigt, gebildet. Jedes der Speicherfelder 10a und 10b ist in vier Gruppen 11 von Speicherzellen aufgeteilt. Der Raum 12 für die Verbindungsleitung A zwischen einem Nebenschlußbereich und einer Wortleitung WL ist zwischen benachbarten Gruppen 11 von Speicherzellen gebildet. Es geht keine Spaltenauswahlleitung CL durch diesen Zwischenraum 12 für einen Wortleitungsnebenschluß A. Daher sind Verbindungsleitungen L zum Verbinden eines peripheren Schaltkreises 60 mit Anschlußflächen PD durch diesen Zwischenraum 12 für einen Wortleitungsnebenschluß A in der Ebene der zweiten AL-Schicht geführt. Diese - entspr. strukturierte - Verbindungsschicht wird für Verbindungsleitungen, wie eine externe Signalverbindungsleitung, eine Spannungsversorgungsleitung und eine Masseleitung, zum Übertragen eines externen Signales, einer Versorgungsspannung, eines Massepotentiales oder dergleichen von den Anschlußflächen PD zum peripheren Schaltkreis 60 im zentralen Bereich benutzt. Diese Verbindungsschicht kann aus demselben Typ von Schichten, wie diejenige der Spaltenauswahlleitung CL, gebildet sein.

Wie in Fig. 4B gezeigt, ist eine Zellenelektrode aus einer ersten Polysiliziumschicht 103, eine Wortleitung aus einer zweiten Polysiliziumschicht 106 und eine Bitleitung aus einer dritten Polysiliziumschicht 109 gebildet, wie bei der in Fig. 8B gezeigten Speicherzelle. Ferner ist ein Nebenschluß für eine Wortleitung aus einer ersten Aluminiumschicht 110 gebildet. Weiter kann eine Gateelektrode, d. h. die Wortleitung eines Zugriffstransistors, aus einer Polysid-Schicht, die Silizid und Polysilizium umfaßt, und der Nebenschluß für eine Wortleitung kann aus einer anderen Metallverbindungsschicht als Aluminium mit einem niedrigen Widerstand gebildet sein.

Wie in der Fig. 4A gezeigt, ist jede der Speicherzellen MC zusätzlich mit einer Bitleitung, die aus einer dritten Polysiliziumschicht 109 gebildet ist, in einem Kontaktbereich 114 verbunden. Eine aus einer dritten Polysiliziumschicht 109 gebildete einzelne Bitleitung ist für Speicherzellen MC in einer Spalte geschaffen. Zusätzlich ist eine aus einer zweiten Aluminiumschicht 111 gebildete Spaltenauswahlleitung zwischen einem einzelnen aus einer dritten Polysiliziumschicht 109 gebildeten Bitleitungspaar geschaffen.

Weiter ist die zweite eine Spaltenauswahlleitung darstellende Aluminiumschicht 111 im oberen Bereich einer Speicherzelle gebildet, wie zum Beispiel in Fig. 4B dargestellt. Da nicht mehr als eine aus der zweiten Aluminiumschicht 111, 112, 113 gebildete Spaltenauswahlleitung für jedes Bitleitungspaar notwendig ist, ist ein Zwischenraum, der doppelt so groß ist wie für die Bitleitungen, als Abstand von Spaltenauswahlleitungen ausreichend. Damit kann eine aus der zweiten Aluminiumschicht 111, 112, 113 gebildete Verbindungsleitung zwischen zwei aus der zweiten Aluminiumschicht 111, 112, 113 gebildeten Spaltenauswahlleitungen CL, 111 geschaffen werden.

Ähnlich können, wie in Fig. 4A gezeigt, Verbindungsleitungen 112 und 113 zwischen den aus der zweiten Aluminiumschicht 111 gebildeten Spaltenauswahlleitungen geschaffen werden. Eine externe Signalleitung, eine Spannungsversorgungsleitung, eine Masseleitung und ähnliches kann von den Anschlußflächen PD zum peripheren Schaltkreis 60 im zentralen Bereich durch die Verwendung der zweiten Aluminiumschichten 112 und 113 gebildet werden.

Wie im vorhergehenden beschrieben worden ist, müssen die Spannungsversorgungsleitung und die Masseleitung dicker als die anderen externen Signalleitungen gemacht werden. Daher werden eine Mehrzahl von Spannungsversorgungsleitungen und Masseleitungen parallel in den Zwischenräumen der Mehrzahl von Spaltenauswahlleitungen geführt, so daß die Mehrzahl von Spannungsversorgungsleitungen und Masseleitungen jeweils miteinander im peripheren Schaltkreis 60 im zentralen Bereich verbunden sind, wodurch derselbe Effekt erzielt wird, wie wenn eine einzelne dicke Verbindungsleitung gebildet ist.

Da Verbindungsleitungen, wie eine externe Signalleitung, eine Spannungsversorgungsleitung und eine Masseleitung, von Anschlußflächen zu einem peripheren Schaltkreis außerhalb von Speicherfeldern gebildet sind, wird beim herkömmlichen DRAM die Chipfläche vergrößert. Bei der vorliegenden Ausführung wird andererseits die für die Verbindungsleitungen benötigte Fläche reduziert, da Verbindungsleitungen, wie externe Signalleitungen, eine Spannungsversorgungsleitung und eine Masseleitung, derart geführt sind, daß sie Speicherfelder kreuzen, wie in den Fig. 1 und 4A gezeigt, so daß die Chipfläche vermieden werden kann.

Wie in Fig. 5 gezeigt, sind Anschlußflächen P1 bis P18 an beiden Enden des Chips CH gebildet. Verbindungsleitungen, wie eine externe Signalleitung, eine Spannungsversorgungsleitung und eine Masseleitung, die zwischen den Anschlußflächen P1 bis P18 und einem peripheren Schaltkreis 60 geschaltet sind, sind derart geschaffen, daß sie einen ersten Schaltkreisbereich 80a oder einen zweiten Schaltkreisbereich 80b kreuzen, deren jeder Speicherfelder, Dekoder, Leseverstärker und ähnliches umfaßt. Da beim DRAM in Übereinstimmung mit der Erfindung der periphere Schaltkreis 60 im zentralen Bereich des Chips CH und die Verbindungsleitungen, wie eine externe Signalleitung, eine Versorgungsleitung und eine Masseleitung nicht im Randbereich des Chips CH gebildet sind, verglichen mit dem in Fig. 16 gezeigten Stand der Technik, sondern derart geschaffen sind, daß diese Speicherfelder kreuzen, wird die Breite des Chips vermindert. Da die Verbindungsleitungen aus derselben Verbindungsschicht wie diejenige, die die Spaltenauswahlleitungen CL bildet, geschaffen sind, braucht eine besondere Schicht für die die Speicherfelder kreuzenden Verbindungen nicht gebildet werden.

Ferner wird in einem neueren DRAM eine Struktur mit zwei Ein/Ausgangsleitungen, wie in Fig. 6 gezeigt, in vielen Fällen verwendet. Wenn eine Spaltenauswahlleitung CLa in Fig. 6 aktiviert wird, wird ein Bitleitungspaar BL und mit einem Ein/Ausgangsleitungspaar I/O1 und und zur selben Zeit ein Bitleitungspaar B2 und mit einem Ein/Ausgangsleitungspaar I/O2 und verbunden. Falls eine Spaltenauswahlleitung CLb aktiviert wird, wird ferner ein Bitleitungspaar B3 und mit dem Ein/Ausgangsleitungspaar I/O1 und und zur selben Zeit ein Bitleitungspaar B4 und mit dem Ein/Ausgangsleitungspaar I/O2 und verbunden. In einem DRAM wie in Fig. 6 wird der Abstand zwischen Spaltenauswahlleitungen viermal so groß wie derjenige der Bitleitungen. Falls die in den Fig. 3 und 4A gezeigte Struktur auf den in Fig. 6 gezeigten DRAM angewendet wird, kann eine dickere Verbindungsleitung zwischen den Spaltenauswahlleitungen geführt werden.

Obwohl bei der oben beschriebenen Ausführung die Beschreibung an Hand eines Falles erfolgte, bei dem die vorliegende Erfindung auf einen DRAM mit Nebenschlußverbindung für eine Wortleitung angewendet wird, kann die vorliegende Erfindung auch auf eine Halbleiterspeichereinrichtung wie einen DRAM ohne Nebenverschlußverbindung für eine Wortleitung angewendet werden. Das heißt, daß das Vorsehen des Abstandes 12 nicht unbedingt erforderlich ist.

Die Anwendung der vorliegenden Erfindung ist auch in anderen Halbleiterspeichereinrichtungen möglich und nicht nur auf solche DRAMs beschränkt, die oben beschrieben worden sind.

Ferner kann die vorliegende Erfindung auch auf eine Halbleiterspeichereinrichtung angewendet werden, die keine Nebenschlußverbindung für eine Wortleitung aufweist.

Claims (18)

1. Halbleiterspeichereinrichtung mit einem Halbleiterchip (CH),
einer ersten Speichereinrichtung (1), die auf dem Halbleiterchip (CH) und aus vorgewählten Schichten (101-109) gebildet ist,
einer zweiten Speichereinrichtung (2), die auf dem Halbleiterchip (CH) und aus vorgegebenen Schichten (101-109) gebildet ist, einer peripheren Schaltkreiseinrichtung (60), die auf dem Halbleiterchip (CH) gebildet ist zum Treiben der ersten und der zweiten Speichereinrichtung (1, 2), wobei die erste und die zweite Speichereinrichtung (1, 2) auf der einen bzw. der anderen Seite der peripheren Schaltkreiseinrichtung (60) angeordnet sind, und
einer oder mehreren Verbindungsleitungen (L), die aus einer zu den vorgegebenen Schichten (101-109) zusätzlichen Schicht (111, 112, 113) zum Übertragen von extern angelegten Signalen und vorgegebenen Potentialen an die periphere Schaltkreiseinrichtung gebildet sind, wobei die Verbindungsleitungen (L) derart geführt sind, daß sie eine der ersten und zweiten Speichereinrichtung (1, 2) überkeuzen.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die erste Speichereinrichtung ein erstes Speicherfeld (1) umfaßt,
die zweite Speichereinrichtung ein zweites Speicherfeld (2) umfaßt, wobei jedes der ersten und zweiten Speicherfelder eine Mehrzahl von Speicherzellen (MC), die in einer Mehrzahl von Spalten und einer Mehrzahl von Zeilen angeordnet sind, eine Mehrzahl von Wortleitungen (WL), die entsprechend der Mehrzahl der Zeilen gebildet sind und deren jede mit den zur entsprechenden Zeile gehörenden Speicherzellen (Mc) verbunden sind, und eine Mehrzahl von Bitleitungen (B0, -Bj, , die entsprechend der Mehrzahl von Spalten gebildet sind und deren jede mit den zur entsprechenden Spalte gehörenden Speicherzellen (MC) verbunden sind, umfaßt, jedes der ersten und zweiten Speicherfelder (1, 2) unter Einhaltung vorgegebener Zwischenbereiche (12) in eine Mehrzahl von Blöcke (11) unterteilt ist, so daß jede der Mehrzahl von Wortleitungen (WL, 106) bei einer Mehrzahl von Punkten (CN) unterteilt ist, und die ferner eine Mehrzahl von Leitungen (AL, 110) mit niedrigem Widerstand über der Mehrzahl von Wortleitungen parallel zu diesen umfaßt, wobei die Mehrzahl von Leitungen (AL, 110) mit niedrigem Widerstand mit den entsprechenden Wortleitungen (WL, 106) an der Mehrzahl von Punkten (CN) verbunden ist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Verbindungsleitungen (L) derart geführt sind, daß diese die ersten und zweiten Speicherfelder in den vorgegebenen Zwischenbereichen (12) zwischen der Mehrzahl von Blöcken (11) überkreuzen.

4. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß sie ferner eine Spaltenauswahleinrichtung (51, 52), die auf dem Halbleiterchip gebildet ist zum Auswählen einer der Mehrzahl von Spalten der ersten und zweiten Speicherfelder (1, 2), und eine erste und eine zweite Zeilenauswahleinrichtung (20), die auf dem Halbleiterchip (CH) entsprechend den ersten und zweiten Speicherfeldern (1, 2) gebildet sind, deren jede eine der Mehrzahl von Wortleitungen (WL) des entsprechenden Speicherfeldes auswählt, umfaßt.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die periphere Schaltkreiseinrichtung (60) Pufferschaltkreise (61; 62; 65; 74; 75) für die extern angelegten Signale umfaßt.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die extern angelegten Signale ein Steuersignal, ein Adreßsignal und Daten umfassen.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß das erste Speicherfeld (1) in eine Mehrzahl von ersten Speicherfeldblöcken (10a, 10b) unterteilt ist, das zweite Speicherfeld (2) in eine Mehrzahl von zweiten Speicherfeldblöcken (10a, 10b) unterteilt ist, die erste Zeilenauswahleinrichtung eine Mehrzahl von Zeilenauswahleinrichtungen (20) umfaßt, die entsprechend der Mehrzahl von ersten Speicherfeldblöcken (10a, 10b) gebildet sind, und die zweite Zeilenauswahleinrichtung eine Mehrzahl von Zeilenauswahleinrichtungen (20) umfaßt, die entsprechend der Mehrzahl von zweiten Speicherfeldblöcken (10a, 10b) gebildet sind.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sie ferner eine Mehrzahl von Leseverstärkereinrichtungen (30) umfaßt, die entsprechend der Mehrzahl von ersten und zweiten Speicherfeldblöcken (10a, 10b) gebildet sind und deren jeder die aus den Speicherzellen (MC) in den entsprechenden ersten und zweiten Speicherfeldblöcken (10a, 10b) ausgelesene Information verstärkt.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß jeder Speicherfeldblock der Mehrzahl von ersten und zweiten Speicherfeldblöcken in ein erstes Teilfeld (10a) und ein zweites Teilfeld (10b) unterteilt ist, jede der Mehrzahl von Leseverstärkereinrichtungen (30) zwischen den entsprechenden ersten und zweiten Teilfeldern (10a, 10b) angeordnet ist, und die Halbleiterspeichereinrichtung ferner eine Mehrzahl von Feldauswahleinrichtungen (70a, 70b) umfaßt, die entsprechend der Mehrzahl von Leseverstärkereinrichtungen (30) gebildet sind und selektiv die entsprechende Leseverstärkereinrichtung (30) mit einem der entsprechenden ersten und zweiten Teilfelder (10a, 10b) verbinden.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß die periphere Schaltkreiseinrichtung (60) einen ersten Treiberschaltkreis (63) zum Treiben der ersten und der zweiten Zeilenauswahleinrichtung (20) in Abhängigkeit von den Ausgängen des Pufferschaltkreises (61), einen zweiten Treiberschaltkreis (66) zum Treiben der Spaltenauswahleinrichtung (51, 52) in Abhängigkeit von den Ausgängen des Pufferschaltkreises (65), und einen Leseverstärkertreiberschaltkreis (64) zum Treiben der Mehrzahl von Leseverstärkereinrichtungen (30) in Abhängigkeit von den Ausgängen des Pufferschaltkreises (61), umfaßt.

11. Halbleiterspeichereinrichtung mit einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die erste und die zweite Speichereinrichtung jeweils ein Speicherfeld (1, 2) umfaßt, wobei die Speicherfelder (1, 2) in einer Richtung parallel zur Längsseite des Chips angeordnet sind, eine Mehrzahl von Spaltenauswahlleitungen (CL) vorgesehen ist, die sich parallel zur Längsseite des Chips (CH) erstrecken und eine Breite aufweisen, die geringer ist als die einer entsprechenden Spalte von Speicherzellen (MC) in diesen Feldern (1, 2), wodurch ein Zwischenbereich zwischen den Spaltenauswahlleitungen (CL) gebildet wird, und daß die mehreren Verbindungsleitungen (L) eine oder mehrere Verbindungsleitungen zum Übertragen der Steuersignale an die periphere Schaltungseinrichtung (60) und eine Spannungsversorgungsleitung zum Zuführen der Versorgungsspannung an die periphere Schaltungseinrichtung (60) umfassen.

12. Halbleiterspeichereinrichtung nach Anspruch 11, dadurch gekennzeichnet, daß die Verbindungseinrichtung in den Bereichen zwischen den Spaltenauswahlleitungen (CL) gebildet ist.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 12, gekennzeichnet durch eine oder mehrere Anschlußflächen (PD; P1-P18), die auf dem Halbleiterchip zum Empfangen der extern angelegten Signale und vorgegebenen Potentiale in Kontakt mit den Verbindungsleitungen (L) gebildet sind.

14. Halbleitereinrichtung nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß eine Leseverstärkereinrichtung (30) gemeinsam für die Speicherfelder (1, 2) gebildet ist.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß eine Ein/Ausgabeeinrichtung (40) gemeinsam für die Speicherfelder (1, 2) gebildet ist.

16. Halbleiterspeichereinrichtung nach einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die Spannungsversorgungsleitung (L) aus mehreren in einer Mehrzahl von Zwischenbereichen zwischen den Spaltenauswahlleitungen verlaufenden, parallelen Teilleitungen besteht.

17. Halbleiterspeichereinrichtung mit einem der Ansprüche 11 bis 16, dadurch gekennzeichnet, daß die Mehrzahl von Wortleitungen (WL) aus einer ersten Schicht (106) über dem Substrat (101) gebildet ist, die Mehrzahl von Bitleitungen (B0, -Bj, ) aus einer zweiten Schicht (109) über dem Substrat (101) gebildet ist, die Mehrzahl von Spaltenauswahlleitungen (CL, 111) aus einer dritten Schicht (111, 112, 113) über dem Substrat (101) derart gebildet ist, daß diese das Speicherzellenfeld kreuzen, die eine oder mehreren Anschlußflächen (PD) an einer der Breitseiten und einer Seite des Speicherzellenfeldes (1, 2) auf dem Substrat (101) gebildet sind und die Verbindungs- bzw. Spannungsversorgungsleitungen (L, 112, 113) zwischen der Mehrzahl von Spaltenauswahlleitungen (CL, 111) in der dritten Schicht (111, 112, 113) gebildet sind.

18. Halbleiterspeichereinrichtung nach Anspruch 2 und 17, dadurch gekennzeichnet, daß die Mehrzahl von Leitungen (AL, 110) mit niedrigem Widerstand aus einer zusätzlichen Schicht (110) zwischen der zweiten (109) und dritten Schicht (111, 112, 113) über dem Substrat gebildet ist.