DE69834540T2

DE69834540T2 - Halbleiterspeicher

Info

Publication number: DE69834540T2
Application number: DE69834540T
Authority: DE
Inventors: Gerhard Mueller; Toshiaki Poughkeepsie Kirihata; Hing Los Altos Wong
Original assignee: Infineon Technologies AG; International Business Machines Corp
Current assignee: Qimonda AG; International Business Machines Corp
Priority date: 1997-12-18
Filing date: 1998-12-18
Publication date: 2007-05-03
Anticipated expiration: 2018-12-19
Also published as: EP0926683B1; EP0926683A2; TW419668B; EP0926683A3; US6069815A; CN1220466A; DE69834540D1; JPH11283365A; KR19990063189A

Description

Die vorliegende Erfindung bezieht sich auf Halbleiterspeicher, wie etwa dynamische Schreib-/Lesespeicher (DRAMs), und genauer auf einen Halbleiterspeicher mit einer hierarchischen Bitleitungs- und/oder Wortleitungsarchitektur.
Die hierarchische oder "segmentierte" Bitleitungsarchitektur wurde vor einigen Jahren entwickelt, um die Integrationsdichte von Speicherchips zu erhöhen. Diese Architektur erlaubt eine reduzierte Zahl von raumverbrauchenden Leseverstärkern für eine gegebene Zahl von Speicherzellen, wobei so die Chipgröße reduziert oder die Speicherkapazität für eine gegebene Chipgröße erhöht wird.
1 veranschaulicht eine konventionelle hierarchische Bitleitungsarchitektur eines Halbleiterspeichers. In einer beliebigen gegebenen Spalte C_j des Speicherzellenfeldes ist eine Masterbitleitung MBL_j mit einer aus einer Zahl von lokalen Bitleitungen, z.B. LBL_i bis LBL_i-3 selektiv verbunden. Jede Masterbitleitung (MBL) besteht aus Metall hoher Leitfähigkeit und befindet sich in einer höheren Herstellungsschicht als die lokalen Bitleitungen (LBLs), d.h. ist vertikal von den lokalen Bitleitungen beabstandet, wobei "vertikal", wie hierin verwendet, die Richtung ist, die zu der Hauptoberfläche des Speicherzellenfeldes senkrecht ist. Jede lokale Bitleitung ist mit typischerweise mehreren hundert Speicherzellen MC direkt verbunden, jede bestehend aus einem Zugangstransistor 18 und einer Speicherzelle 16. Die Speicherzellen sind in einer unteren Schicht als die lokalen Bitleitungen angeordnet. Eine Wortleitung (nicht gezeigt) in je der Zeile, wie etwa R_i, R_i+1, verbindet mit den Gates aller Transistoren 18 in dieser Zeile, um Speicherzellen selektiv zu aktivieren, auf die zuzugreifen ist. Eine Steuerleitung 17 verbindet selektiv eine zugehörige LBL mit der MBL derart, dass in einer beliebigen gegebenen Spalte nur eine der LBLs mit der MBL verbunden ist, um auf Speicherzellen, die mit dieser LBL gekoppelt sind, zuzugreifen (lesen, schreiben oder auffrischen).
Die Masterbitleitung verbindet mit einem Eingang eines Leseverstärkers für diese Spalte. In dem, was als eine gefaltete hierarchische Bitleitungsarchitektur bekannt ist, enthält jede Spalte ein Masterbitleitungspaar, das aus einer "wahren" Masterbitleitung und einer "komplementären" Masterbitleitung besteht, die auf der gleichen Seite des Leseverstärkers parallel zueinander verlaufen. Der Leseverstärker verstärkt eine Differenzialspannung zwischen den wahren und komplementären MBLs, um solide Logikpegel für Auslese- und Auffrischoperationen vorzusehen. Beide Masterbitleitungen des Paares sind mit einer Vielzahl von zugehörigen lokalen Bitleitungen gekoppelt, wie in 1 gezeigt (d.h. die gezeigte MBL kann entweder eine wahre MBL oder eine komplementären MBL sein). Um auf eine Speicherzelle zuzugreifen, die mit der wahren MBL gekoppelt ist, werden beide MBLs auf eine Bezugsspannung vorgeladen, und dann wird die Wortleitung, die mit dieser Zelle verbunden ist, angehoben, um die Spannung in der entsprechenden Masterbitleitung in Übereinstimmung mit der Ladung, die in dieser Speicherzelle gespeichert ist, modifizieren. Der Leseverstärker verstärkt dann die Differenzialspannung zwischen dem MBL-Paar. Eine analoge Prozedur wird durchgeführt, um auf Zellen zuzugreifen, die mit der komplementären MBL gekoppelt sind.
In einer "offenen" hierarchischen Bitleitungskonfiguration ist eine Operation im wesentlichen die gleiche wie in der ge falteten Architektur, mit der Ausnahme, dass die wahre MBL auf einer Seite des Leseverstärkers verläuft, und sich die komplementäre MBL auf der entgegengesetzten Seite erstreckt.
Im allgemeinen ist die Bitleitungskapazität proportional der Bitleitungslänge. Als solche ist die Bitleitungslänge durch die maximale Bitleitungskapazität begrenzt, die toleriert werden kann. Die maximale Kapazität wird im allgemeinen durch den zulässigen Abtastspielraum und die Leistungsdissipation bestimmt. Bei der hierarchischen Hitleitungsarchitektur ist die Masterbitleitungskapazität pro Einheitslänge kleiner als die Kapazität der lokalen Bitleitung pro Einheitslänge, da die LBLs mit den Speicherzellen direkt gekoppelt sind, was beträchtlich zu der LBL-Kapazität beiträgt, wohingegen die MBLs mit den Zellen nicht direkt gekoppelt sind. Für eine gegebene Spaltenlänge kann somit die Gesamtkapazität beträchtlich kleiner als in einem nicht-hierarchischen Layout sein (d.h. Layouts mit nur einer Schicht von Bitleitungen, wobei sich jede über die gesamte Spaltenlänge erstreckt und mit den Speicherzellen direkt gekoppelt ist). Durch Verwenden einer hierarchischen Architektur werden deshalb weniger raumverbrauchende Leseverstärker für einen Chip mit einer spezifischen Zahl von Speicherzellen benötigt. D.h. die Architektur gestattet, jeden Leseverstärker für mehr Zellen zu verwenden, die mit den lokalen Bitleitungen und einer langen Masterbitleitung gekoppelt sind, wobei dadurch die Zahl von Leseverstärkern pro Chip reduziert wird. Es ist somit eine kleinere Chipgröße möglich, vorausgesetzt, dass die Fläche, die den Schaltern 14 und zusätzlicher Steuerschaltungstechnik zugeordnet ist, nicht die Fläche überschreitet, die durch Reduzieren der Zahl von Leseverstärkern eingespart wird.
Vor kurzem wurde ein DRAM hoher Dichte entwickelt, der als ein DRAM einer "diagonalen Bitleitung" (DBL, diagonal bit line) bezeichnet wird. Mit dem DRAM vom DBL-Typ ist die ef fektive Zellengröße nahezu 6F² , wobei F die minimale Merkmalsgröße der Verarbeitungstechnologie ist. Ein Beispiel eines DRAM vom Diagonalbitleitungstyp wird in einem Artikel mit dem Titel "FA 14.6: A 1Gb DRAM for File Applications", von T. Sugibayashi et al., ISSC95/Session 14 offenbart. Dieser Artikel offenbart einen DRAM, der eine offene Bitleitungsarchitektur verwendet. Die offene Bitleitungsarchitektur ist jedoch gegenüber auf Rauschen bezogenen Problemen empfindlicher als eine gefaltete Bitleitungsarchitektur.
2 veranschaulicht eine gefaltete Bitleitungsstruktur, in der die gefalteten Bitleitungen übereinander verlaufen, voneinander durch eine dielektrische Schicht vertikal beabstandet sind, wie im Gegensatz dazu, als Seite an Seite parallel in der gleichen Herstellungsschicht zu verlaufen. Die gezeigte Konfiguration ist zur Verwendung mit Zellen, die kleiner als 8F² sind, besonders geeignet. Um einen Zugriff zu den Zellen zu unterstützen, verlaufen die wahre Bitleitung BL und eine komplementäre Bitleitung BL übereinander, wobei sie abwechselnd einander überliegend und unterliegend sind. Speicherzellen MC in den unterschiedlichen Abschnitten der Spalte C_j sind stets mit der unteren der Bitleitungen gekoppelt. In periodischen Regionen, die als 13 bezeichnet werden, werden die zwei Bitleitungen einer "vertikalen Verdrehung (twist)" unterzogen, d.h. die Bitleitungen überkreuzen einander in der vertikalen Richtung. Jedes LBL-Segment S, das benachbarte vertikale Verdrehungen trennt, ist typischerweise mit 2^N Speicherzellen gekoppelt, z.B. acht, sechzehn, zweiunddreißig, vierundsechzig etc. Es wird vermerkt, dass in 2 die Bitleitungen allgemein linear gezeigt werden. Für einige diagonale Zellenausführungen verlaufen die Bitleitungen in einem Muster vom Zickzacktyp, wobei die horizontale Richtung jedes Mal geändert wird, wenn eine vertikale Verdrehung auftritt.
Ein Beispiel eines Speicherzellenfeldes, das vertikale Verdrehungen für die Bitleitungen einsetzt, wird in der US-Patentanmeldung S/N 08/884,853 ( US 5821592 ), Anwaltslisten-Nummern 96E9190US und FI8960449) von John DeBrosse et al., eingereicht am 30. Juni 1997, offenbart, die dem Anwender für die vorliegende Erfindung zugewiesen sind (hierin nachstehend die Anmeldung von DeBrosse).
Das hierarchische Konzept wurde auch auf die Wortleitungen von Halbleiterspeichern angewendet. Eine Wortleitungskonfiguration, die ausgelegt ist, Speicherzellenzugriffszeit (RC-Zeitkonstante der Wortleitung) zu reduzieren, wird hierin als eine Dualwortleitungskonfiguration bezeichnet.
3 veranschaulicht ein Beispiel einer Dualwortleitungskonfiguration, die als eine "segmentierte" Dualwortleitungsarchitektur bezeichnet wird. Eine Masterwortleitung in der "i-ten" Zeile R_i wird durch einen Wortleitungstreiber angesteuert, der Teil des Zeilendecoders des Speichers ist. Die Masterwortleitung liegt über zugehörigen lokalen Wortleitungen LWL_i1–LWL_iX in Zeile R_i in einer anderen vertikalbeabstandeten Schicht, mit einer geeigneten dielektrischen Schicht, die die zwei Schichten trennt. Die lokalen Wortleitungen sind mit den Gates der Zugangstransistoren innerhalb von Speicherzellen MC in Zeile R_i direkt verbunden. Die Masterwortleitung besteht aus einem Metall geringer Widerstandsgröße, wie etwa Aluminium, wohingegen die lokalen Wortleitungen typischerweise aus hoch dotiertem Polysilicon mit einer Silizid-Schicht obenauf zusammengesetzt sind. Ein lokaler Wortleitungstreiber 15 ist zwischen jeder Wortleitung und der Masterwortleitung gekoppelt. Jeder lokale Wortleitungstreiber arbeitet, um die zugehörige lokale Wortleitung anzusteuern, um selektiven Zugriff der Zellen zu gestatten, die mit dieser lokalen Wortleitung gekoppelt sind.
4 veranschaulicht einen anderen Typ einer Dualwortleitungskonfiguration, der als eine "abgesteppte" ("stitched") Architektur bezeichnet wird. Die abgesteppte Architektur unterscheidet sich von der segmentierten Architektur dadurch, dass die lokalen Wortleitungstreiber durch elektrische Durchlochkontakte oder "Stiche" 19 zwischen der Masterwortleitung MWL_i und den lokalen Wortleitungen LWL_1i bis LWL_xi ersetzt werden. Die lokalen Wortleitungen können alle elektrisch verbunden sein, wie gezeigt wird. Mit entweder der abgesteppten oder segmentierten Architektur wird der Gesamtwiderstand in dem Pfad zu einer beliebigen gegebenen Speicherzelle beträchtlich reduziert. Mit einem geringeren Wortleitungswiderstand wird die RC-Zeitkonstante, die mit jeder Wortleitung in Verbindung steht, reduziert, wobei dadurch die Speicherzellenzugriffszeit beschleunigt wird. Die segmentierte Architektur hat den zusätzlichen Vorteil einer reduzierten Wortleitungskapazität; ein Nachteil des segmentierten Ansatzes sind die zusätzliche Komplexität und der Raum, was für die lokalen Wortleitungstreiber erforderlich ist.
US 5610871 offenbart verdrehte Masterbitleitungen innerhalb der gleichen Schicht.
WO 97/28532 offenbart geschichtete Ziffernleitungen und vertikale Ziffernleitungen, die verdreht sind, um eine gefaltete Architektur zu erreichen.
US 4977538 offenbart eine hierarchische Wortleitungsarchitektur.
Gemäß der Erfindung wird ein Halbleiterspeicher vorgesehen, wie durch Anspruch 1 definiert.
Für ein besseres Verständnis der vorliegenden Erfindung, und um zu zeigen, wie sie zur Wirkung gebracht werden kann, wird nun auf dem Weg eines Beispiels auf die begleitenden Zeichnungen verwiesen, in denen:
1 eine hierarchische Bitleitungskonfiguration vom Stand der Technik veranschaulicht;
2 eine gefaltete Bitleitungskonfiguration vom Stand der Technik mit periodischen vertikalen Verdrehungen veranschaulicht;
3 eine Dualwortleitungskonfiguration eines segmentierten Typs vom Stand der Technik zeigt;
4 eine Dualwortleitungskonfiguration vorn abgesteppten Typ vom Stand der Technik zeigt;
5 und 6 hierarchische Bitleitungsstrukturen veranschaulichen;
7 eine Ausführungsform einer hierarchischen Wortleitungskonfiguration zeigt, die eine segmentierte Architektur einsetzt, die in der vorliegenden Erfindung eingesetzt wird;
8 eine Dualwortleitungsarchitektur eines segmentierten Typs veranschaulicht;
9 eine alternative hierarchische segmentierte Wortleitungsarchitektur veranschaulicht;
10 eine hierarchische Wortleitungsarchitektur vom abgesteppten Typ veranschaulicht; und
11 ein schematischer Grundriss eines Speicherzellenfeldes mit linearen Bitleitungen ist; und
12 ein schematischer Grundriss eines Speicherzellenfeldes mit diagonalen Bitleitungen ist.
Die vorliegende Offenbarung bezieht sich auf verbesserte hierarchische Bitleitungs- und Wortleitungsarchitekturen für Halbleiterspeicher. Es werden Wege offenbart, um das hierarchische Konzept auf gefaltete Bitleitungen zu erweitern, die periodische vertikale Verdrehungen einsetzen, und/oder um zusätzliche Stufen für duale Wortleitungen zu realisieren. Zum Zweck der Erörterung werden beispielhafte Ausführungsformen der Erfindung im Kontext eines DRAM-Chips beschrieben. Die Erfindung hat jedoch eine breitere Anwendung. Lediglich auf dem Weg eines Beispiels hat die Erfindung Anwendung in anderen Speichereinrichtungen, wie etwa EDO-DRAM, SDRAM, RAMBUS-DRAM, SLDRAM, MDRAM, SRAM, Flash-RAM, EPROM, EEPROM, oder Masken-ROM.
Bezug nehmend nun auf 5 wird eine schematische Querschnittsansicht einer hierarchischen Bitleitungsarchitektur veranschaulicht, die zur Verwendung mit kleinen, dicht gepackten Speicherzellen, wie etwa <8F² Zellen eines DRAM besonders geeignet ist. Die Bitleitungsstruktur 20 enthält in jeder Spalte C_j des Speicherzellenfeldes eine Vielzahl von lokalen Bitleitungen, wie etwa LBL₁, LBL ₁, LBL₂, LBL ₂ in einer Herstellungsschicht MO, und ein Masterbitleitungspaar, bestehend aus einer wahren Masterbitleitung MBL_j und einer komplementären Masterbitleitung MBL _j, die zwischen höheren Herstellungsschichten wechseln. Es treten vertikale Verdrehungen in den Regionen 13_M periodisch derart auf, dass die wahre MBL der komplementären MBL abwechselnd überliegt und unterliegt. Eine dielektrische Schicht D2 trennt das MBL-Paar.
In einer Region von jedem Segment S_M der unteren Masterbitleitung MBL oder MBL erstreckt sich ein elektrischer Durch gangslochkontakt 29 abwärts durch die dielektrische Schicht D1. Jeder Kontakt 29 verbindet mit dem Drain oder der Source eines FET-Schalters 27_xx , der mit einer lokalen Bitleitung verbindet. Der Schaltzustand von jedem Schalter 27_xx wird durch eine zugehörige Steuerleitung 28 gesteuert, die in der Zeilenrichtung verläuft, wobei jede Steuerleitung 28 vorzugsweise mit allen Schaltern 27_xx verbunden ist, die in der Zeilenrichtung ausgerichtet sind. Die wahre Masterbitleitung MBL_j ist mit einer wahren lokalen Bitleitung LBL_i über einen Schalters 27_it selektiv gekoppelt, wohingegen MBL _j mit einer komplementären lokalen Bitleitung LBL ₁ über einen Schalter 27_iC selektiv gekoppelt ist. Um auf eine Speicherzelle MC zuzugreifen, die mit einer wahren LBL, wie etwa LBL₁ gekoppelt ist, werden die wahren und komplementären MBLs zuerst zu einer Ausgleichsspannung durch eine Ausgleichsschaltung innerhalb der Leseverstärkerschaltungstechnik auf eine konventionelle Art und Weise vorgeladen. In ungefähr der gleichen Zeit werden Schalter 27_1t und 27_1C , die mit LBL₁ bzw. LBL ₁ gekoppelt sind, geschlossen, während die anderen Schalter 27_xx in Spalte C_j über geeignete Steuersignale in Steuerleitungen 28 geöffnet werden. Sobald LBL₁ und LBL ₁ ausreichend vorgeladen sind, wird die Ausgleichsschaltung deaktiviert, und die Wortleitung, die die ausgewählte Speicherzelle (gekoppelt mit LBL₁) verbindet, wird angehoben, um dadurch die Spannung in LBL₁ und MBL_j zu modifizieren. Schalter 27_1C bleibt während dieser Zeit vorzugsweise geschlossen, um eine optimale Bezugsspannung in MBL_j vorzusehen. Der Leseverstärker verstärkt dann die Differenzialspannung zwischen dem Masterbitleitungspaar, um einen soliden Logikpegel für eine Auslese- oder Auffrischoperation vorzusehen. Um auf Speicherzellen zuzugreifen, die mit LBL ₁ gekoppelt sind, wird gleichermaßen eine lokale Bitleitung LBL₁ verwendet, um die Bezugsspannung dem Leseverstärker bereitzustellen, während die Wortleitung, die mit der ausgewählten Zelle verbunden ist, die mit LBL ₁ gekoppelt ist, angehoben wird.
In der horizontalen Ebene (d.h. der Ebene der Hauptoberfläche des Speicherzellenfeldes, senkrecht zu dem Blatt in 5) können die lokalen Bitleitungen linear in der Spaltenrichtung verlaufen, wie in 11 gezeigt wird. Die Masterbitleitungen werden periodisch vertikalen Verdrehungen in Regionen 13_M unterzogen. In diesem Beispiel können die Masterbitleitungen MBL₁–MBL_N betrachtet werden, als direkt über den lokalen Bitleitungen zu verlaufen. Eine Vielzahl K von Wortleitungen verläuft zwischen benachbarten vertikalen Verdrehungsregionen 13_M . Die Leseverstärker SA₁–SA_N sind operativ mit den jeweiligen Masterbitleitungen MBL₁–MBL_N und MBL ₁–MBL _n verbunden. Es sind Zeilen- und Spaltendecoder benachbart zu dem Speicherzellenfeld auf eine konventionelle Art und Weise vorgesehen. Falls Diagonalbitleitungszellen eingesetzt werden, werden die lokalen Bitleitungen im wesentlichen in einem Muster vorn Zickzacktyp in der horizontalen Ebene verlaufen, um Zugang zu den Drain-Anschlüssen der Speicherzellen-Zugangstransistoren zu unterstützen. Ein schematischer Grundriss eines beispielhaften Speicherzellenfeldes mit diagonalen Zellen, wobei Bitleitungen eingesetzt werden, die in einem Muster vom Zickzacktyp verlaufen, wird in 12 gezeigt.
Die hierarchische Bitleitungsstruktur 20 erlaubt eine höhere Integrationsdichte in Bezug auf den Stand der Technik, insbesondere für Speicher, die Zellen einsetzen, die kleiner als 8F² sind. Es wird jedoch verstanden, dass die hierin offenbarten Bitleitungsstrukturen auch bei Speichern mit Zellen größer als 8F² genutzt werden können. Außerdem müssen die lokalen Bitleitungspaare nicht wie in gefalteten Bitleitungsarchitekturen komplementär sein. In jedem Fall wird die Integrationsdichte mit der Architektur von 5 im Vergleich zu der Konfiguration des Standes der Technik von 2 verbessert, da jeder Leseverstärker für mehr Speicherzellen verwendet werden kann. D.h. die Gesamtbitleitungskapazität einer lokalen Bitleitung und einer langen Masterbitleitung ist beträchtlich kleiner als sie anderenfalls in einer nichthierarchischen Konfiguration wäre. Somit können die Spalten von Speicherzellen, die mit jedem Leseverstärker in Verbindung stehen, länger gemacht werden, wobei weniger Leseverstärker pro Chip erforderlich sind.
Bezug nehmend nun auf 6A und 6B wird eine Ausführungsform einer hierarchischen Bitleitungsarchitektur, die in der vorliegenden Erfindung eingesetzt wird, in einer schematischen Querschnittsansicht veranschaulicht. 6A und 6B zeigen entgegengesetzte Enden der Bitleitungsstruktur 30. Die Bitleitungsstruktur 30 unterscheidet sich von der zuvor beschriebenen Bitleitungsstruktur 20 dadurch, dass die lokalen Bitleitungspaare auch in den Regionen, die mit 13_L bezeichnet sind, vertikalen Verdrehungen unterzogen werden. Die vertikalen-Verdrehungen 13_L können unter Verwendung von im wesentlichen der gleichen Technik implementiert werden, die verwendet wird, um die vertikalen Verdrehungen 13_M für die Masterbitleitungen herzustellen. Jedes LBL-Paar, wie etwa LBL₁ und LBL ₁, überliegen und unterliegen einander abwechselnd, und sind durch eine dielektrische Schicht D₃ vertikal getrennt. Daher hat die Bitleitungsstruktur 30 eine zusätzliche Metallschicht im Vergleich zu der Bitleitungsstruktur 20.
Der erste elektrische Kontakt 29, der dem Leseverstärker am nächsten ist, verbindet MBL _j mit dem Drain oder der Source eines ersten LBL-Schalters 27_1C , wobei die andere Seite des Schalters 27_1C mit der ersten komplementären lokalen Bitleitung LBL ₁ verbindet. Lokale Bitleitungen LBL₁ und LBL ₁ werden mit Bezug aufeinander in Regionen 13L mehreren vertikalen Verdrehungen unterzogen. Auf der anderen Seite verbindet LBL₁ mit Schalter 27_1t . Ein anderer Kontakt 29 verbindet Schalter 27_1t mit der wahren Masterbitleitung MBL_j. Als solche ist die wahre Masterbitleitung nur mit einer der wahren lokalen Bit leitungen LBL₁ bis LBL_K selektiv verbunden, und MBL _j verbindet nur mit einer von LBL ₁–LBL _K selektiv. Um auf eine Speicherzelle zuzugreifen, die mit LBL₁ oder LBL ₁ gekoppelt ist, würden z.B. beide Schalter 27_1t und 27_1C geschlossen sein, während die anderen Schalter 27_xx in Spalte C_j alle geöffnet wären. Die Wortleitung, die mit der ausgewählten Zelle (gekoppelt mit LBL₁ oder LBL ₁) gekoppelt ist, würde angehoben. Für eine gefaltete Bitleitungsarchitektur würde LBL ₁ verwendet, um die Vorladungsbezugsspannung dem Leseverstärker über MBL ₁ zuzuführen, falls die ausgewählte Zelle mit LBL₁ gekoppelt ist, und umgekehrt für eine Zelle, die mit LBL ₁ gekoppelt ist. Wie oben erläutert, können jedoch Bezugszellen in dem Leseverstärker alternativ eingesetzt werden, um die Bezugsspannung in Architekturen vom nicht-gefalteten Typ zuzuführen. In diesem Fall wäre nur einer der Schalter 27_xx in einem beliebigen gegebenen Zeitpunkt geschlossen, um auf die Speicherzellen zuzugreifen, die mit diesem Schalter in Verbindung stehen.
Die Bitleitungsstruktur 30 von 6A–6B kann durch Verbinden nur des ersten lokalen Bitleitungspaares LBL₁, LBL ₁ direkt mit dem Leseverstärker modifiziert werden, während die anderen LBL-Paare mit dem Leseverstärker über das Masterbitleitungspaar operativ gekoppelt bleiben. Dies kann durch Entfernen des ersten elektrischen Kontaktes 29, der MBL _j mit Schalter 27_1C verbindet, Verbinden eines Endes von Schalter 27_1C direkt mit dem Leseverstärker und Bewegen von Schalter 27_1t zu einer Position, die zwischen dem Leseverstärker und LBL₁ gekoppelt ist, implementiert werden. In Verbindung mit diesem Ansatz kann ein anderes Paar von Schaltern hinzugefügt werden, wobei ein Schalter zwischen einem Leseverstärker-Eingangsanschluss und der wahren Masterbitleitung gekoppelt ist, und der andere Schalter zwischen dem anderen Leseverstärker-Eingangsanschluss und der komplementären Masterbitleitung gekoppelt ist. Wann immer auf das erste LBL-Paar LBL₁, LBL ₁ zu zugreifen ist, würde somit dieses zusätzliche Paar von Schaltern ausgeschaltet sein, um das Masterbitleitungspaar von dem Leseverstärker zu trennen.
7 zugewandt, wird eine hierarchische Wortleitungsstruktur vom segmentierten Typ 40, die in der vorliegenden Erfindung eingesetzt wird, schematisch veranschaulicht. Wie es der Fall für die anderen hierin offenbarten Ausführungsformen ist, kann die Wortleitungsstruktur 40 ein Teil eines DRAM oder anderen Halbleiterspeichers sein. In jeder Zeile R_i des Speicherzellenfeldes ist eine Vielzahl Y von lokalen Wortleitungen LWL_i1–LWL_1Y mit den Gates der Zugangstransistoren in den Speicherzellen gekoppelt. Vorzugsweise ist jede lokale Wortleitung (LWL) als eine kontinuierliche Gate-Metallisierung verkörpert, die die Gates von vielen Speicherzellen in der Zeile, z.B. mehrere hundert, verbindet. Jede LWL ist mit einem lokalen Wortleitungstreiber 45 wie in einer konventionellen Dualwortleitungsarchitektur vom segmentierten Typ gekoppelt. Jeder Wortleitungstreiber 45 kann zusätzliche Auswahlschaitungstechnik zum Dekodieren enthalten, falls erwünscht. Mit der Wortleitungsstruktur 40 sind, anstatt dass jede lokale Wortleitung LWL_xx mit einer einzelnen Masterwortleitung (MWL) selektiv gekoppelt ist, die sich entlang der ganzen Zeile erstreckt, Gruppen von LWLs mit Sub-Masterwortleitungen SMWL_i1–SMWL_iP, die jede voneinander getrennt sind, selektiv gekuppelt. Die Sub-Masterwortleitungen (Sub-MWLs) sind in einer höheren Herstellungsschicht als die lokalen Wortleitungen angeordnet. In dem Beispiel von 7 sind vier LWLs mit jeder Sub-MWL selektiv gekoppelt; es wird jedoch verstanden, dass mehr oder weniger LWLs mit jeder Sub-MWL selektiv gekoppelt sein können.
Jede Sub-Masterwortleitung SMWL_i1–SMWL_iP ist mit einer einzelnen Masterwortleitung MWL_i in Zeile R_i über lokale Wortleitungstreiber 47 selektiv gekoppelt, wobei die Schaltungs technik von LWL-Treibern 47 im wesentlichen die gleiche wie LWL-Treiber 45 sein kann, d.h. konventionelle LWL-Treiber. Das genaue Layout der LWL-Treiber und ihr Verfahren zur Herstellung ist für die vorliegende Erfindung nicht kritisch – es sind viele geeignete Layouts möglich, wie einem Fachmann offensichtlich sein wird. Jeder lokale Wortleitungstreiber 45 oder 47 kann als Teil eines lokalen Wortleitungstreibers betrachtet werden, der viele Zellen ansteuert, wie nachstehend offensichtlich werden wird.
Die Wortleitungsstruktur 40 wird schnellere Speicherzellenzugriffszeit im Vergleich zu konventionellen Dualwortleitungsstrukturen vom segmentierten Typ bieten, wie etwa dem, was hierin in 3 gezeigt wird. Eine schnellere Zugriffszeit ist erreichbar, da die Zahl von lokalen Wortleitungstreibern, die direkt mit der Masterwortleitung verbunden sind, reduziert ist. Folglich verringert sich die kapazitive Last in der MWL beträchtlich, wobei die RC-Zeitkonstante reduziert wird. Auf dem Weg eines Beispiels ist die MWL in der Schaltung von 7 mit einem Viertel der Zahl von lokalen Wortleitungstreibern im Vergleich zu dem Stand der Technik direkt verbunden.
8 veranschaulicht schematisch eine Dualwortleitungsstruktur vom segmentierten Typ des Standes der Technik 50, in der jede Masterwortleitung MWL verwendet wird, um ein Zeilenaktivierungssignal für mehrere Zeilen vorzusehen. In der gezeigten beispielhaften Konfiguration wird eine Masterwortleitung MWL_i für vier Zeilen R_i bis R_i+3 verwendet. MWL_i wird durch einen Flortleitungstreiber 54 angesteuert, der mit dem Zeilendecoder in Verbindung steht, der mit dem Speicherzellenfeld verwendet wird. In jeder Zeile, wie etwa R_i, gibt es P lokale Wortleitungen LWL_i1 bis LBL_iP, wobei jede mit dem Ausgang eines AND-Gatters 52 verbunden ist. Ein Eingang von jedem AND-Gatter 52 ist mit MWL_i gekoppelt, während der ande re Eingang mit einer zugehörigen Steuerleitung 57_xx gekoppelt ist. Steuerleitungen 57_xx werden durch einen Treiber innerhalb des Zeilendecoders angesteuert. Vier AND-Gatter, die in der Spaltenrichtung ausgerichtet sind, definieren einen lokalen Wortleitungstreiber 45. Um auf eine Speicherzelle zuzugreifen, die mit einer bestimmten lokalen Wortleitung gekoppelt ist, wie etwa LWL_i1, steuert der Wortleitungstreiber 54 die Masterwortleitung MWL_i hoch an, und die zugehörige Steuerleitung 57_i1 wird hoch angesteuert, während jede der anderen Steuerleitungen 57_xx tief gehalten wird. Durch Einsetzen einer Masterwortleitung für mehrere Zeilen kann entsprechend der Masterwortleitungsschritt (periodische Beabstandung zwischen Masterwortleitungen) entspannt werden, wodurch der Herstellungsprozess leichter gemacht wird zu implementieren, und der Ertrag verbessert wird. Auch können die Leitungsbreiten der MWLs breiter gemacht werden, derart, dass der MWL-Widerstand abgesenkt wird, wobei dadurch eine Speicherzellenzugriffszeit beschleunigt wird.
9 veranschaulicht schematisch eine Wortleitungsstruktur vom segmentierten Typ 40', die ein Spezialfall der Wortleitungsstruktur 90 von 7 ist. Die Wortleitungsstruktur 40' setzt eine Masterwortleitung MWL_i ein, um Zeilenaktivierungssignale für mehrere Zeilen bereitzustellen. In der gezeigten beispielhaften Konfiguration wird die Masterwortleitung MWL_i für 16 Zeilen R_i bis R_i+15 eingesetzt. Jede Zeile enthält P lokale Wortleitungen LWL_i1–LWL_iP, die aus Gate-Metallisierung bestehen. Jede lokale Wortleitung ist mit dem Ausgang eines AND-Gatters 52 wie in der zuvor beschriebenen Wortleitungskonfiguration von 8 gekoppelt. Ein Eingangsanschluss von jedem AND-Gatter 52 ist mit einer Sub-Masterwortleitung, z.B. SMWL_i1, gekoppelt, während der andere Eingangsanschluss mit einer Steuerleitung, wie etwa 57_i1 , gekoppelt ist. Jede Steuerleitung 57_xx verbindet vorzugsweise mit vielen AND-Gattern 52 in unterschiedlichen Spalten, wie gezeigt wird. Somit kann die Steuerleitung 57_i1 mit den AND-Gattern verbinden, die mit lokalen Wortleitungen gekoppelt sind, die vier Zeilen auseinander beabstandet sind, d.h. LWL_i1, LWL_(i+4)1, LWL_(i+8)1 etc. Vier AND-Gatter 52, die in der Spaltenrichtung ausgerichtet sind, umfassen einen lokalen Wortleitungstreiber 45, wie oben erörtert wird.
Jede Sub-Masterwortleitung (Sub-MWL), ist mit Eingangsanschlüssen von AND-Gattern 52 von "Z" Zeilen gekoppelt, z.B. vier Zeilen in der beispielhaften Ausführungsform von 9. Jede Sub-MWL ist über die AND-Gatter 52 mit "Y" lokalen Wortleitungen einer gemeinsamen Zeile gekoppelt, z.B. zwei lokalen Wortleitungen. Es gibt K Sub-Masterwortleitungen, wie etwa SMWL_i1–SMWL_iK, für jede Menge von Z-Zeilen in diesem Beispiel. Jede Sub-MWL verbindet mit dem Ausgang eines AND-Gatters 62, wobei ein Eingang von jedem AND-Gatter 62 mit der Masterwortleitung MWL_i verbindet, und der andere Eingangsanschluss mit einer zugehörigen von Steuerleitungen 67₁ –67_K verbindet. In diesem Beispiel umfassen vier AND-Gatter 62, die in der Spaltenrichtung ausgerichtet sind, einen lokalen Wortleitungstreiber 47c, der eine Ausführungsform vom Wortleitungstreiber 47 von 7 ist. Steuerleitungen 67₁ –67_K werden in Übereinstimmung mit der Zeilen- und Spaltenadresse durch geeignete Steuerelektronik, die in der Technik bekannt ist, hoch oder tief angesteuert. Um auf eine Speicherzelle zuzugreifen, die mit einer bestimmten lokalen Wortleitung gekoppelt ist, wie etwa LWL_i2, hat das AND-Gatter 52, das mit LWL_i2 verbunden ist, seinen Ausgang durch hohes Ansteuern von Steuerleitungen 57_i2 und 67₁ angesteuert, während alle anderen Steuerleitungen 57_xx und 67₂ –67_K tief gehalten werden und MWL_i hoch angesteuert ist.
Mit der hierarchischen Wortleitungsstruktur 40c stellt entsprechend jede Masterwortleitung wie MWL_i Zeilenaktivierungssignale für eine größere Zahl von Zeilen bereit, als es mit der Dualwortleitungskonfiguration von 8 möglich ist. Folglich können die Masterwortleitungen breiter gemacht werden, wobei somit der Masterwortleitungswiderstand verringert und die RC-Zugriffszeit reduziert werden. Auch kann der Masterwortleitungsschritt erhöht werden, um den Herstellungsprozess für die Wortleitung zu erleichtern und den Chipertrag zu verbessern.
Mit Bezug nun auf 10 wird eine hierarchische Wortleitungsstruktur vom abgesteppten Typ 80 schematisch veranschaulicht. Es ist eine Vielzahl X von lokalen Wortleitungen LWL_i1 bis LBL_iX in einer beliebigen Zeile R_i des Speicherzellenfeldes angeordnet. Die lokalen Wortleitungen (LWLs) sind entweder voneinander getrennt, wie gezeigt wird, oder als eine kontinuierliche Gate-Metallisierung entlang der ganzen Zeile R_i elektrisch verbunden. Elektrische Durchgangslochkontakte (Stiche) 89_i1S bis 89_iXS verbinden die LWLs periodisch mit Sub-Masterwortleitungen SMWL_i1–SMWL_iP in einer höheren Herstellungsebene. Elektrische Durchgangslochkontakte 89_i1 bis 89_iP verbinden die jeweiligen Sub-Masterwortleitungen mit einer Masterwortleitung MWL_i in einer höheren Ebene. Die Beabstandung zwischen benachbarten von Kontakten 89_i1 bis 89_iP ist größer als die Beabstandung zwischen benachbarten von Kontakten 89_i1S bis 89_iXS . Aus dem Vorangehenden werden somit hierarchische Bitleitungs- und Wortleitungsarchitekturen für Halbleiterspeicher offenbart. Während die obige Beschreibung viele Spezifika enthält, sollten diese Spezifika nicht als Begrenzungen in dem Bereich der Erfindung ausgelegt werden, sondern lediglich als Beispielgebungen von bevorzugten Ausführungsformen davon. Z.B. können die Ausführungsformen der hierarchischen Wortleitungskonfigurationen, die hierin offenbart werden, in Verbindung mit beliebigen der hierarchischen Bitleitungskonfigurationen, die oben beschrieben werden, verwendet werden. Ein Fachmann wird viele andere mögliche Varia tionen vergegenwärtigen, die innerhalb des Bereichs der Erfindung sind, wie durch die angefügten Ansprüchen definiert.

Claims

Ein Halbleiterspeicher mit einem Speicherzellenfeld von Speicherzellen, die in Zeilen und Spalten (C_j) angeordnet sind, der Speicher umfassend: ein Masterbitleitungspaar (MBL_j, MBL _j) in einer Spalte (C_j), das Masterbitleitungspaar (MBL_j, MBL _j) umfassend wahre und komplementäre Masterbitleitungen, wobei Abschnitte der wahren und komplementären Masterbitleitungen vertikal voneinander beabstandet sind, und die wahren und komplementären Masterbitleitungen mit Bezug aufeinander in der vertikalen Richtung derart verdreht sind, dass die wahre Masterbitleitung abwechselnd der komplementären Masterbitleitung überliegt und unterliegt, wobei die vertikale Richtung zu einer Hauptoberfläche des Speicherzellenfeldes senkrecht ist, die wahren und komplementären Masterbitleitungen in vertikalen Ebenen im wesentlichen parallel bleiben; gekennzeichnet dadurch, dass der Speicher ferner umfasst eine Vielzahl von lokalen Bitleitungspaaren (LBL_i, LBL _i) in der Spalte, gekoppelt mit Speicherzellen, wobei mindestens eines der lokalen Bitleitungspaare in einer Spalte eine wahre lokale Bitleitung hat, die mit der wahren Masterbitleitung über einen ersten Schalter operativ und selektiv gekoppelt ist, und eine komplementäre lokale Bitleitung, die mit der komplementären Masterbitleitung der Spalte über einen zweiten Schalter operativ und selektiv gekoppelt ist, und dadurch, dass die wahren und komplementären lokalen Bitleitungen periodisch einer vertikalen Verdrehung mit Bezug aufeinander derart unterzogen werden, dass die wahren und komplementären lokalen Wort leitungen einander in der vertikalen Richtung abwechselnd überliegen und. unterliegen; und wobei die Masterbitleitungen; die in einer hierarchischen Wortleitungskonfiguration angeordnet sind, eine Vielzahl von Masterwortleitungen umfassen, jede Masterwortleitung mit mindestens einer Zeile in Verbindung steht, mindestens eine Sub-Masterwortleitung operativ mit der Masterwortleitung gekoppelt ist und eine Vielzahl von lokalen Wortleitungen mit den Speicherzellen gekoppelt und operativ mit der Sub-Masterwortleitung gekoppelt ist.
Der Halbleiterspeicher nach Anspruch 1, wobei der Speicher umfasst: ein Masterbitleitungspaar in jeder Spalte; und wobei jede Masterwortleitung mit mindestens einer Zeile in Verbindung steht und wobei mindestens eine Sub-Masterwortleitung mit jeder Masterwortleitung operativ gekoppelt ist.
Der Halbleiterspeicher nach Anspruch 1 oder 2, wobei eine Vielzahl der lokalen Bitleitungspaare in jeder Spalte mit dem Masterbitleitungspaar der Spalte über jeweilige Schalter selektiv gekoppelt ist.