KR100945796B1 - 반도체 집적 회로 - Google Patents
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Abstract
본 발명의 반도체 집적 회로는 제 1 워드라인; 복수개의 제 2 워드라인; 및 상기 각각의 제 2 워드라인 별로 상기 제 1 워드라인과 연결되는 복수개의 콘택을 구비한다.
워드라인, 콘택
Description
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 워드라인 구동 능력을 증가시킬 수 있는 반도체 집적 회로에 관한 것이다.
도 1은 종래 기술에 따른 반도체 집적 회로의 회로도 및 구조도이다.
도 1의 상측에 도시된 바와 같이, 종래의 기술에 따른 반도체 집적 회로는 복수의 셀 블록(10-1 ~ 10- N)을 포함한다.
상기 복수개의 셀 블록(10-1 ~ 10- N)은 각각 두 개의 셀 매트(11-1/12-1 ~ 11-N/12-N)를 구비한다. 셀 매트(11-1)는 복수의 셀 트랜지스터와 복수의 캐패시터를 포함한다.
제1 워드라인(MWL)에는 상기 제2 워드라인(SWL)이 복수개가 연결된다.
상기 복수개의 제2 워드라인(SWL)은 상기 복수개의 셀 블록(10-1 ~ 10- N) 각각에 연결된다.
도 1의 하측에 도시된 바와 같이, 상기 복수개의 제2 워드라인(SWL)은 각각 상기 제1 워드라인(MWL)과 콘택(H1)에 의해 연결된다.
상기 제2 워드라인(SWL)은 두 개의 셀 매트에 걸쳐 배치된다.
상기 콘택(H1)은 두 개의 셀 매트(예를 들어, 11-1과 12-1)의 사이에서 상기 제1 워드라인(MWL)과 상기 제2 워드라인(SWL)을 연결한다.
종래 기술에 따르면, 제 1 워드라인(MWL)의 저항이 작은 경우 상기 콘택(H1)에 의해서도 충분히 복수개의 제 2 워드라인(SWL)을 드라이빙할 수 있다. 그러나, 셀 매트의 수 또는 크기가 증가되면 상기 제 1 워드라인(MWL)에 걸리는 로딩이 증가되므로 결국, 워드라인의 저항을 증가시키게 된다.
예를 들면, 상기 제 2 워드라인(SWL) 방향으로 셀 매트의 수 또는 크기를 증가시키면 제 2 워드라인(SWL)의 저항은 그만큼 증가된다. 또는 집적도가 증가할수록 칩의 크기를 감소시키기 위해 제 2 워드라인(SWL)의 선폭을 감소시키므로 저항은 그만큼 증가된다. 워드라인의 저항이 증가되면 반도체 집적 회로의 동작 성능을 저하시키게 된다. 따라서, 이것을 해결하기 위해서는 워드라인 드라이빙 능력을 증가시켜야 하고, 워드라인 드라이빙 능력을 증가시키기 위해서는 워드라인 드라이버의 크기를 증가시켜야 하나, 이 경우 회로 면적이 크게 증가되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 워드라인 드라이빙 성능을 개선할 수 있는 반도체 집적 회로를 제공하는데 목적이 있다.
본 발명의 실시예에 따른 반도체 집적 회로는 제 1 워드라인, 복수 개의 제 2 워드라인, 상기 제 2 워드 라인 각각에 연결되며, 복수의 셀 매트를 포함하는 복수의 셀 블록, 및 상기 복수의 셀 블록 양측 가장 자리 및 상기 셀 블록 내의 상기 셀 매트 사이의 지점에서 각각 상기 제 1 및 제 2 워드 라인간을 연결하는 콘택들을 포함한다.
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본 발명에 따른 반도체 집적회로는 메인 워드라인, 서브 워드라인, 상기 서브 워드라인과 연결된 셀 블록, 및 상기 셀 블록의 가장자리 지점을 포함한 복수개의 지점에서 상기 서브 워드라인과 상기 메인 워드라인을 연결하는 복수개의 콘택을 구비하며, 상기 셀 블록은 제 1 셀 매트와 제 2 셀 매트를 구비하며, 상기 복수개의 콘택은 상기 셀 블록의 양측 가장자리 지점에서 상기 메인 워드라인과 상기 서브 워드라인을 연결하는 제 1 콘택과 제 2 콘택 및 상기 제 1 셀 매트와 상기 제 2 셀 매트 사이의 지점에서 상기 메인 워드라인과 상기 서브 워드라인을 연결하는 제 3 콘택을 구비한다.
본 발명에 따른 반도체 집적 회로는 워드라인 드라이빙 특성을 개선함으로써 반도체 집적 회로의 동작 성능을 향상시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 집적 회로의 회로도 및 구조도이다.
도 2의 상측에 도시된 바와 같이, 본 발명에 따른 반도체 집적 회로는 제 1 워드 라인(MWL), 복수개의 제 2 워드 라인(SWL), 제 1 콘택(HE1), 제 2 콘택(H1) 및 복수개의 셀 블록(10-1, 10-N)을 구비한다. 상기 각 셀 블록(예를 들어, 10-1)은 제 1 셀 매트(11-1) 및 제 2 셀 매트(12-1)를 구비한다.
상기 제 1 워드라인(MWL)에 대해 상기 복수개의 제 2 워드라인(SWL)이 각각 복수개의 제 1 콘택(HE1) 및 제 2 콘택(H1)에 의해 연결된다.
각 셀 블록(10-1, 10-N)은 도 1과 동일하게 구성할 수 있다.
도 2의 하측에 도시된 바와 같이, 제 2 워드라인(SWL) 양측에 형성된 제 1 콘택(HE1)과 제 2 워드라인(SWL) 중앙에 형성된 제 2 콘택(H1)에 의해, 상기 제 2 워드라인(SWL)과 제 1 워드라인(MWL)이 연결된다.
상기 복수개의 제 1 콘택(HE1)은 셀 블록(예를 들어, 10-1)의 양측 가장자리 지점에서 상기 제 1 워드라인(MWL)과 상기 제 2 워드라인(SWL)을 연결한다.
상기 제 2 콘택(H1)은 상기 셀 블록(10-1) 내 두 개의 셀 매트(11-1, 12-1)의 사이에서 상기 제 1 워드라인(MWL)과 상기 제 2 워드라인(SWL)을 연결한다.
상기 제 1 콘택(HE1)과 상기 제 2 콘택(H1)은 서로 수직방향으로 형성된다. 상기 제 2 콘택(H1)을 기준으로 양측의 제 1 콘택(HE1)이 수직 방향으로 형성된다.
본 발명에 따른 반도체 집적 회로는 제 2 워드라인(SWL)마다 3 개씩의 콘택 즉, 상기 셀 블록의 중앙과 양측 가장자리 지점에서 상기 제 1 워드라인(MWL)과 상기 제 2 워드라인(SWL)을 연결하는 콘택을 형성한다. 따라서, 본 발명은 각 셀 블록당 1 개의 콘택이 형성된 종래 기술에 비해 콘택 저항을 3 분의 1로 감소시킬 수 있다. 이에 따라 워드라인의 전체 저항을 크게 감소시킬 수 있다.
도 3은 본 발명과 종래 기술의 워드라인 전압의 시뮬레이션 결과를 나타낸 파형도이다. 도 3에 도시된 바와 같이, 본 발명(NEW)이 종래 기술(OLD)에 비해 워드라인 전압(V_WL)을 정해진 레벨까지 더욱 빠르게 상승시킬 수 있는 것을 볼 수 있다.
이와 같이, 본 발명은 워드라인의 저항 감소에 의해 워드라인 드라이빙 능력을 증가시킬 수 있다. 따라서, 본 발명은 종래 기술에 비해 워드라인 드라이빙 능력이 충분하므로 셀 매트의 개수 또는 셀 매트의 크기 등을 더 증가시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 반도체 집적 회로의 회로도 및 구조도,
도 2는 본 발명에 따른 반도체 집적 회로의 회로도 및 구조도이고,
도 3은 본 발명과 종래 기술의 워드라인 전압의 시뮬레이션 결과를 나타낸 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
10-1 ~ 10-N : 셀 블록 11-1 ~ 11-N : 셀 매트
12-1 ~ 12-N : 셀 매트 HE1: 제 1 콘택
H1: 제 2 콘택
Claims (8)
- 제 1 워드라인;복수 개의 제 2 워드라인;상기 제 2 워드 라인 각각에 연결되며, 복수의 셀 매트를 포함하는 복수의 셀 블록; 및상기 복수의 셀 블록 양측 가장 자리 및 상기 셀 블록 내의 상기 셀 매트 사이의 지점에서 각각 상기 제 1 및 제 2 워드 라인간을 연결하는 콘택들을 포함하는 것을 특징으로 하는 반도체 집적 회로.
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- 메인 워드라인;서브 워드라인;상기 서브 워드라인과 연결된 셀 블록; 및상기 셀 블록의 가장자리 지점을 포함한 복수개의 지점에서 상기 서브 워드라인과 상기 메인 워드라인을 연결하는 복수개의 콘택을 구비하며,상기 셀 블록은 제 1 셀 매트와 제 2 셀 매트를 구비하며, 상기 복수개의 콘택은 상기 셀 블록의 양측 가장자리 지점에서 상기 메인 워드라인과 상기 서브 워드라인을 연결하는 제 1 콘택과 제 2 콘택 및 상기 제 1 셀 매트와 상기 제 2 셀 매트 사이의 지점에서 상기 메인 워드라인과 상기 서브 워드라인을 연결하는 제 3 콘택을 구비하는 것을 특징으로 하는 반도체 집적 회로.
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