CN101938118A - 具有多重电源区域集成电路的静电放电防护电路 - Google Patents
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- 238000001514 detection method Methods 0.000 claims abstract description 39
- 230000003068 static effect Effects 0.000 claims description 22
- 230000001681 protective effect Effects 0.000 claims description 19
- 239000004744 fabric Substances 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims 4
- 239000000758 substrate Substances 0.000 description 8
- 101100489717 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND2 gene Proteins 0.000 description 5
- 230000011664 signaling Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101100489713 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GND1 gene Proteins 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001314 paroxysmal effect Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
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Abstract
一种具有多重电源区域集成电路的静电放电防护电路，包含：一ESD保护元件，耦接于一第一电源供应线和一第一地线之间；一第一内部电路，具有耦接于该第一电源供应线的一第一端；一第一开关，耦接于该第一内部电路的一第二端以及一第二地线之间；以及一第一ESD检测电路，耦接于该第一开关，用以检测一静电放电信号，并在该静电放电信号产生时，使该第一开关不导通。
Description
技术领域
本发明涉及具有多重电源区域集成电路的静电放电防护电路，特别涉及在检测到静电放电信号时，使内部电路和电源供应线或地线之间不导通的具有多重电源区域集成电路的静电放电防护电路。
背景技术
一般而言，集成电路内都具有ESD(Electrostatic Discharge，静电放电)防护机制，一般都是设立在输入/输出垫片和内部电路之间。然而一集成电路通常具有多个电源区域(power domain)，这些电源区域之间的接口也可能有ESD现象的产生。而在高速电路当中，晶体管的栅极氧化层(gate oxide)通常较薄，因此可能被ESD电流给打穿而造成电路的损坏。有些集成电路可能在这些电源区域之间的信号传递路径上设置ESD防护元件，但这样的元件往往会造成信号的延迟而无法符合电路的高速需求。
发明内容
本发明的一目的为提供一种不同电源区域的电路的ESD防护机制。
本发明的另一目的为提供一种不位于信号传递路径上的ESD防护机制。
本发明的一实施例公开了一种具有多重电源区域集成电路的静电放电防护电路，包含：一ESD保护元件，耦接于一第一电源供应线和一第一地线之间；一第一内部电路，具有耦接于该第一电源供应线的一第一端；一第一开关，耦接于该第一内部电路的一第二端以及一第二地线之间；以及一第一ESD检测电路，耦接于该第一开关，用以检测一静电放电信号，并在该静电放电信号产生时，使该第一开关不导通。
本发明的另一实施例公开了一种具有突发性电流防护机制的集成电路，包含：一第一欲保护电路，具有耦接于该第一电源供应线的一第一端；一第一开关，耦接于该第一欲保护电路的一第二端以及一第二地线之间；以及一第一突发性电流检测电路，耦接于该第一开关，用以检测一静电放电信号，并在该静电放电信号产生时，使该第一开关不导通。
根据上述的实施例，可以对不同电源区域的电路提供ESD保护，而且保护元件不在信号传递路径上，因此可以避免信号延迟的问题。
附图说明
图1a、图1b、图2a、图2b、图3a、图3b以及图4分别绘示了根据本发明的实施例的具有多重电源区域集成电路的静电放电防护电路的电路图。
图5(a)和(b)绘示了图1a、1b、2a、2b、3a、3b以及图4所示的电路的开关的示范性详细结构。
图6绘示了图1a、1b、2a、2b、3a、3b以及图4所示的电路的ESD检测电路的示范性详细结构。
图7绘示了使用图5-图6所示的结构的具有多重电源区域集成电路的静电放电防护电路的电路图。
【主要元件符号说明】
100、120具有多重电源区域集成电路的静电放电防护电路
101、301、311 ESD保护元件
103、201、203第一内部电路
105、703第一开关
107第一ESD检测电路
109、705第二开关
111第二ESD检测电路
113延迟元件
115第二内部电路
202、206、302、306、503、711 PMOS
204、208、304、308、501 NMOS
303、309、317、401、403、411、413、701内部电路
305、313、405、407开关
301、311 ESD保护元件
307、315、409、600、707 ESD检测电路
601第一阻抗元件
603第二阻抗元件
605、713反相器
715电阻
717电容
具体实施方式
在说明书及所附的权利要求书当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能用不同的名词来称呼同一个元件。本说明书及所附的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及所附的权利要求书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」一词在此包含任何直接及间接的电气连接手段。因此，如果文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。此外，说明书中以及权利要求书中所使用的第一装置、第二装置，并非表示其有先后次序的关系，仅表示其为不同的装置。
图1至图4分别绘示了根据本发明的实施例的具有多重电源区域集成电路的静电放电防护电路100的电路图。如图1a所示，具有多重电源区域集成电路的静电放电防护电路100包含：一ESD保护元件101、一第一内部电路103(亦即一欲保护电路)、一第一开关105(如图标示为开关1)、一第一ESD检测电路107(如图标示为ESD检测电路1)、一第二开关109(如图标示为开关2)以及一第二ESD检测电路111(如图标示为ESD检测电路2)。其中，第一内部电路103耦接于第一电源供应线Vcc1与第二地线GND2之间，可视为一个电源区域；第二内部电路115耦接于第二电源供应线Vcc2与第一地线GND1之间，可视为另一个电源区域。ESD保护元件101耦接于第一电源供应线Vcc2和一第一地线GND1之间。第一内部电路103具有耦接于该第一电源供应线Vcc2的一第一端。第一开关105耦接于第一内部电路103的一第二端以及一第二地线GND2之间。第一ESD检测电路107耦接于第一开关105，用以检测一静电放电信号(例如一突发性的大电压或一突发性大电流)，并在该静电放电信号产生时，使第一开关105不导通。同样地，第二开关109耦接于第一内部电路103与第一电源线Vccl之间，第二ESD检测电路111则耦接于第二开关109，用以检测一静电放电信号(例如一突发性电压或一突发性电流)并输出一ESD通知信号ES，并在静电放电信号产生时，使第二开关109不导通。通过此种做法，可以避免ESD电流经延迟元件113(可为信号线本身的寄生电阻，或配合电路运作速度需求而外加的电阻)流到第二内部电路115流而打穿第二内部电路115的晶体管的栅极氧化层。而且，由于第一开关105、第二开关109、第一ESD检测电路107以及第二ESD检测电路111均未在信号传递路线上(也就是第一内部电路103与第二内部电路115这两个电源区域间的信号接口)，因此可改善已知技术中信号被延迟的问题。
图1b所示的具有多重电源区域集成电路的静电放电防护电路120的结构和元件大致上和图1中的a图所示的具有多重电源区域集成电路的静电放电防护电路相同，其不同之处在于图1b所示的第二ESD检测电路111被省略，而图1b所示的具有多重电源区域集成电路的静电放电防护电路使用第一ESD检测电路107来同时控制第一开关105和第二开关109。因此第一ESD检测电路107在感测到ESD信号时，会同时使第一开关105和第二开关109不导通，以避免ESD电流流到第二内部电路115流经延迟元件113(此例中为一电阻)而打穿第二内部电路115的晶体管的栅极氧化层。其他详细技术特征已公开于图1b，故在此不再赘述。在上述的实施例中，第一内部电路101都具有一PMOS 102和一NMOS 104。
图2a所示的具有多重电源区域集成电路的静电放电防护电路200具有和图1a所示的具有多重电源区域集成电路的静电放电防护电路100相同的元件。且具有多重电源区域集成电路的静电放电防护电路200中的第一内部电路201和具有多重电源区域集成电路的静电放电防护电路100中的第一内部电路101一样具有一PMOS 202和NMOS 204。其不同之处在于，图2a中的NMOS 204的基底直接连接至第二地线GND2，而图1a中的NMOS 104的基底直接连接至NMOS 104的源极和第一开关105。如果欲使用图1a中的结构，则可使用具有深层N型布植层(Deep N Well)的NMOS来施行NMOS 104。
同样地，图2b所示的具有多重电源区域集成电路的静电放电防护电路220具有和图1b所示的具有多重电源区域集成电路的静电放电防护电路120相同的元件。且具有多重电源区域集成电路的静电放电防护电路220中的第一内部电路203和具有多重电源区域集成电路的静电放电防护电路120中的第一内部电路103一样具有一PMOS 206和NMOS 208。其不同之处在于，图2b中的NMOS 208的基底直接连接至第二地线GND2，而图1b中的NMOS 104的基底直接连接至NMOS 104的源极和第一开关105。
在图3所示的实施例中，每一个电源区域的内部电路使用单一开关以及单一ESD检测电路来作为防护。如图3a所示，ESD防护机制的集成电路300包含：ESD保护元件301、内部电路303、开关305以及ESD检测电路307。同样地，ESD检测电路307耦接于开关305，用以检测一静电放电信号(例如一突发性的大电压或一突发性大电流)，并在静电放电信号产生时，使开关305不导通。在图3a所示的实施例中，内部电路309和内部电路303属于不同电源区域，但亦具有相对应的ESD保护元件311、开关313以及ESD检测电路315，且其动作方式也和内部电路303相同。
图3b所示的具有多重电源区域集成电路的静电放电防护电路320具有和图3a所示的具有多重电源区域集成电路的静电放电防护电路300相同的元件。且具有多重电源区域集成电路的静电放电防护电路320中的第一内部电路317和具有多重电源区域集成电路的静电放电防护电路300中的第一内部电路303一样具有一PMOS 306和NMOS 308。其不同之处在于，图3b中的NMOS 308的基底直接连接至第二地线GND2，而图3a中的NMOS 304的基底直接连接至NMOS 304的源极和第一开关305。
在图4所示的实施例中，多个内部电路可以共用一组保护电路，这组保护电路包含两开关以及一ESD检测电路。如图4所示，内部电路401和403(此两内部电路可以是同一电源区域的内部电路)共用开关405、开关407以及ESD检测电路409，因此只要一组保护电路便可同时防止ESD电流流到内部电路411和413。
图5(a)和(b)绘示了图1至图4所示的电路的开关的示范性详细结构。在图5(a)中使用一NMOS 501来做为开关，NMOS 501的基底耦接至地线，而其栅极接收来自ESD检测电路的ESD通知信号ES而导通或不导通。在图5(b)中使用一PMOS 503来做为开关，PMOS 503的基底耦接至地线，而其栅极接收来自ESD检测电路的ESD通知信号ES而导通或不导通。
图6绘示了图1至图4所示的电路的ESD检测电路600的示范性详细结构。如图6所示，ESD检测电路600具有一第一阻抗元件601、一第二阻抗元件603以及一反相器605。反相器605的输入端耦接至图5所示的NMOS 501，而反相器605的输出端耦接至图5所示的PMOS 503。第一阻抗元件601和第二阻抗元件603可由二极管、电容和电阻等来施行。
图7绘示了使用图5-6所示的结构的具有多重电源区域集成电路的静电放电防护电路700的电路图。如图7所示，具有多重电源区域集成电路的静电放电防护电路700具有一内部电路701、一第一开关703、一第二开关705以及一ESD检测电路707。在此实施例中，第一开关703为一NMOS、第二开关705包含一PMOS 711以及一反相器713，而ESD检测电路707包含一电阻715以及一电容717。正常状态下电源Vcc2可以对电容717正常充电，因此接点A保持在高电平状态，第一开关703以及第二开关705保持导通的状况。而在ESD产生时，电容717无法正常充电，因此接点A保持在低电平状态，第一开关703以及第二开关705会变成不导通的状况。须注意的是，图7所示的结构仅用以举例，并非用以限定本发明，本领域技术人员当可任意更改电路结构而得到相同的结果。
根据上述的实施例，可以对不同电源区域的电路提供ESD保护，而且保护元件不在信号传递路径上，因此可以避免信号延迟的问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，均应属本发明的涵盖范围。
Claims (16)
1.一种具有多重电源区域集成电路的静电放电防护电路，包含：
一ESD保护元件，耦接于一第一电源供应线和一第一地线之间；
一第一内部电路，具有耦接于该第一电源供应线的一第一端；
一第一开关，耦接于该第一内部电路的一第二端以及一第二地线之间；以及
一第一ESD检测电路，耦接于该第一开关，用以检测一静电放电信号，并在该静电放电信号产生时，使该第一开关不导通。
2.如权利要求1所述的静电放电保护电路，还包含：
一第二开关，耦接于该第一内部电路的该第一端以及该第一电源供应线之间；以及
一第二ESD检测电路，耦接于该第二开关，用以检测一静电放电信号，并在该静电放电信号产生时，使该第二开关不导通。
3.如权利要求1所述的静电放电保护电路，其中该第一开关为一NMOS，且该第一开关的一基体直接连接于该第一开关的一源极以及该第一开关。
4.如权利要求3所述的静电放电保护电路，其中该第一开关具有一深层N型布植层(Deep N Well)。
5.如权利要求1所述的静电放电保护电路，其中该第一开关为一NMOS，且该第一开关的一基体直接连接于该第一地线。
6.如权利要求1所述的静电放电保护电路，还包含一第二开关，耦接于该第一内部电路的该第一端以及该第一电源供应线之间，亦耦接于该第一ESD检测电路，该第一ESD检测电路在该静电放电信号产生时，使该第二开关不导通。
7.如权利要求1所述的静电放电保护电路，还包含：
一第二内部电路，耦接于一第二电源供应线以及该第一地线之间；以及
一延迟元件，耦接于该第一内部电路以及该第二内部电路之间。
8.如权利要求1所述的静电放电保护电路，还包含一第二内部电路，具有一第一端以及一第二端，该第二内部电路的该第一端耦接到该第一内部电路的该第一端，该第二内部电路的该第二端耦接到该第一内部电路的该第二端以及该第一开关。
9.一种具有突发性电流防护机制的集成电路，包含：
一第一欲保护电路，具有耦接于一第一电源供应线的一第一端；
一第一开关，耦接于该第一欲保护电路的一第二端以及一第二地线之间；以及
一第一突发性电流检测电路，耦接于该第一开关，用以检测一静电放电信号，并在该静电放电信号产生时，使该第一开关不导通。
10.如权利要求9所述的具有突发性电流防护机制的集成电路，还包含：
一第二开关，耦接于该第一欲保护电路的该第一端以及该第一电源供应线之间；以及
一第二突发性电流检测电路，耦接于该第二开关，用以检测一静电放电信号，并在该静电放电信号产生时，使该第二开关不导通。
11.如权利要求9所述的具有突发性电流防护机制的集成电路，其中该第一开关为一NMOS，且该第一开关的一基体直接连接于该第一开关的一源极以及该第一开关。
12.如权利要求11所述的具有突发性电流防护机制的集成电路，其中该第一开关具有一深层N型布植层(Deep N Well)。
13.如权利要求9所述的具有突发性电流防护机制的集成电路，其中该第一开关为一NMOS，且该第一开关的一基体直接连接于该第一地线。
14.如权利要求9所述的具有突发性电流防护机制的集成电路，还包含一第二开关，耦接于该第一欲保护电路的该第一端以及该第一电源供应线之间，亦耦接于该第一突发性电流检测电路，该第一突发性电流检测电路在该静电放电信号产生时，使该第二开关不导通。
15.如权利要求9所述的具有突发性电流防护机制的集成电路，还包含：
一第二欲保护电路，耦接于一第二电源供应线以及一第一地线之间；以及
一延迟元件，耦接于该第一欲保护电路以及该第二欲保护电路之间。
16.如权利要求9所述的具有突发性电流防护机制的集成电路，还包含一第二欲保护电路，具有一第一端以及一第二端，该第二欲保护电路的该第一端耦接到该第一欲保护电路的该第一端，该第二欲保护电路的该第二端耦接到该第一欲保护电路的该第二端以及该第一开关。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910151820 CN101938118B (zh) | 2009-06-29 | 2009-06-29 | 具有多重电源区域集成电路的静电放电防护电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200910151820 CN101938118B (zh) | 2009-06-29 | 2009-06-29 | 具有多重电源区域集成电路的静电放电防护电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101938118A true CN101938118A (zh) | 2011-01-05 |
| CN101938118B CN101938118B (zh) | 2013-09-04 |
Family
ID=43391306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200910151820 Active CN101938118B (zh) | 2009-06-29 | 2009-06-29 | 具有多重电源区域集成电路的静电放电防护电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101938118B (zh) |
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|---|---|
| CN101938118B (zh) | 2013-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |