CN101626154B - 集成电路esd全芯片防护电路 - Google Patents
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Abstract
本发明公开了一种集成电路的片上ESD全芯片防护电路，它包括电源箝位单元(14)、RealVDD外部电源总线(30)和Real VSS外部电源总线(31)分别与核心电路(15)的芯片引脚焊盘直接相连接，VirtualVDD内部电源线(32)通过电源VDD开关(34)与Real VDD外部电源总线(30)连接，VirtualVSS内部电源线(33)通过电源VSS开关(35)与Real VSS外部电源总线(31)连接；在输入\输出端设置有ESD开关电路(37)、ESD防护单元(36)；在外部电源总线30和31间设置ESD检测电路(38)。本发明能有效地改善ESD防护的可靠性。
Description
技术领域
本发明涉及一种集成电路ESD全芯片防护电路，属于集成电路领域。
背景技术
自然界的静电放电(ESD)现象是引起集成电路产品失效的最主要的可靠性问题。据研究调查表明，集成电路失效产品中的30％都是由于遭受静电放电现象所引起的。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率乃至带动整个国民经济具有不可忽视的作用。
静电放电现象根据电荷来源的不同，通常分为三种放电模式：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护。而ESD防护单元的设计主要考虑两个要点：一是ESD防护单元能够泄放较大的ESD电流；二是ESD防护单元能将输入引脚端电压箝制在低电位。
在ESD防护的研究发展过程中，二极管、GGNMOS(栅接地的NMOS)、SCR(可控硅)等器件通常被作为ESD防护单元。随着CMOS工艺的发展，CMOS集成电路已经成为集成电路发展的主流。对于CMOS集成电路，在芯片的输入\输出端通常带有输入缓冲级\输出缓冲级或是MOS器件的栅极作为输入。因此，在发生ESD事件时，ESD产生的应力(电压)会直接作用于MOS器件的栅氧化层上，如果ESD防护单元不能及时开启并将输入端箝制在低电位(通常指低于MOS器件的栅氧化层击穿电压)，则会引起输入端\输出端MOS器件的栅氧化层发生击穿现象，从而造成芯片性能的失效。
普遍的采用二极管加电源箝位单元(Power Clamp)的ESD全芯片防护电路如图1所示。图1中对输入引脚12采用双二极管进行ESD防护，对输出引脚13也采用双二极管进行ESD防护，电源线VDD和VSS间采用电源箝位单元14(Power Clamp)进行ESD防护。当输入引脚与电源线VDD间发生ESD事件时，ESD电流的泄放路径如图1中的ESD Path所示。各引脚间通过走公共的电源线10(VDD-Bus)和11(VSS-Bus)来达到全芯片的ESD防护。如果芯片的输入\输出信号大于电源电压(如乘法器等)，为了提高ESD防护单元的触发电压(ESD防护单元的开启电压)，也有的采用如图2所示的ESD全芯片防护电路。图2中采用了两条浮空的ESD轨20和21，两浮空的ESD轨作为ESD总线。对输入引脚12和输出引脚13都采用双二极管结构进行ESD防护，两ESD轨之间采用电源箝位单元14(Power Clamp)进行ESD防护。
上述两种防护方案都存在以下缺点：第一，当发生ESD事件时，ESD应力直接作用于内部核心器件；第二，当ESD电流较大时，ESD电流在ESD防护单元上产生的压降仍会导致MOS器件的栅氧化层发生击穿；第三，如果芯片的内部核心电路存在寄生的低阻通道，则ESD电流会流入内部核心电路。如图2中所示，当在VDD与VSS间发生ESD事件时，所希望的ESD电流路径是如图2中的Path2，若此时内部核心电路存在VDD到VSS的低阻寄生通路Parasitic path，那么ESD电流就会流入内部电路，从而导致内部核心电路损坏。
发明内容
本发明要解决的技术问题是：提供一种集成电路ESD全芯片防护电路，以克服现有技术存在的ESD应力直接作用于内部核心器件、ESD电流会流入内部芯片、ESD电流在ESD防护单元上产生的压降导致MOS器件的栅氧化层发生击穿等不足。
为了解决所述的技术问题，本发明采取以下技术方案，它主要包括电源箝位单元，输入\输出端ESD防护单元，Real VDD外部电源总线，Real VSS外部电源总线，Virtual VDD内部电源总线，Virtual VSS内部电源总线，VDD开关，VSS开关以及ESD开关电路和ESD检测电路。Real VDD外部电源总线和Real VSS外部电源总线分别与核心电路芯片引脚焊盘直接相连接，Virtual VDD内部电源总线和Virtual VSS内部电源总线不与所述芯片引脚焊盘直接相连接，而作为内部的所述核心电路的电源总线；Virtual VDD内部电源总线通过VDD开关与Real VDD外部电源总线连接，Virtual VSS内部电源总线通过VSS开关与Real VSS外部电源总线连接。在输入\输出端设置有ESD开关电路、在Real VDD外部电源总线和Real VSS外部电源总线间设置有ESD检测电路以及电源箝位单元。
所述的电源箝位单元采用普遍的RC耦合触发的NMOS器件或PMOS器件。
所述的输入\输出端ESD防护单元可采用普遍的二极管、GGNMOS(栅接地的NMOS)、SCR(可控硅)等ESD防护器件。
所述的VDD开关电路由单个PMOS器件组成，其栅极接，源极与衬底相连。
所述的VSS开关电路由单个NMOS器件组成，其栅极接ESD检测信号二，漏极与衬底相连。
所述的ESD开关电路由PMOS晶体管和NMOS晶体管以及PMOS选择性开关和NMOS选择性开关组成，其中PMOS晶体管和NMOS晶体管构成CMOS信号传输门。
所述的ESD检测电路由电阻R、电容C以及2n+1(n为自然数)级反相器构成，第2n+1级反相器输出接ESD检测信号一，第2n级反相器输出接ESD检测信号二。
所述的ESD检测电路由电容C、电阻R以及2n+1(n为自然数)级反相器构成，第2n+1级反相器输出接ESD检测信号二，第2n级反相器输出接ESD检测信号一。
本发明的有益效果：利用本发明的ESD全芯片防护电路可以有效的克服现有技术的缺点，不但可以达到泄放ESD电流的目的，而且可以防止ESD应力直接作用于内部核心电路以及防止ESD电流流入内部核心电路，从而有效地改善了ESD防护的可靠性。
附图说明
图1为现有技术的采用二极管加电源箝位单元(Power Clamp)的ESD全芯片防护电路示意图；
图2为现有技术的采用两条浮空ESD轨的ESD全芯片防护电路示意图；
图3为本发明的示意图；
图4为本发明的任一输入/输出引脚的ESD防护电路示意图；
图5为本发明的VDD开关示意图；
图6为本发明的VSS开关示意图；
图7为本发明的ESD开关电路示意图；
图8为常用的ESD检测电路示意图；
图9为常用的ESD检测电路的另一种结构示意图；
图10为常用的采用三级反相器构成的ESD检测电路示意图。
具体实施方式
本发明的实施例：如附图3、4所示意，本发明所采取的技术方案主要包括电源箝位单元14、Real VDD外部电源总线30和Real VSS外部电源总线31、VirtualVDD内部电源总线32、Virtual VSS内部电源总线33、VDD开关34、VSS开关35、输入\输出端ESD防护单元36、ESD开关电路37和ESD检测电路38。
在以上技术方案中所设置的Real VDD外部电源总线30和Real VSS外部电源总线31分别与内部核心电路15的芯片引脚焊盘直接相连接；Virtual VDD内部电源总线32和Virtual VSS内部电源总线33不与芯片引脚的焊盘直接相连接(即浮空)，而作为内部核心电路的电源总线。Virtual VDD内部电源总线32通过VDD开关34(即图5所示意)与Real VDD外部电源总线30连接，Virtual VSS内部电源总线33通过VSS开关35(即图6所示意)与Real VSS外部电源总线31连接。在输入\输出端设置有ESD开关电路37(即图7所示意)，开关的一端与芯片的输入焊盘相连接，而另一端接至内部核心电路15。在外部电源总线30和外部电源总线31间设计ESD检测电路38(即图10所示意)，用于检测ESD信号。当芯片正常工作时，ESD检测电路38检测到的ESD检测信号以(低电平)使VDD开关34导通，ESD检测信号二(高电平)使VSS开关35导通。此时，VDD开关34将外部电源总线30电压传输到内部电源总线32，电源VSS开关33将外部电源总线31电压传输到内部电源总线33，ESD开关电路37中的PMOS晶体管70和PMOS晶体管71构成CMOS信号传输门(如图7所示意)，电路正常工作时ESD检测信号使ESD开关电路37导通并传输正常的输入信号，而当发生ESD事件时，ESD检测电路检测到的ESD检测信号一和二能使ESD开关电路37、电源VDD开关34、电源VSS开关35断开，并通过输入\输出端ESD防护单元36(ESD Clamp)和电源箝位单元14(Power Clamp)在Real VDD外部电源总线30和Real VSS外部电源总线31间泄放ESD电流而不会对内部核心电路15产生任何影响。
输入\输出端ESD防护单元36与ESD开关电路37可以采用独立的单元来实现，输入\输出端ESD防护单元36要实现的功能(泄放ESD电流)也可以利用ESD开关电路37自身来实现。如果采用独立单元，输入\输出端ESD防护单元36可采用常见的二极管、GGNMOS、SCR等ESD防护器件来泄放ESD电流，而ESD开关电路37用来实现切断ESD电流的功能，从而防止ESD电流流入内部电核心路15。为了简化电路，输入\输出端ESD防护单元36也可以省略，即泄放ESD电流的功能可以通过ESD开关电路37内寄生的二极管来实现，并通过与电源箝位单元14的结合也能实现全芯片防护。
所述的电源VDD开关34如图5所示。由一个PMOS器件50来实现开关功能，其栅极接，源极与衬底相连。当电路正常工作时，ESD检测信号一为低电平，PMOS器件50导通并传输外部电源电压VDD信号。当发生ESD事件时，ESD检测信号一(即PMOS器件50的栅极电位)与PMOS器件50的源极电位相同，此时PMOS器件50截止，从而可以防止ESD电流流入内部电核心路15。
所述的电源VSS开关35如图6所示。由一个NMOS器件60来实现开关功能，其栅极接ESD检测信号二，漏极与衬底相连。当电路正常工作时，ESD检测信号二为高电平，NMOS器件60导通并传输外部电源电压VSS信号。当发生ESD事件时，ESD检测信号二(即NMOS器件60的栅极电位)为低电位，此时NMOS器件60截止，从而可以防止ESD电流流入内部电核心路15。
所述的ESD开关电路37如图7所示。该ESD开关电路由NMOS晶体管70和NMOS晶体管71构成CMOS信号传输门，用于电路正常工作时传输正常信号，PMOS选择性开关72和NMOS选择性开关73进行选择性的开启(电路正常工作时)与关断(发生ESD事件时)。
所述的ESD检测电路38如图8所示。该ESD检测电路由电阻R、电容C以及2n+1(n为自然数)级反相器80构成。第2n+1级反相器输出接ESD检测信号一，第2n级反相器输出接ESD检测信二。
所述的ESD检测电路38也可采用如图9所示的电路。该电路由电容C、电阻R以及2n+1(n为自然数)级反相器80构成。与图8相反，第2n+1级反相器输出接ESD检测信号二，第2n级反相器输出接ESD检测信号一。
若采用图8方案构建ESD检测电路，并且采用三级反相器。其具体电路如图10所示。PMOS器件102(即MP3)和NMOS器件103(即MN3)构成第一级反相器，PMOS器件104(即MP4)和NMOS器件105(即MN4)构成第二级反相器，PMOS器件106(即MP5)和NMOS器件107(即MN5)构成第三级反相器。
所述的电源箝位单元14(Power Clamp)可以采用常见的RC耦合触发的NMOS器件或PMOS器件，也可采用DTSCR(二极管触发的SCR)、GGNMOS等常用的ESD电源箝位单元。
Claims (9)
1.一种集成电路ESD全芯片防护电路，它包括电源箝位单元(14)和核心电路(15)，其特征在于：Real VDD外部电源总线(30)和Real VSS外部电源总线(31)分别与核心电路(15)的芯片引脚焊盘直接相连接，Virtual VDD内部电源总线(32)和Virtual VSS内部电源总线(33)不与所述芯片引脚焊盘直接相连接，而作为内部的所述核心电路(15)的电源总线；Virtual VDD内部电源总线(32)通过VDD开关(34)与Real VDD外部电源总线(30)连接，Virtual VSS内部电源总线(33)通过VSS开关(35)与Real VSS外部电源总线(31)连接；在输入\输出端设置有ESD开关电路(37)，在Real VDD外部电源总线(30)和Real VSS外部电源总线(31)间设置有ESD检测电路(38)以及电源箝位单元(14)。
2.根据权利要求1所述的集成电路ESD全芯片防护电路，其特征在于：在输入\输出端还设置有ESD防护单元(36)。
3.根据权利要求1所述的集成电路ESD全芯片防护电路，其特征在于：所述的VDD开关(34)的电路为PMOS器件(50)的栅极接ESD检测信号一，源极与衬底相连。
4.根据权利要求1所述的集成电路ESD全芯片防护电路，其特征在于：所述的VSS开关(35)的电路为NMOS器件(60)的栅极接ESD检测信号二，漏极与衬底相连。
5.根据权利要求1所述的集成电路ESD全芯片防护电路，其特征在于：所述ESD开关电路(37)由PMOS晶体管(70)和NMOS晶体管(71)、PMOS选择性开关(72)和NMOS选择性开关(73)组成，其中PMOS晶体管(70)和NMOS晶体管(71)构成CMOS信号传输门。
6.根据权利要求1所述的集成电路ESD全芯片防护电路，其特征在于：所述的ESD检测电路(38)由电阻R、电容C以及2n+1级反向器(80)构成，第2n+1级反向器输出接ESD检测信号一，第2n级反向器输出接ESD检测信号二。
7.根据权利要求1所述的集成电路ESD全芯片防护电路，其特征在于：所述的ESD检测电路(38)由电容C、电阻R以及2n+1级反向器(80)构成，第2n+1级反向器输出接ESD检测信号二，第2n级反向器输出接ESD检测信号一。
8.根据权利要求1所述的集成电路ESD全芯片防护电路，其特征在于：ESD检测电路(38)采用三级反向器构成，其中PMOS器件(102)和NMOS器件(103)构成第一级反向器，PMOS器件(104)和NMOS器件(105)构成第二级反向器，PMOS器件(106)和NMOS器件(107)构成第三级反向器。
9.根据权利要求1所述的集成电路ESD全芯片防护电路，其特征在于：所述的电源箝位单元(14)采用RC耦合触发的NMOS器件或PMOS器件。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20111207 Termination date: 20130713 |