CN202917963U - Esd保护网络电路 - Google Patents

Abstract

本实用新型公开了一种ESD保护网络电路，包括：多个电源钳位ESD电路，在每个I/O焊盘处设置一个电源钳位ESD电路。本实用新型能够在基本不增加芯片面积的基础上有效提高芯片的ESD性能。

Description

ESD保护网络电路

技术领域

本发明涉及ESD（静电放电）保护领域，特别是涉及一种集成电路中ESD保护网络电路。

背景技术

近些年随着集成电路工艺的快速发展，MOS管的线宽越来越窄，结深越来越浅，栅氧层的厚度也越来越薄，这些都加速了电路设计对ESD的需求。当线宽为1μm时，ESD事件对电路的影响很小，当进入0.18μm、0.13μm时代，尤其是90纳米以下时代，ESD成为了刻不容缓的问题。在实际的生产和应用中，也存在大量因ESD原因失效的样品。因此增强芯片的ESD性能是需要的。

通用的ESD分为HBM（Human body model人体模式）模式，MM（machine model机器模式）模式和CDM（Charged device model带电模式）模式。HBM和MM模式是外部对芯片进行放电，仅仅依靠输入输出端口的ESD保护电路是远远不够的，还需要在电源和地之间加ESD保护电路（电源钳位ESD电路），从而能够更加快速的泄放电流，以保证整个芯片的ESD性能。

参见图1所示，现有的ESD保护电路中，每个输入/输出焊盘（I/O pad）处有上拉和下拉二极管保护电路，如图1中分别由PMOS晶体管M1和NMOS晶体管M2，PMOS晶体管M3和NMOS晶体管M4，PMOS晶体管M5和NMOS晶体管M6组成的上拉和下拉二极管保护电路；在电源电压VDD和地GND之间会有一个或者多个电源钳位结构的ESD保护电路（电源钳位ESD电路），如图1中由PMOS晶体管M5、NMOS晶体管M6、电阻R1、电容C1、反相器INV1和泄流管M7（NMOS晶体管）组成的电源钳位ESD电路。当发生ESD事件时（即检测到ESD脉冲），一小部分ESD电流从上拉或者下拉二极管流出，另外大部分电流通过电源钳位ESD电路泄放，从而起到ESD保护作用。

芯片的ESD性能与电源钳位ESD电路关系很大，电源钳位ESD电路个数越多，ESD性能就会越好；电源钳位ESD电路中泄放管的尺寸越大，ESD性能也越好；由于发生ESD事件时，电流都是安培量级的，电源钳位ESD电路中泄放管的尺寸都较大，电源钳位ESD电路中的电阻和电容也都具有很大的尺寸；电源钳位ESD电路数量增加，必然会导致芯片面积增加。

实用新型内容

本实用新型要解决的技术问题是提供一种ESD保护网络电路，能够在基本不增加芯片面积的基础上有效提高芯片的ESD性能。

为解决上述技术问题，本实用新型的ESD保护网络电路，包括：多个电源钳位ESD电路，在每个I/O pad处设置一个电源钳位ESD电路。

本实用新型的ESD保护网络电路从整体布局，能够更快的泄放ESD电流，形成一个较好的ESD防护网络，在不额外牺牲芯片面积的情况下，能最大限度的提高芯片ESD性能。

附图说明

下面结合附图与具体实施方式对本实用新型作进一步详细的说明：

图1是现有的ESD保护电路原理图；

图2是所述ESD保护网络电路原理图。

具体实施方式

参见图2所示，所述ESD保护网络电路，包括三个电源钳位ESD电路和一检测电路。电源钳位ESD电路的个数取决于芯片的实际焊盘（pad）数量，在本实施例中，以3个电源钳位ESD电路为例进行说明。

每个电源钳位ESD电路的结构都是一样的。在每个I/O pad处设置一个电源钳位ESD电路。

第一电源钳位ESD电路包括PMOS管M8，NMOS管M9，第二反相器INV2，电容C2，NMOS管M10。PMOS管M8的栅极和源极与电源电压VDD相连接，形成上拉二极管，其漏极与NMOS管M9的漏极相连接；NMOS管M9的栅极和源极与地GND相连接，形成下拉二极管。

第二反相器INV2是驱动电路，其输入端与电容C2的一端相连接，其输出端与NMOS管M10的栅极相连接；NMOS管M10的漏极与电源电压VDD相连接；NMOS管M10的源极和电容C2的另一端接地GND。

第二电源钳位ESD电路包括PMOS管M11，NMOS管M12，第三反相器INV3，电容C3，NMOS管M13。

第三电源钳位ESD电路包括PMOS管M14，NMOS管M15，第四反相器INV4，电容C4，NMOS管M16。

第二电源钳位ESD电路和第三电源钳位ESD电路的结构与第一电源钳位ESD电路结构相同，在此不再赘述。

电容C2～C4的容量大小无明确要求，可以根据版图放置合适的电容，电容值可以是0.1pF，也可以是1pF，还可以大于5pF。

所述检测电路，包括电阻R2和电容C5，电阻R2的一端与电源电压VDD相连接，另一端与电容C5的一端相连接，其连接的节点记为A，作为检测电路的输出端，电容C5的另一端接地。

所述第一电源钳位ESD电路的反相器INV2、第二电源钳位ESD电路的反相器INV3和第三电源钳位ESD电路的反相器INV4的输入端与节点A相连接。这样，所述第一电源钳位ESD电路、第二电源钳位ESD电路和第三电源钳位ESD电路，共享检测电路，以节省芯片面积。因为检测电路中的电阻和电容都是相对比较大的，共享电阻，并且可以在每个I/O pad处根据版图布局适当增加一些并联电容；例如在反相器的输入端并联的电容C2～C4和检测电路的输出端并联，这样在不额外增加芯片面积的情况下，增加了泄放电流的时间。泄放电流的时间由延时时间决定，延时时间长，泄放ESD电流时间就长，ESD电流就能泄放的更干净，从而芯片就更安全，提高了芯片的ESD性能。

反相器INV1用于驱动NMOS晶体管M10打开来泄放电流。当在PAD1处和地GND之间发生正脉冲ESD事件时，小部分ESD电流击穿NMOS晶体管M9管泄放到地，大部分电流流过正向二极管M8到电源电压VDD；检测电路检测到ESD脉冲，泄流管M10，M13，M16就依次迅速打开泄放电流，从而保护芯片。

所述检测电路用于检测是正常上电还是ESD脉冲，当发生ESD事件时，应能够做出准确判断并开启泄放管。正常上电的时间一般为1ms，而ESD事件的时间一般为几十纳秒或者几百纳秒，所以检测电路的延时时间要能够正确区分是正常上电还是ESD事件，因此延时时间要在这两者时间之间。正常的电源上电时，检测电路的输出点A点就会随电源电压缓慢上升，缓冲电路（即图2中的反相器INV2～INV4）的输出端保持为低电压，故泄放管关闭，电源钳位ESD电路不工作。当发生ESD事件时，电源电压VDD瞬间为高电压，而由电阻R1和电容C4构成的检测电路，由于延时其输出端A点上升比较缓慢，相当于保持一段时间的低电压，而缓冲电路就输出高电压驱动泄放管导通，从而泄放ESD电流。

电源钳位ESD电路承担着大部分ESD电流的泄放，因此电源钳位ESD电路的个数分布以及泄流管的尺寸就很关键。针对这些情况，所述ESD保护网络电路在每个I/O pad处设置一个电源钳位ESD电路，当发生ESD事件时，附近的电源钳位ESD电路中的泄流管就能以最快的速度打开泄放电流，接着所有的泄流管也都将打开泄放电流。而图1所示的ESD保护电路，当发生ESD事件时，需要经过一段时间才能打开泄流管，因此所述ESD保护网络电路能有效的提高芯片的ESD性能。

所述ESD保护网络电路，泄流管的总尺寸和原来的保持一样，这样就不需要额外增加泄流管的尺寸。如果在背景技术中，泄流管的宽长比尺寸为3000μm/0.18μm，那么在所述ESD保护网络电路中，每个泄流管宽长比尺寸只需要1000μm/0.18μm，既没有增加面积，又能使得附近的泄流管能够更迅速的打开来泄放电流。如果一个芯片中有10个I/O pad，那么每个pad处相对应的泄流管尺寸可以设置为300μm/0.18μm，以此类推。

图中的PAD 1～PAD 3，分别表示三个不同处的I/O pad。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。

Claims (2)

1.一种静电放电ESD保护网络电路，其特征在于，包括：多个电源钳位静电放电ESD电路，在每个I/O焊盘处设置一个电源钳位静电放电ESD电路。

2.如权利1所述的静电放电ESD保护网络电路，其特征在于，每个所述电源钳位静电放电ESD电路，包括：

一PMOS管，其栅极和源极与电源电压相连接，形成上拉二极管；

一第一NMOS管，其栅极和源极与地相连接，形成下拉二极管；

所述PMOS管的漏极与一第一NMOS管的漏极相连接；

一反相器，其输入端与一第一电容的一端相连接，其输出端与第二NMOS管的栅极相连接；该第二NMOS管的漏极与电源电压相连接；所述第二NMOS管的源极和第一电容的另一端接地；

还包括：一检测电路，包括一电阻和一第二电容，该电阻的一端与电源电压相连接，另一端与第二电容的一端相连接，其连接的节点记为A，作为检测电路的输出端，第二电容的另一端接地；

所述电源钳位静电放电ESD电路的反相器的输入端与所述接点A相连接，使并联在反相器的输入端的第一电容与检测电路中的第二电容并联。

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