CN116187222B - 一种芯片设计方法、装置及相关设备 - Google Patents

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Abstract

本发明实施例提供一种芯片设计方法、装置及相关设备，所述方法包括：获取处理系统中多个芯片的电压域信息；根据所述电压域信息，确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域；基于预设规则，以及所述共享电压域信息，配置所述处理系统的共享静电钳位电路；其中，所述共享静电钳位电路至少被2个芯片共享；所述预设规则至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数。本发明实施例能够在实现芯片的静电防护情况下，有效节约芯片面积。

Description

一种芯片设计方法、装置及相关设备
技术领域
本发明实施例涉及芯片技术领域，具体涉及一种芯片设计方法、装置及相关设备。
背景技术
随着人们对处理系统的功能的不断扩充，封装在同一块芯片内的芯片裸片(die)的类型也在不断丰富，芯片面积也在逐渐增加。其中，在进行芯片设计时，为了充分利用芯片的封装空间，可以将多个die进行垂直堆叠封装，以达到保证芯片的电源分配、信号传输、散热等基本性能的同时，实现增强芯片功能的目的。
但是，芯片在制造、装配和测试，或在最终的应用过程中，由于摩擦或者感应自身会携带电荷，造成电荷积累，当芯片管脚接触到地或其他物体会引起电荷转移，产生静电放电现象(Electro-Static discharge，ESD)，导致芯片被ESD破坏。
因此，芯片设计时需要在die对应的电源和地之间放置ESD器件，该ESD器件通常为静电钳位电路(power clamp)，以在ESD发生时，将ESD电流泄放到芯片之外。然而，目前进行芯片设计时，在处理系统中配置的静电钳位电路消耗了过多的芯片面积。
发明内容
有鉴于此，本发明实施例提供种芯片设计方法、装置及相关设备，以在实现芯片的静电防护情况下，有效节约芯片面积。
为实现上述目的，本发明实施例提供如下技术方案。
第一方面，本发明实施例提供一种芯片设计方法，包括：
获取处理系统中多个芯片的电压域信息；
根据所述电压域信息，确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域；
在预设规则下，基于所述共享电压域信息，配置所述处理系统的共享静电钳位电路；
其中，所述共享静电钳位电路至少被2个芯片共享；所述预设规则至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数。
可选的，所述电压域信息包括所述芯片连接所述电压域的引脚信息；
所述共享电压域信息还用于指示对应被共享的电压域在芯片中的引脚信息；
所述预设规则还包括：在n个芯片共享电压域时，存在被至少2个芯片共享的共享引脚。
可选的，所述电压域的引脚信息包括距离信息，所述距离信息用于指示芯片与电压域的引脚之间的导电线路距离；
所述预设规则还包括：
在存在共享引脚时，根据芯片与所述共享引脚之间的导电线路距离，将所述共享静电钳位电路配置在所述导电线路距离最小的芯片上；
在存在共享引脚时，若用于共享引脚的芯片与所述共享引脚之间的导电线路距离，小于其中任一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的芯片与所述共享引脚之间均配置静电钳位电路。
可选的，所述导电线路距离具体为：芯片的焊球与电压域的封装引脚之间的距离；
所述预设规则还包括：
根据所述共享引脚的信号接收情况，配置对应芯片的静电钳位电路。
可选的，所述在存在共享引脚时，根据芯片与所述共享引脚之间的导电线路距离，将所述共享静电钳位电路配置在所述导电线路距离最小的芯片上，包括：
若第一芯片与第二芯片的信号基于所述共享引脚接收，且所述第一芯片与所述共享引脚之间的导电线路距离，小于所述第二芯片与所述共享引脚之间的导电线路距离，在所述第一芯片与所述共享引脚的回路上配置共享静电钳位电路。
可选的，所述在存在共享引脚时，若用于共享引脚的芯片与所述共享引脚之间的导电线路距离，小于其中任一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的芯片与所述共享引脚之间均配置静电钳位电路，具体为：
若第一芯片的信号基于所述共享引脚接收，第二芯片的信号存在基于对应芯片的引脚接收，且所述第一芯片与所述共享引脚之间的导电线路距离，小于所述第二芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的所述第一芯片和所述第二芯片，与所述共享引脚之间均配置静电钳位电路；其中，共享静电钳位电路配置在所述第一芯片与所述共享引脚的回路上；或者，
若所述第一芯片与所述第二芯片的信号基于所述共享引脚接收，且所述第二芯片与所述共享引脚之间的导电线路距离，小于所述第一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的所述第一芯片和所述第二芯片，与所述共享引脚之间均配置静电钳位电路；其中，共享静电钳位电路配置在所述第一芯片与所述共享引脚的回路上。
可选的，所述芯片所采用的电压域包括模拟电压域，和/或，数字电压域。
第二方面，本发明实施例提供一种芯片设计装置，包括：
获取模块，用于获取处理系统中多个芯片的电压域信息；
确定模块，用于根据所述电压域信息，确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域；
配置模块，用于在预设规则下，基于所述共享电压域信息，配置所述处理系统的共享静电钳位电路；
其中，所述共享静电钳位电路至少被2个芯片共享；所述预设规则至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数。
可选的，所述获取模块获取的所述电压域信息包括所述芯片连接所述电压域的引脚信息；
所述确定模块确定的所述共享电压域信息还用于指示对应被共享的电压域在芯片中的引脚信息；
所述配置模块的预设规则还包括：在n个芯片共享电压域时，存在被至少2个芯片共享的共享引脚。
可选的，所述获取模块获取的所述电压域的引脚信息包括距离信息，所述距离信息用于指示芯片与电压域的引脚之间的导电线路距离；
所述配置模块的预设规则还包括：
在存在共享引脚时，根据芯片与所述共享引脚之间的导电线路距离，将所述共享静电钳位电路配置在所述导电线路距离最小的芯片上；
在存在共享引脚时，若用于共享引脚的芯片与所述共享引脚之间的导电线路距离，小于其中任一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的芯片与所述共享引脚之间均配置静电钳位电路。
可选的，所述导电线路距离具体为：芯片的焊球与电压域的封装引脚之间的距离；
所述配置模块的预设规则还包括根据所述共享引脚的信号接收情况，配置对应芯片的静电钳位电路。
第三方面，本发明实施例提供一种计算机设备，包括：至少一个存储器和至少一个处理器；所述存储器存储一条或多条计算机可执行指令，所述处理器调用所述一条或多条计算机可执行指令，以执行如本发明实施例所述的芯片设计方法。
第四方面，本发明实施例提供一种存储介质，所述存储介质存储一条或多条计算机可执行指令，所述一条或多条计算机可执行指令被执行时，实现如本发明实施例所述的芯片设计方法。
本发明实施例所提供的芯片设计方法，通过获取处理系统中多个芯片的电压域信息，进而根据所述电压域信息，确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域，从而在预设规则下，基于所述共享电压域信息，能够配置所述处理系统的共享静电钳位电路，其中，所述共享静电钳位电路至少被2个芯片共享；所述预设规则至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数。
可以看出，本发明实施例通过确定处理系统中多个芯片的共享电压域信息，在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，从而使得共享静电钳位电路至少被2个芯片共享，在实现芯片的静电防护情况下，有效节约芯片面积。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1是处理系统的可选结构示意图。
图2是处理系统的另一可选结构示意图。
图3是本发明实施例提供的芯片设计方法的可选流程示意图。
图4是本发明实施例提供的芯片对应的导电线路距离示意图。
图5是本发明实施例提供的处理系统的可选结构示意图。
图6是本发明实施例提供的芯片设计装置的可选结构示意图。
图7是本发明实施例提供的计算机设备的可选框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在设计处理系统时，例如SOC(System-on-a-Chip，系统级芯片/片上系统)，可以将多个芯片裸片(die)封装为为一体，作为一种可选实现，可以将多个die平铺摆放在封装基板上。然而，随着die的类型不断丰富，将多个die平铺摆放在封装基板上会遇到各种限制，例如die与die之间信号传输距离过大、芯片的封装尺寸过大等问题。从而，为了充分利用芯片的封装空间，在进行芯片设计时，可以增加垂直方向上die的数量，即将多个die以垂直堆叠的方式集成在一起。
其中，图1示例性的示出了处理系统的可选结构示意图。如图1所示，包括：多个die(图中标号为1、2、3)、封装基板(图中标号为4)、多个die公用的接地端VSS(图中标号为5)、多个die的公用模拟电压域VDDA(图中标号为6)、多个die的公用数字电压域VDD(图中标号为7)，以及多个die之间的传输信号线(图中标号为8、9)。
标号为1的die(下称die 1)是由三颗相同的die垂直堆叠在一起构成，标号为2的die(下称die 2)与标号为3的die(下称die 3)分别是与die 1不同的die。参照图1所示，die1和die 2、die 3分别放置在封装基板上，并且，die1与die 2、die 3的接地端设计为对应公用接地端VSS(下称VSS 5)，通过封装基板进行互联；die 1与die 2的模拟电压域设计为对应公用的模拟电压域VDDA(下称VDDA 6)，通过封装基板进行互联；die 2和die 3的数字电压域设计为对应公用的数字电压域(下称VDD 7)，通过封装基板进行互联；而且，die 1与die 2之间、die 2与die 3之间均设计有传输信号线。
需要说明的是，系统级芯片在生产制造、装配、测试或最终应用等过程中，内部可能产生静电累积，甚至die本身也会累积静电，从而当芯片在接触带电的物体后在芯片内部会形成放电路径，并且由于静电放电的瞬时破坏性较大，芯片或die本身容易遭到静电放电的损坏。其中，由于电荷积累，导致芯片的引脚接触到物体而产生静电放电的现象被称为ESD(Electro-Static discharge，静电放电)现象。
为了避免芯片发生ESD现象，在进行处理系统的芯片设计时，需要考虑以下三方面因素，分别为主要防护单元、电源和防护布局，以及禁止结构。其中，主要防护单元是指通过ESD器件、电阻、较宽的金属等实现芯片的ESD防护；电源和防护布局主要是针对芯片中每个电压域和电压域所支配的接口做单独的防护设计，进而考虑电压域之间的ESD防护设计；禁止结构是指要禁止使用一些结构，避免这些结构成为ESD防护的薄弱点，导致芯片被ESD破坏。基于上述考虑出发，芯片设计时可以通过在每个与封装基板相接触的die的电源与地之间，对应添加静电钳位电路(power clamp)，其中，所述静电钳位电路可以为电源和接地端之间的ESD器件，以在发生ESD时，起到传导电源和地之间的ESD电流的作用，从而帮助ESD电流通过芯片引脚泄放到芯片之外，所述静电钳位电路可以例如电压钳位电路。
对应图1，图2示例性的示出了处理系统的另一可选结构示意图。如图2所示，处理系统可以包括：多个die(图中标号分别为21、22、23)，以及多个die对应的电压域和接地端之间形成的内部电路(图中标号分别为201、202、203、204)。
参照图2所示，芯片中die 21采用模拟电压域VDDA，并且，在模拟电压域VDDA和接地端VSS之间配置有一定数目的静电钳位电路，多个静电钳位电路形成了die 21的内部电路201。
需要说明的是，静电钳位电路是根据设置规则进行设置的，其中，模拟电压域VDDA和接地端VSS之间配置的静电钳位电路的数目可以是依据芯片中每个电源域对应的钳位电路数目与各自钳位电路的特性，综合起来能够抵御对应设计的ESD等级，以及从芯片引脚(PIN)的各个路径芯片内部的die进行分析时，对应数目的静电钳位电路在触发ESD时，能够保证对应的die的电路不被破坏。
根据静电钳位电路的设置规则，die 22采用模拟电压域VDDA，并且，在模拟电压域VDDA和接地端VSS之间配置有一定数目的静电钳位电路，多个静电钳位电路形成了die 22的内部电路202。其中，由于die 22的一端对应数字电压域VDD，因此，需要在die 22采用的数字电压域VDD和地VSS之间配置一定数目的静电钳位电路，多个静电钳位电路形成了die22的另一内部电路203；die 23采用数字电压域VDD，在数字电压域VDD和地VSS之间配置有一定数目的静电钳位电路，多个静电钳位电路形成了die 23的内部电路204。
需要进一步说明的是，大部分情况下在进行芯片设计时，芯片中的模拟电路对于ESD会更加敏感，其电源设计会更加复杂，对应的接口会更多，而芯片中的数字电路对于ESD的敏感度相对于模拟电路来说较低，电路布局也相对均匀，因此，在模拟电路的模拟电压域和接地端之间配置的静电钳位电路的密度相较于数字电路的数字电压域和接地端之间配置的静电钳位电路的密度要略大一些。
参照图2所示，die 21采用的模拟电压域VDDA与die 22采用的模拟电压域VDDA均为公用模拟电压域VDDA，并且，die 22采用的数字电压域VDD与die 23采用的数字电压域VDD均为公用数字电压域VDD。可以理解的是，在芯片设计时，配置在模拟电压域和地之间的静电钳位电路，以及配置在数字电压域和地之间的静电钳位电路会占用芯片面积，则当多个die(例如die21、die22)采用公用的模拟电压域或者公用的数字电压域时，在公用的模拟电压域VDDA和接地端VSS之间或者公用的数字电压域VDD和接地端VSS之间会分别对应添加静电钳位电路，从而会出现公用的模拟电压域VDDA，以及公用的数字电压域VDD，与接地端VSS之间配置的静电钳位电路的数量较多，导致占用过多的芯片面积，造成芯片面积的消耗。
有鉴于此，本发明实施例提出改进的芯片设计方案，通过确定处理系统中多个芯片的共享电压域信息，在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，从而使得共享静电钳位电路至少被2个芯片共享，在实现芯片的静电防护情况下，有效节约芯片面积。
图3示例性的示出了本发明实施例的芯片设计方法的可选流程示意图。如图3所示，可以包括以下步骤：
步骤S31：获取处理系统中多个芯片的电压域信息。
其中，多个芯片指的是多个芯片裸片die，电压域信息指的是芯片所采用的电压域，例如：模拟电压域VDDA和/或数字电压域VDD。
所述电压域信息包括芯片所采用的电压域，在芯片设计时，通过多个芯片的放置位置和连接信息，能够获取处理系统中多个芯片的电压域信息。
步骤S32：根据所述电压域信息，确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域。
由于在处理系统中，存在相同的电压域被不同芯片所采用的情况，因此根据处理系统中多个芯片的电压域信息，能够确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域。
结合图2所示，die 21所采用的电压域为公用的模拟电压域VDDA，die 22所采用的电压域为公用的模拟电压域VDDA，以及公用的数字电压域VDD，die23所采用的电压域为公用的数字电压域VDD，则可以确定公用的模拟电压域VDDA被die21和die22共享，公用的数字电压域VDD被die22和die23共享，即模拟电压域VDDA为die21和die22的共享模拟电压域，数字电压域VDD为die22和die23的共享数字电压域。
步骤S33：在预设规则下，基于所述共享电压域信息，配置所述处理系统的共享静电钳位电路。
其中，所述共享静电钳位电路能够至少被2个芯片共享，所述预设规则至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数。
可以理解的是，预设规则为预先设置的配置静电钳位电路(power clamp)的规则，在存在至少被2个芯片共享的电压域的情况下，预设规则可以至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数。
通过在预设规则下，基于共享电压域信息，能够配置处理系统的共享静电钳位电路，从而能够避免在相同的电压域重复配置静电钳位电路。
需要说明的是，预设规则可以是在考虑每个电压域对应的静电钳位电路的数目与各静电钳位电路的特性，综合起来能够抵御设计的ESD等级，以及从芯片引脚(PIN)的各个路径分析芯片内部的die，其具有足够的静电钳位电路能够在ESD发生时被触发，保证对应的芯片的电路不被破坏的基础上，进一步规定的在n个芯片共享电压域时，配置由n个芯片共享的共享静电钳位电路，n为大于或等于2的整数的规则，从而能够保证芯片的ESD防护性能。
本发明实施例所提供的芯片设计方法，通过获取处理系统中多个芯片的电压域信息，进而根据所述电压域信息，确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域，从而在预设规则下，基于所述共享电压域信息，能够配置所述处理系统的共享静电钳位电路，其中，所述共享静电钳位电路至少被2个芯片共享；所述预设规则至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数。
可以看出，本发明实施例通过确定处理系统中多个芯片的共享电压域信息，在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，从而使得共享静电钳位电路至少被2个芯片共享，在实现芯片的静电防护情况下，有效节约芯片面积。
在一些实施例中，对芯片进行封装后，芯片的内部电路与外围电路通过引脚(PIN)相连通，所述引脚构成了芯片的接口，从而通过各引脚的导电路径能够对内部芯片进行分析，因此，电压域对应的引脚与芯片的静电钳位电路配置也存在一定联系，则电压域信息可以包括芯片连接电压域的引脚信息。从而在所述根据所述电压域信息，确定的多个芯片中的共享电压域信息还用于指示对应被共享的电压域在芯片中的引脚信息，则在预设规则下，基于共享电压域信息，配置处理系统的共享静电钳位电路的过程中，预设规则还可以包括在n个芯片共享电压域时，存在被至少2个芯片共享的共享引脚，其中，n为大于或等于2的整数。
进一步的在一些实施例中，所述电压域的引脚信息可以包括距离信息，所述距离信息用于指示芯片与电压域的引脚之间的导电线路距离。例如：图2中公用的模拟电压域VDDA的引脚至die 21的导电线路距离。作为一种可选实现，预设规则还可以包括，在存在共享引脚时，根据芯片与所述共享引脚之间的导电线路距离，将所述共享静电钳位电路配置在所述导电线路距离最小的芯片上；作为另一种可选实现，在存在共享引脚时，若用于共享引脚的芯片与所述共享引脚之间的导电线路距离，小于其中任一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的芯片与所述共享引脚之间可以均配置静电钳位电路。
在一些实施例中，芯片与电压域的引脚之间的导电线路距离可以具体为芯片的焊球与电压域的封装引脚之间的距离，其中，图4示例性的示出了芯片对应的导电线路距离示意图，如图4所示，X1和X2为摆放在封装基板X3的芯片，Q1为封装引脚。参照图4所述，X1与电压域的引脚之间的导电线路距离为X1的焊球与Q1的距离a，X2与电压域的引脚之间的导电线路距离为X2的焊球与Q1的距离b+c+d。在芯片通过引脚接收信号的情况下，所述预设规则还可以包括根据所述共享引脚的信号接收情况，配置对应芯片的静电钳位电路。
作为一种可选实现，在进行芯片设计时，基于共享引脚对应的芯片的信号接收情况，以及芯片与共享引脚之前的导电线路距离，进行静电钳位电路配置时，若第一芯片与第二芯片的信号基于共享引脚接收，且第一芯片与共享引脚之间的导电线路距离，小于第二芯片与共享引脚之间的导电线路距离，则在第一芯片与共享引脚的回路上配置共享静电钳位电路，其中，所述共享静电钳位电路能够被第一芯片和第二芯片共享，满足对应第一芯片和第二芯片的ESD防护等级。
作为另一种可选实现，在进行芯片设计时，基于共享引脚对应的芯片的信号接收情况，以及芯片与共享引脚之前的导电线路距离，进行静电钳位电路配置时，若第一芯片的信号基于共享引脚接收，第二芯片的信号存在基于对应芯片的引脚接收，且第一芯片与共享引脚之间的导电线路距离，小于第二芯片与共享引脚之间的导电线路距离的70％时，在用于共享引脚的第一芯片和第二芯片，与共享引脚之间均配置静电钳位电路；其中，共享静电钳位电路配置在第一芯片与共享引脚的回路上。
作为又一种可选实现，在进行芯片设计时，基于共享引脚对应的芯片的信号接收情况，以及芯片与共享引脚之前的导电线路距离，进行静电钳位电路配置时，若第一芯片与第二芯片的信号基于共享引脚接收，且第二芯片与共享引脚之间的导电线路距离，小于第一芯片与共享引脚之间的导电线路距离的70％时，在用于共享引脚的第一芯片和第二芯片，与共享引脚之间均配置静电钳位电路；其中，共享静电钳位电路配置在第一芯片与共享引脚的回路上。
可选的，芯片所采用的电压域可以包括模拟电压域，和/或，数字电压域。
可以看出，本发明实施例通过确定处理系统中多个芯片的共享电压域信息，在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，从而使得共享静电钳位电路至少被2个芯片共享，在实现芯片的静电防护情况下，有效节约芯片面积。
为便于理解上述芯片设计方法，以包含4个芯片的处理系统为例进行说明。参照图3，图5示例性的示出了本发明实施例中处理系统的可选结构示意图。
如图5所示，处理系统可以包括：多个die(图中标号分别为21、22、23)，以及多个die对应的电压域和地之间形成的内部电路(图中标号分别为401、402、403、404)。其中，模拟电压域VDDA在封装之后，是die 21和die 22共享的，数字电压域VDD在封装之后，是die22和die23共享的。
在die 21的模拟电压域VDDA和地VSS之间，可以根据多个静电钳位电路综合起来能够抵御设计的ESD等级的规则，对应添加静电钳位电路，而在die22的模拟电压域VDDA和地VSS之间，当die 22的VDDA和VSS之间，没有信号接到封装出芯片引脚PIN，而且封装后的VDDA和VSS的芯片引脚PIN，距离die 21比距离die 22更近，若同时满足这两个条件，则die22的模拟电压域VDDA和地VSS之间可以不添加静电钳位电路；当die 22的VDDA和VSS之间，有信号接到封装出PIN，而且，封装的VDDA和VSS的芯片引脚PIN，距离die 21比距离die22更近，若同时满足这两个条件，则die22的模拟电压域VDDA和地VSS之间可以只放置少量数目的静电钳位电路，以保护die22不受ESD影响；或者，当die22的VDDA和VSS之间，没有信号接到封装出芯片引脚PIN，而且，封装的VDDA和VSS的芯片引脚PIN，距离die 21与距离die22接近，或者距离die 22更近，若同时满足这两个条件，则die22的模拟电压域VDDA和地VSS之间可以只放置个别静电钳位电路。基于上述方式，die 21的静电钳位电路对die 22也能够起到防护效果，从而在ESD产生时刻，传导VDDA和地VSS之间的ESD电流。同理，在die 22中的数字电压域VDD和地VSS之间，根据多个静电钳位电路综合起来能够抵御设计的ESD等级的规则，对应添加静电钳位电路；在die 23的数字电压域VDD和地VSS之间，可以不添加或者只放置个别数目的静电钳位电路。
需要说明的是，本发明实施例中仅以两个电压域为例对共享静电钳位电路的配置进行说明，其中，芯片中的共享电压域也可以为多个，例如多个芯片共享的模拟电压域为2个、或者数字电压域为2个多种情况，对此本发明实施例并不设限，其可以根据实际需求对应设置。
本发明实施例通过确定处理系统中多个芯片的共享电压域信息，在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，从而使得共享静电钳位电路至少被2个芯片共享，在实现芯片的静电防护情况下，有效节约芯片面积。
下面对本发明实施例提供的芯片设计方法的装置进行介绍，下文描述的芯片设计装置内容可以认为是为实现本发明实施例提供的芯片设计方法，所需设置的功能模块。下文描述的内容可与上文描述内容相互对应参照。
作为可选实现，图6示例性的示出了本发明的芯片设计装置的可选结构示意图，如图6所示，芯片设计装置可以包括：
获取模块61，用于获取处理系统中多个芯片的电压域信息；
确定模块62，用于根据所述电压域信息，确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域；
配置模块63，用于在预设规则下，基于所述共享电压域信息，配置所述处理系统的共享静电钳位电路；
其中，所述共享静电钳位电路至少被2个芯片共享；所述预设规则至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数。
在一些实施例中，所述获取模块61获取的所述电压域信息包括所述芯片连接所述电压域的引脚信息；
所述确定模块62确定的所述共享电压域信息还用于指示对应被共享的电压域在芯片中的引脚信息；
所述配置模块63的预设规则还包括：在n个芯片共享电压域时，存在被至少2个芯片共享的共享引脚。
在一些实施例中，所述获取模块61获取的所述电压域的引脚信息包括距离信息，所述距离信息用于指示芯片与电压域的引脚之间的导电线路距离；
所述配置模块63的预设规则还包括：
在存在共享引脚时，根据芯片与所述共享引脚之间的导电线路距离，将所述共享静电钳位电路配置在所述导电线路距离最小的芯片上；
在存在共享引脚时，若用于共享引脚的芯片与所述共享引脚之间的导电线路距离，小于其中任一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的芯片与所述共享引脚之间均配置静电钳位电路。
在一些实施例中，所述导电线路距离具体为：芯片的焊球与电压域的封装引脚之间的距离；
所述配置模块63的预设规则还包括根据所述共享引脚的信号接收情况，配置对应芯片的静电钳位电路。
可选的，所述配置模块63在存在共享引脚时，根据芯片与所述共享引脚之间的导电线路距离，将所述共享静电钳位电路配置在所述导电线路距离最小的芯片上的步骤，包括：
若第一芯片与第二芯片的信号基于所述共享引脚接收，且所述第一芯片与所述共享引脚之间的导电线路距离，小于所述第二芯片与所述共享引脚之间的导电线路距离，在所述第一芯片与所述共享引脚的回路上配置共享静电钳位电路。
可选的，所述配置模块63所述在存在共享引脚时，若用于共享引脚的芯片与所述共享引脚之间的导电线路距离，小于其中任一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的芯片与所述共享引脚之间均配置静电钳位电路，具体为：
若第一芯片的信号基于所述共享引脚接收，第二芯片的信号存在基于对应芯片的引脚接收，且所述第一芯片与所述共享引脚之间的导电线路距离，小于所述第二芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的所述第一芯片和所述第二芯片，与所述共享引脚之间均配置静电钳位电路；其中，共享静电钳位电路配置在所述第一芯片与所述共享引脚的回路上；或者，
若所述第一芯片与所述第二芯片的信号基于所述共享引脚接收，且所述第二芯片与所述共享引脚之间的导电线路距离，小于所述第一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的所述第一芯片和所述第二芯片，与所述共享引脚之间均配置静电钳位电路；其中，共享静电钳位电路配置在所述第一芯片与所述共享引脚的回路上。
在一些实施例中，所述获取模块61获取的电压域包括模拟电压域，和/或，数字电压域。
本发明实施例还提供一种计算机设备，包括：至少一个存储器和至少一个处理器；所述存储器存储一条或多条计算机可执行指令，所述处理器调用所述一条或多条计算机可执行指令，以执行本发明实施例所述的芯片设计方法。
作为可选实现，图7为本发明实施例提供的计算机设备的可选框图，如图7所示，该计算机设备可以包括：至少一个处理器1，至少一个通信接口2，至少一个存储器3和至少一个通信总线4。
在本发明实施例中，处理器1、通信接口2、存储器3、通信总线4的数量为至少一个，且处理器1、通信接口2、存储器3通过通信总线4完成相互间的通信。
可选的，通信接口2可以为用于进行网络通信的通信模块的接口。
可选的，处理器1可能是CPU(中央处理器)，GPU(Graphics Processing Unit，图形处理器)，NPU(嵌入式神经网络处理器)，FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)，TPU(张量处理单元)，AI芯片，特定集成电路ASIC(Application SpecificIntegrated Circuit)，或者是被配置成实施本发明实施例的一个或多个集成电路等。
存储器3可能包含高速RAM存储器，也可能还包括非易失性存储器(non-volatilememory)，例如至少一个磁盘存储器。
其中，存储器3存储一条或多条计算机可执行指令，处理器1调用所述一条或多条计算机可执行指令，以执行本发明实施例的芯片设计方法。
本发明实施例还提供一种存储介质，所述存储介质存储一条或多条计算机可执行指令，所述一条或多条计算机可执行指令用于执行本发明实施例提供的芯片设计方法。
上文描述了本发明实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本发明实施例披露、公开的实施例方案。
虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种芯片设计方法，其特征在于，包括：
获取处理系统中多个芯片的电压域信息，所述电压域信息包括所述芯片连接所述电压域的引脚信息，所述电压域的引脚信息包括距离信息，所述距离信息用于指示芯片与电压域的引脚之间的导电线路距离；
根据所述电压域信息，确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域和对应被共享的电压域在芯片中的引脚信息；
在预设规则下，基于所述共享电压域信息，配置所述处理系统的共享静电钳位电路；
其中，所述共享静电钳位电路至少被2个芯片共享；所述预设规则至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数；在n个芯片共享电压域时，存在被至少2个芯片共享的共享引脚；在存在共享引脚时，根据芯片与所述共享引脚之间的导电线路距离，将所述共享静电钳位电路配置在所述导电线路距离最小的芯片上。
2.根据权利要求1所述的芯片设计方法，其特征在于，所述预设规则还包括：
在存在共享引脚时，若用于共享引脚的芯片与所述共享引脚之间的导电线路距离，小于其中任一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的芯片与所述共享引脚之间均配置静电钳位电路。
3.根据权利要求2所述的芯片设计方法，其特征在于，所述导电线路距离具体为：芯片的焊球与电压域的封装引脚之间的距离；
所述预设规则还包括：
根据所述共享引脚的信号接收情况，配置对应芯片的静电钳位电路。
4.根据权利要求3所述的芯片设计方法，其特征在于，所述在存在共享引脚时，根据芯片与所述共享引脚之间的导电线路距离，将所述共享静电钳位电路配置在所述导电线路距离最小的芯片上，包括：
若第一芯片与第二芯片的信号基于所述共享引脚接收，且所述第一芯片与所述共享引脚之间的导电线路距离，小于所述第二芯片与所述共享引脚之间的导电线路距离，在所述第一芯片与所述共享引脚的回路上配置共享静电钳位电路。
5.根据权利要求3所述的芯片设计方法，其特征在于，所述在存在共享引脚时，若用于共享引脚的芯片与所述共享引脚之间的导电线路距离，小于其中任一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的芯片与所述共享引脚之间均配置静电钳位电路，具体为：
若第一芯片的信号基于所述共享引脚接收，第二芯片的信号存在基于对应芯片的引脚接收，且所述第一芯片与所述共享引脚之间的导电线路距离，小于所述第二芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的所述第一芯片和所述第二芯片，与所述共享引脚之间均配置静电钳位电路；其中，共享静电钳位电路配置在所述第一芯片与所述共享引脚的回路上；或者，
若所述第一芯片与所述第二芯片的信号基于所述共享引脚接收，且所述第二芯片与所述共享引脚之间的导电线路距离，小于所述第一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的所述第一芯片和所述第二芯片，与所述共享引脚之间均配置静电钳位电路；其中，共享静电钳位电路配置在所述第一芯片与所述共享引脚的回路上。
6.根据权利要求1所述的芯片设计方法，其特征在于，所述芯片所采用的电压域包括模拟电压域，和/或，数字电压域。
7.一种芯片设计装置，其特征在于，包括：
获取模块，用于获取处理系统中多个芯片的电压域信息，所述电压域信息包括所述芯片连接所述电压域的引脚信息，所述电压域的引脚信息包括距离信息，所述距离信息用于指示芯片与电压域的引脚之间的导电线路距离；
确定模块，用于根据所述电压域信息，确定多个芯片中的共享电压域信息，所述共享电压域信息用于指示至少被2个芯片共享的电压域和对应被共享的电压域在芯片中的引脚信息；
配置模块，用于在预设规则下，基于所述共享电压域信息，配置所述处理系统的共享静电钳位电路；
其中，所述共享静电钳位电路至少被2个芯片共享；所述预设规则至少包括：在n个芯片共享电压域时，配置由所述n个芯片共享的共享静电钳位电路，n为大于或等于2的整数；在n个芯片共享电压域时，存在被至少2个芯片共享的共享引脚；在存在共享引脚时，根据芯片与所述共享引脚之间的导电线路距离，将所述共享静电钳位电路配置在所述导电线路距离最小的芯片上。
8.根据权利要求7所述的芯片设计装置，其特征在于，所述配置模块的预设规则还包括：
在存在共享引脚时，若用于共享引脚的芯片与所述共享引脚之间的导电线路距离，小于其中任一芯片与所述共享引脚之间的导电线路距离的70％时，在用于共享引脚的芯片与所述共享引脚之间均配置静电钳位电路。
9.根据权利要求8所述的芯片设计装置，其特征在于，所述导电线路距离具体为：芯片的焊球与电压域的封装引脚之间的距离；
所述配置模块的预设规则还包括根据所述共享引脚的信号接收情况，配置对应芯片的静电钳位电路。
10.一种计算机设备，其特征在于，包括：至少一个存储器和至少一个处理器；所述存储器存储一条或多条计算机可执行指令，所述处理器调用所述一条或多条计算机可执行指令，以执行如权利要求1-6任一项所述的芯片设计方法。
11.一种存储介质，其特征在于，所述存储介质存储一条或多条计算机可执行指令，所述一条或多条计算机可执行指令被执行时，实现如权利要求1-6任一项所述的芯片设计方法。
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