CN103378097A - 系统级esd保护的共享堆叠bjt钳位 - Google Patents

系统级esd保护的共享堆叠bjt钳位 Download PDF

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Abstract

本发明涉及系统级ESD保护的共享堆叠BJT钳位。一种面积有效、高电压、双极性ESD保护器件(200)被提供以通过使用多个堆叠NPN器件(38、48、39)保护多个引脚(30、40)免受ESD事件，所述NPN器件有单独地可控的击穿电压并且共享一个或公共的NPN器件(39)，从而减少了高压ESD保护电路的脚位而不减少强健性和功能性。

Description

系统级ESD保护的共享堆叠BJT钳位
技术领域
本发明通常指集成电路器件及其制作方法。在一方面，本发明涉及集成电路和其它电路中用于静电放电（ESD）保护的半导体器件的制作和使用。
背景技术
为了在集成电路器件中免受静电放电（ESD）事件，ESD保护或钳位器件通常作为电压极限器件被提供给这种集成电路器件的输入和/或其它端子。当与正常操作电压Vo一起使用的时候，ESD保护器件旨在在相关联的集成电路的正常操作期间保持静止，但是当过度电压出现的时候被开启，从而阻止了对集成电路器件中的任何受保护的元件的损坏。一些ESD钳位电路在受保护的端子之间使用双极型晶体管和/可以控硅整流电路(又称，晶闸管电路)；所述电路在最初的触发阈值电压Vt1上开启，并且当跨过受保护的端子的电压上升超过预定触发阈值电压或极限的时候，所述电路传导电流。对于击穿触发器件，最初的触发电压Vt1与DC BV通常是密切相关联的。在操作中，随着施加到端子的电压的增加，很少的电流流经ESD钳位电路，直到达到触发阈值电压Vt1，在所述阈值电压Vt1处，ESD钳位电路开始传导电流直到达到快速恢复（snapback）点(由更高的保持电流Isb和更低的保持电压Vsb限定)，在此之后，取决于ESD声称电路的内部导通状态电阻RON，电流和电压可能会进一步增加到第二触发点或击穿点(Vt2、It2)，超出这个点毁灭性故障可能发生，伴随着电压降低导致了进一步的电流增加。
参照下面的附图和详细描述，在阅读本申请剩余部分之后，常规方法和技术的进一步局限和缺点对于本领域技术人员来说将变得非常明显。
附图说明
结合附图和下面的详细描述，本发明可以得到理解，并且可以获得本发明的多个目的、特征以及优点，其中：
图1显示了示出多个引脚的简化电路原理图，每个引脚被单独的由ESD保护器件的专用的堆叠形成的钳位保护；
图2显示了示出被一对ESD钳位保护，共享底部堆叠ESD保护器件的一对引脚的简化电路原理图；
图3显示了分开地带有可调谐的高位级和低位级、可被用于形成ESD保护器件的NPN堆叠的部分截面图；
图4是根据基于单堆叠NPN的ESD保护器件的横向的基极到集电极触发间距尺寸的DC击穿电压的简化图；
图5(a)显示了示出被多个在正向ESD暂现事件（transient event）中共享ESD保护器件的一个或多个堆叠的ESD钳位保护的多个引脚的简化电路原理图；
图5(b)显示了示出被多个在反向ESD暂现事件中共享ESD保护器件的一个或多个堆叠的ESD钳位保护的多个引脚的简化电路原理图；
图6显示了示出被连接在多分接头配置中的堆叠ESD保护器件保护的多个引脚的简化电路原理图，其中每个ESD保护器件给正负电压提供不同触发电压；以及
图7根据本发明选定的实施例，是示出制作和/或操作ESD保护器件的各种方法的简化原理流程图。
应了解为了简便以及清晰，附图中的元件不一定按比例绘制。例如，为了促进和提高清晰度和理解，相对于其它元件，一些元件的大小被夸大。此外，在被认为合适的地方，附图中的参考数字被重复以表示相应的或类似的元件。
具体实施方式
ESD保护电路及其相关联的制作工艺被提供以通过使用多个ESD钳位保护多个引脚免受电压波动，所述钳位共享一个或多个ESD保护器件的堆叠，从而减少了高电压ESD保护电路的脚位（footprint）而不减少强健性和功能性。在选定的实施例中，堆叠BJT钳位的配置保护了多个引脚。所述引脚通过共享一个或多个基于NPN的ESD保护器件被连接到相同的参考电压（例如，接地）。通过在每个NPN晶体管中控制横向的基极到集电极间距尺寸，共享的基于NPN的ESD保护器件可以被用于带有相同的或不同电压层级（tier）的多个引脚以保持目标参数（例如，Vt1、DC BV、Vsb、It2），同时减少了电路脚位（例如，减少25-38%）而不需要附加的元件。例如，代替保护带有两个单独的ESD钳位的两个相邻引脚（其中每个引脚包括两个堆叠基于NPN的ESD器件（顶部NPN堆叠和底部NPN堆叠）），两个引脚的ESD钳位可以共享公共的底部NPN堆叠以便第一引脚的ESD钳位包括与公共的底部NPN堆叠串联连接的第一顶部NPN堆叠，以及第二引脚的ESD钳位包括与公共的底部NPN堆叠串联连接的第二顶部NPN堆叠。以这种方式，NPN堆叠总数从四个降低为三个，从而提供了脚位的25%的减除额。因此，高电压、基于双极性的ESD保护器件被形成以保护多个引脚。所述引脚带有基于NPN的ESD保护器件的紧凑排列的堆叠。所述器件包括公共的底部基于NPN的ESD器件。此外，公开的ESD保护电路有可以被用作单极性或双极性器件的灵活性，并且可以易于缩放以满足行业标准要求（例如，JEDEC 和IEC/ISO标准）。公开的ESD保护器件为了单极性或双极性保护被特定地优化以提供更高的ESD性能（依据电流能力、封闭免疫力、EMC免疫力等等）、低开态电阻RON、以及更紧凑的脚位。
通过参照附图，本发明的各种说明的实施例现在被详细地描述。虽然各种细节在下面的描述中被陈述了，应了解本发明可以在没有那些详细说明的情况下实施，并且很多特定实现的决定可以在本发明的描述中被作出以实现电路设计师的特定目标，例如符合工艺技术或与设计相关的约束。所述技术和约束从实现到另一个实现是不同的。虽然这种开发工作可以是复杂的并且是费时的，然而对受益于本公开的技术领域中的普通技术人员来说，其可以是例行任务。例如，选定的方面以简化原理图而不是详细的原理图形成被显示，目的是为了避免限制或模糊本发明。这种描述和表示被本领域所属技术人员用来描述或传达他们工作的实质。此外，虽然特定示例材料在本发明中被描述，本领域所属技术人员将认识到其它具有类似属性的材料可以取代而不失去功能。还应注意，在整个详细描述中，某些材料将被形成和移除以制作半导体结构。形成或移除这种材料的具体步骤在下面将不被详细描述，整个描述旨在给本领域所属技术人员提供在适当的厚度上生长、沉积、移除或形成这种层的常规技术。这些细节是众所周知的并且认为没有必要教给本领域所属技术人员如何制作或使用本发明。
随着智能功率技术的改进以及与其相关联的ESD标准需求，（例如JEDEC和IEC/ISO10605标准），ESD设计者面临着越来越窄的设计窗口。所述窗口在下限（保护封闭设置小于快速恢复电压Vsb的下限）和上限（击穿点Vt2对受保护的电路进行设置）之间限定电压范围。随着设计窗口的缩小，在开态电阻RON、触发阈值电压Vt1以及ESD钳位的快速恢复电压Vsb以及ESD钳位的大小之间出现设计折衷。这些在大小、强健性以及功能性之间的设计折衷可以被加剧，并且带有被设计以保护免受正负电压波动的ESD钳位电路。例如，需要保持开态电阻RON在低状态以便开态电压拖延工作而不导致保护电路的退化，同时触发阈值电压Vt1和快速恢复电压Vsb必须被调谐以在有效地增加不希望的导通电阻的相对地高电压条件下激发ESD钳位。在很多情况下，获得足够低的开态电阻RON的唯一的方法是增加ESD保护电路的大小，从而增加芯片成本。然而，增加电路大小的问题随着设计被扩大。在设计中，每个引脚有专用的ESD钳位，并且在芯片上增加引脚的数量的趋势导致管芯（die）的实质部分被ESD钳位占据。对于使用大ESD钳位的系统级引脚，管芯区的消耗是更严重的问题。
图1显示了示出保护多个I/O引脚（例如，引脚10、引脚20）的ESD保护电路配置100的简化电路原理图以便每个引脚被由ESD保护器件的专用的堆叠或NPN堆叠形成的单独的ESD钳位保护。特别是，第一引脚10被连接到通过堆叠顶部NPN堆叠18和底部NPN堆叠19形成的40V的ESD钳位。顶部NPN堆叠18包括在所述第一引脚10和所述底部NPN堆叠19之间串联连接的高位级NPN双极结型晶体管（BJT）11和低位级BJT12以便BJT器件11-12共享跨过衬底二极管13被连接到参考电压17（例如，接地）的公共集电极。特别是，高位级BJT11的基极和发射极被电连接到第一引脚10，并且所述低位级BJT12的基极和发射极被电连接到所述底部NPN堆叠19。类似地，底部NPN堆叠19包括在所述顶部NPN堆叠18和所述参考电压17（例如，接地）之间串联连接的高位级NPN BJT14和低位级BJT15以便所述BJT器件14-15的公共集电极跨过衬底二极管16被连接到所述参考电压17（例如，接地）。正如在本发明的下文中更详细地描述，所述BJT11-12、14-15的横向的基极到集电极间距尺寸被控制以提供所需要的触发阈值电压Vt1值。由此而论，基极到集电极间距尺寸由形成基极的p-阱区域和形成集电极的n-区之间的横向间隔决定。在所述顶部NPN堆叠18中，所述高位级BJT11的间距尺寸（例如，Sp=1.54）提供了第一所需要的触发阈值电压Vt1值，并且所述低位级BJT12的间距尺寸（例如，Sp=0.9）提供了第二所需要的触发阈值电压Vt1值。在所述底部NPN堆叠19中，所述高位级BJT14的间距尺寸（例如，Sp3.0）提供了第三所需要的触发阈值电压Vt1值，以及所述低位级BJT15的间距尺寸（例如，Sp=0.0）提供了第四所需要的触发阈值电压Vt1值。以这种方式，在正常操作下，用于所述第一引脚的所述ESD钳位18-19被额定为+/-40V。
正如图1中所显示的，第二引脚20有其专用的通过在所述第二引脚20和参考电压27（例如，接地）之间堆叠顶部NPN堆叠28和底部NPN堆叠29形成的40VESD钳位。类似于第一引脚的ESD钳位，每个NPN堆叠28、29包括分别地串联连接的高位级NPN BJT21、24和低位级BJT22、25以便所述BJT器件21-22、24-25共享跨过衬底二极管23、26被连接到参考电压27的公共集电极。特别是，所述顶部NPN堆叠28中的所述高位级BJT21的基极和发射极被电连接到所述第二引脚20，而所述顶部NPN堆叠28中的所述低位级BJT22的基极和发射极被电连接到所述底部NPN堆叠29。类似地，所述底部NPN堆叠29包括在所述顶部NPN堆叠28和所述参考电压27之间串联连接的高位级NPN BJT24和低位级BJT25。正如用于第一引脚的ESD堆叠，所述BJT21-22、24-25的横向的基极到集电极间距尺寸被控制以提供所需要的DC BV/Vt1特征值。通过适当的控制横向的基极到集电极间距尺寸，在正常操作下，用于所述第二引脚的所述ESD钳位28-29被额定为+/-40V。
虽然每个专用的ESD钳位（例如，18-19）有很高的ESD强健性和低的开态电阻RON，提供单独的、专用的ESD钳位以保护每个引脚（例如，引脚10和引脚20）使用了管芯或电路区域的实质部分以给单独的、专用的ESD钳位提供脚位。参照图1中所显示的ESD保护电路配置100，这可以被理解，其中每个所述NPN堆叠18、19、28、29由高位级BJT器件（例如，11）和低位级BJT器件（例如，12）形成以提供免受单极性或双极性ESD电压事件的保护。当被制作的时候，高位级BJT可以在n-型半导体区域形成（充当共享的NPN晶体管集电极），所述区域在接地的p-型衬底上形成（从而与n型半导体区域形成衬底二极管），并且所述衬底包括第一p-型区域或阱（充当NPN晶体管基极）以及n-型区域或阱（充当NPN晶体管发射极），其中在高位级的p-型区域和n-型区域被电连接到一起（例如，到受保护的引脚或另一个基于NPN的器件）。低位级BJT可以单独地在包括p-型区域或阱的n-型半导体区域或阱中形成（充当共享的NPN晶体管集电极），在所述p-型区域或阱中，单独地形成了p-型区域（充当NPN基极）和n-型区域（充当NPN晶体管发射极），其中在低位级的p-型区域和n-型区域被电连接到一起（例如，到参考电压或另一个基于NPN的器件）。随着所述NPN堆叠18和19通过金属层导体在所述第一引脚10和接地17之间串联连接，以及所述NPN堆叠28和29通过金属层导体在所述第二引脚20和接地27之间串联连接，大量电路区域被消耗，因为四个单独的NPN堆叠被用于形成所述ESD保护电路配置100。
为了减少ESD钳位脚位而不减少ESD强健性和功能性，本发明公开了堆叠BJT钳位的紧凑配置以保护多个通过共享一个或多个基于NPN的ESD保护器件被连接到相同的参考电压（例如，接地）的引脚。利用本发明公开的紧凑配置ESD保护器件，目标ESD保护参数（例如，Vt1、DC BV、V保持）以减少的脚位被保持。为了说明用于保护多个引脚的堆叠BJT钳位的紧凑配置的选定的实施例，现在参照显示了示出被共享底部堆叠ESD保护器件以获得有低的导通电阻、减少的脚位以及不折损的ESD性能的双极性ESD保护的一对ESD钳位保护的一对引脚30、40的简化电路原理图200。正如所描述的，第一I/O引脚30耦合于跨过包括与公共的底部NPN堆叠39串联连接的第一顶部NPN堆叠38的+/-40V的ESD钳位的参考电压37（例如，接地）。此外，第二I/O引脚40耦合于跨过包括与所述公共的底部NPN堆叠39串联连接的第二顶部NPN堆叠48的+/-40V的ESD钳位。所述第一顶部NPN堆叠38包括在所述第一引脚30和所述公共的底部NPN堆叠39之间串联连接的高位级NPN BJT31和低位级BJT32以便所述BJT器件31-32共享跨过衬底二极管33被连接到所述参考电压37的公共集电极。特别是，所述高位级BJT31的基极和发射极被电连接到所述第一引脚30，并且所述低位级BJT32的基极和发射极被电连接到所述公共的底部NPN堆叠39。类似地，所述第二顶部NPN堆叠48包括在所述第二引脚40和所述公共的底部NPN堆叠39之间串联连接的高位级NPN BJT41和低位级BJT42以便所述BJT器件41-42共享跨过衬底二极管43被连接到所述参考电压37的公共集电极。特别是，所述高位级BJT41的基极和发射极被电连接到所述第二引脚40，并且所述低位级BJT42的基极和发射极被电连接到所述公共的底部NPN堆叠39。最后，所述公共的底部NPN堆叠39包括在所述顶部NPN堆叠38、48的发射极和所述参考电压37之间串联连接的高位级NPN BJT34和低位级BJT35以便所述BJT器件34-35的公共集电极跨过衬底二极管36被连接到所述参考电压37。通过连接引脚对30、40到第一和第二顶部堆叠基于NPN的ESD器件38、48，两个器件进而被连接到公共的底部基于NPN的ESD器件39，所述引脚30、40以降低数量的NPN堆叠被保护免受ESD事件。
堆叠基于NPN的ESD保护器件以使用共享的或公共的底部基于NPN的ESD器件是可能的，因为基本的基于NPN的ESD器件有饱和区域，其中Vt1/DC BV对覆盖是不敏感的，并且还有非饱和区域，其中Vt1/DC BV是可被横向的基极到集电极间距尺寸控制的。因此，取决于高位级和低位级的横向的基极到集电极间距尺寸，基于NPN的ESD器件可以被编程或控制为任何所需要的保护级。例如，在公共的底部基于NPN的ESD器件39中的低位级BJT35可以由在饱和区域(Sp=0um)内的间距尺寸形成，而对基于NPN的ESD器件39的总体DC BV/Vt1被高位级BJT34（例如，Sp=3um）的间距尺寸控制。有了这种配置，在所述基于NPN的器件39上接收的正向偏置的ESD事件导致了所述高位级BJT34表现为二极管，并且所述低位级BJT35贡献了Vt1=17.25V（基于所述间距尺寸Sp=0um）。相反地，在所述基于NPN的器件39上接收的反向偏置的ESD事件导致了所述公共的底部基于NPN的ESD器件39被所述次二极管36旁路。
为了说明所述BJT 31-32、34-35、41-42的横向的基极到集电极间距尺寸是如何被分别地控制以给每个ESD钳位电路提供所需要的触发阈值电压Vt1值，图2显示了在顶部NPN堆叠38、48中的高位级BJT31、41有预定的间距尺寸（例如，Sp=1.54）以提供第一所需要的触发电压Vt1值，以及所述低位级BJT32、42有预定的间距尺寸（例如，Sp=0.9）以提供第二所需要的触发电压Vt1值。在共享的底部NPN堆叠39中，所述高位级BJT34（例如，Sp=3.0）的间距尺寸提供了二极管压降，并且所述低位级BJT35例如，Sp=0.0）的间距尺寸提供了第四所需要的触发电压Vt1值。如果在I/O引脚30有正向偏置的ESD冲击，高位级BJT31(Sp=1.54)充当二极管，低位级BJT 32(Sp=0.9)提供了大约+33V的Vt1保护，高位级BJT34(Sp=3.0)充当二极管，并且低位级BJT 35(Sp=0.0)提供了大约+17.25V的Vt1保护，总共大约+50.25V的Vt1保护。如果在I/O引脚30有反向偏置的ESD冲击，高位级BJT 31(Sp=1.54)提供了大约-47V的Vt1保护，而由于衬底二极管，低位级BJT 32(Sp=0.9)和公共的底部NPN堆叠39被有效地旁路，总共大约为-47V的BV保护。正如应了解的，在I/O引脚40的正向或反向偏置的ESD冲击将被顶部NPN堆叠48和底部NPN堆叠39中的BJT以相同的方式处理。以这种方式，通过共享所述公共的底部NPN堆叠39，引脚30、40被提供给双极性ESD保护，从而将NPN堆叠总数量从四个降低为三个，提供了脚位的25%的减除额。
为了证实使用共享的NPN堆叠的可操作性，针对正向和反向两种偏置ESD事件的传输线脉冲（TLP）ESD测试被执行以显示带有共享的堆叠钳位（例如在图2中所显示的）保持了与使用单独的、专用的堆叠（例如在图1中所显示的）钳位有相同的目标性能参数（例如，Vt1、Vsb）和ESD强健性。
为了进一步说明选定的实施例，现在参照通过单独的可调谐高阶301和低位级302描述使用BiCMOS工艺技术在衬底上被制作的NPN堆叠300的部分截面的图3；正如本发明所公开的，所述堆叠可以被用于在双极性ESD保护器件中形成顶部或底部堆叠。在高位级301中，n+区域311、p基的308-1、以及n-阱307-2分别地形成了第一NPN双极型晶体管的发射极、基极以及公共集电极区域。以类似的方式，低位级302包括一起分别地形成第二NPN双极型晶体管的发射极、基极以及公共集电极区域的n+区域314、p基的308-2、以及n-阱307-2。还有其它的由不同材料和电压或电流脉冲的适用极性形成的BJT、电阻器和二极管器件（未显示）。虽然各种结构、阱以及层区域通过直线和角区域以简化方式被说明，应了解不同结构、阱以及层区域的实际剖面未必符合简化描述，但是将取决于使用的具体制作工艺。例如，各种阱区域可能有表明了形成中使用的注入和加热步骤的弯曲的结剖面。描述的NPN堆叠300由有P-型导电性和N-型导电性的不同半导体材料形成。利用P-型材料，掺杂浓度变化于最低掺杂浓度(P-)、更高掺杂浓度(P)、甚高掺杂浓度(P+)以及最高掺杂浓度(P++)。类似地，N-型材料的掺杂浓度变化于最低掺杂浓度(N)、更高掺杂浓度(N+)、以及最高掺杂浓度(N++)。
正如所描述的，所述NPN堆叠300可以在由有第一导电型杂质的材料形成的半导体衬底上或作为其部分形成，例如在预定的P掺杂级（例如，大约1E18到5E18cm-3）上的p-型衬底层303，然而任何所需要的掺杂类型和/或掺杂浓度可以被使用。正如应了解的，所述衬底303可以作为块体半导体衬底或绝缘体上硅（SOI）型衬底形成，正如在下文更详细描述的，其中一个或多个附加的半导体层和/或阱区域通过使用外延半导体生长和/或选择性掺杂技术形成。因此，不要求特定的衬底类型。取决于被制作的器件的类型，所述半导体衬底303可以作为块体硅衬底、单晶体硅（掺杂或未掺杂）、SOI衬底、或任何类型的半导体材料，例如，硅、碳化硅、锗化硅、硅锗碳、锗、砷化镓、砷化铟、磷化铟以及其它III/V或II/VI复合半导体或其任何组合被实现，单独或与外延层305（例如p-型外延层）组合。无论怎样被形成，所述衬底303，单独的或结合任何其中附加的层或区域有限定了所述衬底的最大范围的表面309。
在衬底303/305中，包括N+埋层304和多个n-型下沉阱307的隔离结构可以形成。所述n-型下沉阱307可以通过使用掩模以选择性地扩散或注入n-型杂质到所述沉底至预定的注入能量和掺杂浓度(例如，1E16到1E19cm-3)以便位于所述衬底303/305的上面部分和足够的深度处以接触所述N+埋层304来形成。在选定的实施例中，n-型下沉阱不但包括分离所述NPN堆叠300以限定低位级301和高位级302部分并且提供其间的公共集电极区域的至少一部分的中心n-型下沉阱302-7，还包括一个或多个位于所述NPN堆叠300的外围的隔离阱307-1、307-3。至于所述N+埋层304，不同掩模和/或注入序列被用于选择性地注入n-型杂质（例如，锑）到所述衬底303/305为预定的注入能量和掺杂浓度(例如，1E18到1E20cm-3)以便与所述n-型下沉阱307以及下面的随后形成的p-阱区域308重叠。正如所描述的，在所述NPN堆叠300正常操作期间，浮动隔离结构304/307不直接被连接到任何参考电位，并且单独地围绕和隔离所述低位级301和所述高位级302。正如应了解的，所述N+埋层304可以是以任何方式形成的埋层、外延层或任何N-型层。N+下沉阱307可以作为导电下沉或以任何所需要的方式被应用，并且组合N+埋层304，形成可以被用于将所述NPN堆叠300从集成电路的剩余部分导电隔离的隔离容器或特征。附加的隔离通过使用一种或多种介质材料蚀刻和填充深沟槽开口的任何所需要的技术在衬底303/305中围绕所述ESD保护区域形成深沟槽绝缘区域315被提供。
在所述埋层304上面，一个或多个半导体层305被形成为有所述第一导电型（例如p-型）杂质的材料的预定的厚度。例如，所述p-型半导体层305可以通过注入p-型杂质到现有的半导体衬底层形成或通过生长在有大约1.5-5um范围内厚度和p-型掺杂浓度（例如，大约1E14到1E16cm-3），1E15cm-3更优）的外延的p-型层形成，然而其它掺杂类型、厚度和/或浓度可以被使用。无论怎样被形成，掺杂浓度和/或外延生长状况被选择并且被控制以形成用于随后形成的n-阱306、深n-阱307以及p-阱308区域的轻掺杂的p-型层的p-型半导体层305。在这个工艺阶段上，外延的p-型层305可以通过使用生长或沉积p-型半导体层为所需要的厚度和掺杂浓度的任何所需要的外延工艺在整个所述N+埋层304上形成。
在所述p-型半导体层305中，第一和第二低电压阱区域308-1，308-2被形成为有所述第一导电型（例如，p-型）杂质的材料的预定的深度以便被定位为围绕和包含每个随后形成的端子触点区域310-311、313-314。例如，所述第一和第二阱区域308-1、308-2可以通过使用掩模或其它技术形成为深的p-型扩散以使用预定的注入能量和掺杂浓度(例如，1E16至1E19cm-3，5E16至5E18cm-3和1E17cm-3更优)选择性地扩散或注入p-型杂质为预定的深度（例如1-1.5um），然而其它掺杂类型、深度和/或浓度可以被使用。第一和第二低位级阱区域308-1、308-2通常或多或少比p-型半导体层305重掺杂。无论怎样被形成，所述掺杂浓度、注入能量和结深度被选择和控制以形成所述阱区域308-1、308-2以便其被完全地包含在所述p-型半导体层305内并且从所述n-阱306和深度n-阱307区域隔离开。
中央集电极阱区域306也在所述p-型半导体层305中形成为有所述第二导电型（例如，n-型）杂质的材料的预定的深度以便被定位欧姆接触所述中央N-阱307-2并且分别地通过第一和第二横向的间距尺寸D1、D2与所述第一和第二p-阱区域308-1、308-2间隔开。例如，所述中央集电极阱区域306可以通过使用掩模或其它技术形成为深n-型扩散以使用预定的注入能量和掺杂浓度(例如，5E15至2E18cm-3，5E16至5E17cm-3更优)选择性地扩散或注入n-型杂质到所述衬底303/305为预定的深度（例如，大约0.2到3微米，与所述第一p-阱区域308-1有基本上相同的深度更优），然而其它掺杂类型、厚度和/或浓度可以被使用。在形成所述中央集电极阱区域306中，被图案化的掩模开口、掺杂浓度、注入能量和结深度被选择和控制以便所述中央集电极阱区域306与所述第一p-阱区域308-1靠近但是间隔开形成，从而在p-阱（基极）区域308-1的边界331和中央集电极阱区域306的相邻边界332之间限定第一横向的基极到集电极间距尺寸D1 330。换言之，所述第一横向的基极到集电极间距尺寸D1 330由位于形成基极的所述第一p-阱区域308-1和所述n-型集电极阱区域306之间的横向间隔决定。正如所描述的，所述第一横向的基极到集电极间距尺寸D1 330控制跨越边界331-332之间的p-型半导体层305的部分333的雪崩击穿区域334。以这种方式，阈值电压值被位于所述p-阱308-1和中央集电极阱区域306之间的雪崩击穿控制，并且可以被位于这些阱308-1和306之间的距离D2 330调节。
以类似的方式，所述中央集电极阱区域306的形成和放置被控制以与所述第二p-阱区域308-2间隔开，从而在p-阱（基极）区域308-2的边界和所述中央集电极阱区域306的相邻边界之间限定第二横向的基极到集电极间距尺寸D2 340。同样，所述基极到集电极间距尺寸D2 340可以被用于可调节地控制位于所述第二p-阱区域308-2和所述中央集电极阱区域306之间的所述p-型半导体层305中的雪崩击穿区域334。
在形成所述p-阱和n-阱区域306-308之后，多个单独的注入掩模和注入工艺被用于形成接触区域310-314，包括正向基极P+区域310、正向发射极N+区域311、公共集电极区域312、反向基极P+区域313以及反向发射极N+区域314。例如，所述n+接触区域311、314可以通过使用注入掩模（未显示）被形成以通过使用预定的注入能量和掺杂浓度（例如，1E19-1E21cm-3）选择性地注入n-型杂质到所述第一和第二低电压p-阱区域308-1和308-2为预定的厚度（例如，大约0.1-0.3微米），然而其它掺杂类型、深度和/或浓度可以被使用。以类似的方式，所述p+接触区域310、313可以通过使用注入掩模（未显示）被形成以通过使用预定的注入能量和掺杂浓度（例如，1E19-1E21cm-3）选择性地注入p-型杂质到所述第一和第二低电压p-阱区域308-1和308-2为预定的厚度（例如，大约0.1-0.3微米），然而其它掺杂类型、深度和/或浓度可以被使用。
浅沟槽隔离（STI）区域316-319在所述衬底303/305的上面部分可以被形成以围绕和隔离所述NPN堆叠300中的各种阱区域。所述STI区域316-319可以通过使用蚀刻掩模选择性地于所述衬底303/305中蚀刻沟槽开口、用合适的隔离材料填充口、以及然后抛光或平面化所述隔离材料隔离直到所述衬底303/305的表面而形成。虽然以STI区域来说明，但应了解场氧化区域也可以被使用，或任何其它所需要的能够形成电隔离层以将所述NPN堆叠300从集成电路的剩余部分电隔离开的介质材料。
在后端工艺期间，一个或多个金属层321-322被形成以将所述NPN堆叠300连接到外部电路，其中正向基极P+区域310和反向发射极N+区域311被一起连接到第一节点323，以及反向基极P+区域313和反向发射极N+区域314被连接到第二节点323。例如，在形成所述接触区310-314之后，介电层或掩蔽层320被沉积、图案化以及选择性地被蚀刻以限定所述接触区域310-314上的口。随着所述接触区域310-314被暴露，导电层被沉积、掩蔽以及选择性地被蚀刻以形成第一和第二导体321、322。所述第一导体321被形成以在所述高位级301中欧姆接触所述n+和p+接触区域310、311以连接到第一连接端子323。相同的工艺步骤可以被用于在所述低位级302中形成欧姆接触所述p+接触区域313和n+接触区域314的所述第二导体322以连接到第二连接端子324。
正如上述所表示的，高位级和低位级BJT器件的横向的基极到集电极间距尺寸D1、D2可以被控制或标度调整（dial in）以建造有不同Vt1值的ESD器件以满足不同电路的保护需要。为了辅助每个BJT器件的所需要的触发电压Vt1值的设计，现在参照图4，图4根据在延伸的间距范围（-0.5um<D<4um）上，对于单堆叠基于NPN的ESD保护器件横向的以微米为单位的基极到集电极触发间距尺寸D，显示了以伏特为单位的瞬态击穿电压Vt1（迹线404）和DC击穿电压DC BV（迹线403）的简化曲线图400。在这种情况下，单堆叠基于NPN的器件可以指的是NPN-型BJT器件，所述器件有横向的基极到集电极触发间距尺寸D。正如所描述的，Vt1(迹线404)和DC BV(迹线403)的值紧挨在一起并且有基本上相同的斜率(ΔVt1/ΔD)。曲线图403、404可以被划分为饱和区401和非饱和区402，其中所述饱和区401相当于在大约0.25微米或以下的横向的基极到集电极间距尺寸D，并且其中所述非饱和区域402相当于在大约0.25微米上或以上的横向的基极到集电极间距尺寸D，然而在其它实施例中可以获得不同值。正如所描述的，Vt1与间距尺寸D=.25到1.5微米以大约23-28伏特每微米的瞬态和DC两者的斜率(ΔVt1/ΔD)呈大约线性变化。此外，超过和低于线性范围(例如，D<.25um和D>1.5um)的斜率(ΔVt1/ΔD)显著地更小。对于涉及过程变异和器件控制的多种不同原因，可能需要从线性范围(例如，.25um<D<1.5um)内选择横向的间距尺寸。
通过使用图4中所显示的曲线图400，每个NPN堆叠中的NPN-型BJT器件的所需要的触发阈值电压Vt1可以通过在迹线404上发现所需要的触发阈值电压Vt1被设置，并且然后在x-轴上定位用于为NPN-型BJT器件标度调整或控制横向的基极到集电极触发间距尺寸的横向的间距D。以这种方式，组合堆叠中的每个NPN-型BJT器件的横向的间距值D可以被用于给每个I/O引脚提供所需要的整体ESD保护。
正如应了解的，堆叠一对顶部NPN堆叠以共享底部NPN堆叠器件的ESD保护器件进行操作以给一对I/O引脚提供单极性或双极性的ESD保护进而免受正负电压或电流脉冲，并且保护的范围可以被扩展（例如，从10V到80 V），取决于所组成的NPN-型BJT器件的横向的基极到集电极触发间距。通过适当地控制所述间距尺寸D以及堆叠串联的NPNBJT器件以包括一个或多个共享的底部NPN堆叠器件，可以对每个受保护的引脚达到目标Vsb和触发电压Vt1。此外，堆叠排列允许给共享底部NPN堆叠器件的不同引脚获得不同快速恢复电压Vsb和触发电压Vt1目标值。结果，多个引脚可以配备不同级别的ESD保护，这是通过使用减少的脚位，同时符合了各种工业标准ESD模型（例如，人体模型（HBM）、机器模型（MM）以及电荷器件模型（CDM）规范）规定的高电压钳位的性能，所有这些不需要任何附加的电路组件。
显示NPN堆叠如何可以与多个引脚共享以提供不同电压保护层级的例子在图5(a)-(b)中被显示。这些图显示了示出多个被共享一个或多个NPN堆叠ESD钳位500保护的多个引脚50、60、70的简化电路原理图。在图5（a）中，堆叠ESD钳位500的NPN触发值被示出以显示在正向偏置的ESD暂现事件下它们如何增加到总电压级Vt1的保护。图5（b）中，相同的堆叠ESD钳位500被显示，但是现在在反向偏置的ESD暂现事件下有增加到总电压级Vt1的保护的NPN触发值。在常规ESD保护方案中，按照惯例三个引脚可能需要八个单独的NPN堆叠以提供ESD保护，而所示出的电路500显示了当NPN堆叠中的至少一个被共享的时候，五个NPN堆叠可以保护三个引脚，提供了脚位的38%的减除额。
在示出的ESD钳位堆叠500中，第一I/O引脚50在第一钳位两端耦合于公共的参考电压86（例如，接地），其中第一钳位跨过串联的第一顶部NPN堆叠81、共享的中间NPN堆叠84、以及共享的底部NPN堆叠85提供了+55/-40V ESD保护。在所述第一顶部NPN堆叠81中，正如所显示的，高位级NPN BJT51和低位级BJT52在所述第一引脚50和所述共享的中间NPN堆叠84之间串联连接以便所述BJT器件51-52共享跨过衬底二极管53被连接到所述参考电压86的公共集电极。此外，取决于ESD暂现事件的极性，所述高位级BJT51(例如，Sp=1.54)和低位级BJT 52(例如，Sp=0.6)的间距尺寸组合在一起以提供第一所需要的触发阈值电压Vt1值。在共享的中间NPN堆叠84中，正如所显示的，所述高位级NPN BJT54和低位级BJT55串联连接以共享跨过衬底二极管56被连接到所述参考电压的公共集电极，其中再次取决于ESD暂现事件的极性，所述高位级BJT54(例如，Sp=3.0)和低位级BJT 55(例如，Sp=0.0)的间距尺寸提供了所需要的触发阈值电压Vt1值。最后，正如所显示的，共享的底部NPN堆叠85包括在所述共享的中间NPN堆叠84和参考电压之间串联连接的高位级NPN BJT 57 和低位级 BJT58以便所述BJT器件57-58共享跨过衬底二极管59被连接到所述参考电压的公共集电极。此外，所述高位级BJT57(例如，Sp=3.0)和低位级BJT 58(例如，Sp=0.0)的间距尺寸提供了所需要的触发阈值电压Vt1值。
通过串联堆叠所述堆叠81、84、85，所述第一钳位给所述+55/-40V引脚50上的正向和反向偏置ESD事件提供了总的组合触发阈值电压Vt1值。至于在所述第一I/O引脚50和接地86之间的正向偏置事件，图5（a）显示了所述顶部NPN堆叠81贡献了Vt1=25V(从所述高位级BJT51(Sp=1.54)充当二极管以及所述低位级BJT 52(Sp=.6)贡献了Vt1=25V)，所述中间NPN堆叠84贡献了Vt1=17.25V(从所述高位级BJT 54(Sp=3)充当二极管以及所述低位级BJT 55(Sp=0)贡献了Vt1=17.25V)，以及所述底部NPN堆叠85贡献了Vt1=17.25V(从所述高位级BJT 57(Sp=3)充当二极管以及所述低位级BJT 58(Sp=0)贡献Vt1=17.25V)。由于组合每个NPN堆叠Vt1值，在所述第一I/O引脚50上的总的正向偏置保护是Vt1=25+17.25+17.25=59.5。至于在所述第一I/O引脚50和接地86之间的反向偏置事件，图5（b）显示了所述顶部NPN堆叠81贡献了Vt1=-47V(从所述高位级BJT 51(Sp=1.54)贡献Vt1=-47V以及所述低位级BJT52被所述衬底二极管53旁路)，而所述中间NPN堆叠84和底部堆叠85仅仅贡献了旁路所述BJT器件54-55和57-58的所述衬底二极管56、59的开启电压（例如，0.3V）。由于组合每个NPN堆叠Vt1值，在所述第一I/O引脚50上的总的反向偏置保护大约是-47V。
以类似的方式，所述第二+45/-35VI/O引脚60通过使用串联的第二顶部NPN堆叠82、所述共享的中间NPN堆叠84、以及所述共享的底部NPN堆叠85在第二钳位两端耦合于所述公共的参考电压86以获得ESD保护，其中所述NPN堆叠84和85共享提供给所述第一I/O引脚50的第一ESD钳位。在所述第二顶部NPN堆叠82中，正如所显示的，高位级NPN BJT 61 和低位级BJT 62在所述第二引脚60和所述共享的中间NPN堆叠84之间串联连接以便所述BJT器件61-62共享跨过衬底二极管63被连接到参考电压的公共集电极。然而，高位级BJT 61(例如，Sp=1.39)和低位级BJT 62 (例如，Sp=0.0)的间距尺寸被选择以给所述第二顶部NPN堆叠82提供所需要的触发阈值电压VT1值。所述共享的中间NPN堆叠84和所述共享的底部NPN堆叠85的设计和性能与上述所描述的相同。
通过串联堆叠所述堆叠82、84、85，所述第二钳位给+45/-35V引脚60上的正向和反向偏置ESD事件提供了总的组合触发阈值电压Vt1值。至于在所述第二I/O引脚60和接地86之间的正向偏置事件，图5（a）显示了所述顶部NPN堆叠82贡献了Vt1=17.25V(从所述高位级BJT 61(Sp=1.39)充当二极管以及所述低位级BJT 62(Sp=0)贡献Vt1=17.25V)，而正如上述所解释的，所述共享的中间NPN堆叠84和共享的底部NPN堆叠85各自贡献了Vt1=17.25V。由于组合每个NPN堆叠Vt1值，在所述第二I/O引脚60上的总的正向偏置保护是Vt1=17.25+17.25+17.25=51.75。至于在所述第二I/O引脚60和接地86之间的反向偏置事件，图5（b）显示了所述顶部NPN堆叠82贡献了Vt1=-45V(从所述高位级BJT61(Sp=1.39)贡献Vt1=-45V以及所述低位级BJT62被所述衬底二极管63旁路)，而所述中间NPN堆叠84和底部堆叠85仅仅贡献了所述衬底二极管56、59的开启电压（例如，0.3V）。由于组合每个NPN堆叠82、84、85的Vt1值，在所述第二I/O引脚60上的总的反向偏置保护大约是-45V。
最后，第三+40/-40VI/O引脚70在第三钳位两端耦合于所述公共的参考电压86以获得在串联连接的第三顶部NPN堆叠83和所述共享的底部NPN堆叠85两端的ESD保护。在所述第三顶部NPN堆叠83中，正如所显示的，高位级NPN BJT 71和低位级BJT 72在所述第三引脚70和所述共享的底部NPN堆叠85之间串联连接以便所述BJT器件71-72共享跨过衬底二极管73被连接到参考电压的公共集电极。然而，高位级BJT 71(例如，Sp=1.54)和低位级BJT 72(例如，Sp=0.9)的间距尺寸被选择以给所述第三顶部NPN堆叠83提供所需要的触发阈值电压VT1值，而所述共享的底部NPN堆叠85的设计和性能与上述所描述的相同。
通过串联堆叠所述堆叠83、85，所述第三钳位给+44/-40引脚70上的正向和反向偏置ESD事件提供了总的组合触发阈值电压Vt1值。至于在所述第三I/O引脚70和接地86之间的正向偏置事件，图5（a）显示了所述顶部NPN堆叠83贡献了Vt1=33V(从所述高位级BJT 71(Sp=1.54)充当二极管以及所述低位级BJT 72(Sp=0.9)贡献Vt1=33V)，而正如上述所解释的，共享的底部NPN堆叠85贡献了Vt1=17.25V，对于在所述第三I/O引脚70上的总的正向偏置保护是Vt1=33+17.25=50.25。至于在所述第三I/O引脚70和接地86之间的反向偏置事件，图5（b）显示了所述顶部NPN堆叠83贡献了Vt1=-47V(从所述高位级BJT71(Sp=1.54)贡献Vt1=-47V以及所述低位级BJT72被所述衬底二极管73旁路)，而所述底部堆叠85仅仅贡献了旁路所述BJT器件57-58的所述衬底二极管59的开启电压（例如，0.3V）。由于组合来自每个NPN堆叠82、85的Vt1值，在所述第三I/O引脚70上的总的反向偏置保护大约是-47V。
现参照图6，显示了示出用多个堆叠ESD保护器件605-611保护多个引脚601-604的另一个ESD保护电路配置的简化电路原理图600。正如所描述的，所述ESD保护器件605-611在多分接头配置中被连接，其中每个ESD保护器件提供触发电压以保护免受正向和反向电压（电压电源612、613表示的）。以所描述的配置，一个或多个不同分接头620-622可以被用于连接每个引脚到一系列的双极性齐纳二极管（DPZD）电路以便为每个引脚共享所需数量的DPZD电路。以这种方式，每个分接头可以被用于在引脚601-604上为正向偏置ESD电压（电压电源612表示的）和反向偏置ESD电压（电压电源613表示的）提供不同触发电压值VT1。连接的分接头（分接头1、分接头2、分接头3）可以通过使用金属路由或任何其它的可控开关技术来实施以在不同阶段形成到钳位堆叠的电连接。
在图6中，每个ESD保护器件（例如，605）被表示为有可控的击穿电压的双极性齐纳二极管。在这个意义上，双极性齐纳二极管功能地相当于具有可以被用于所组成的NPN-型BJT器件的横向的基极到集电极触发间距所控制的击穿电压的NPN堆叠。然而，应了解其它单独的可配置的双极性齐纳二极管结构可以被使用。
正如在图6中所显示的，第一引脚601耦合于第一钳位两端，第一钳位跨过串联连接的第一顶部DPZD电路605、顶部共享的DPZD电路609、中间共享的DPZD电路610和底部共享的DPZD电路611提供ESD保护。正如所示出的，使用第一分接头连接620（分接头3），所述第一顶部DPZD电路605被连接到一系列的DPZD电路606、609-611。由于每个DPZD电路605、609、610、611有单独地可控的击穿电压，第一钳位可以被设计为有效地给所述第一引脚601提供+/-Vcc1ESD保护。
对于第二引脚602，第二钳位给跨过串联连接的第二顶部DPZD电路606、顶部共享的DPZD电路609、中间共享的DPZD电路610和底部共享的DPZD电路611提供ESD保护。对于第二钳位，不需要分接头连接，因为所述DPZD电路606、609-611串联连接。通过分别地控制所述DPZD电路606、609-611的击穿电压，第二钳位可以被设计为有效地给所述第一引脚602提供+/-Vcc2 ESD保护。
第三引脚603耦合于第三钳位两端，第三钳位跨过串联连接的第三顶部DPZD电路607、中间共享的DPZD电路610和底部共享的DPZD电路611提供ESD保护。正如所示出的，使用第二分接头连接621（分接头2），所述第三顶部DPZD电路607被连接到一系列的DPZD电路606、609-611。由于每个DPZD电路607和610-611有单独地可控的击穿电压，第三钳位可以被设计为有效地给所述第三引脚603提供+/- Vcc3ESD保护。
最后，第四引脚604耦合于第四钳位两端，第四钳位跨过串联连接的第四顶部DPZD电路606和底部共享的DPZD电路611提供ESD保护。正如所示出的，使用第三分接头连接622（分接头1），所述第四顶部DPZD电路608被连接到一系列的DPZD电路606、609-611。由于每个DPZD电路608和611有单独地可控的击穿电压，第四钳位可以被设计为有效地给所述第四引脚604提供+/-Vcc4 ESD保护。
图7根据本发明选定的实施例，是示出制作和/或操作ESD保护器件的各种方法700的简化原理流程图。在描述所述制作方法700中，各种参考数字、掺杂类型和浓度通过能够形成的不同区域的例子被提供，但是这仅仅旨在促进对各种示例实施例的理解并不是为了限制。一旦制作方法开始（步骤702），有第一导电型（例如，p-型）和掺杂浓度（例如，大约1E15 cm-3）的半导体衬底层在步骤704被提供。除非另有说明，后续步骤可以以任何所需要的顺序被提供。
在半导体衬底层中，N+埋层和一个或多个N-阱通过选择性地注入和扩散有第二导电型（例如，n-型）的掺杂物被形成以限定和隔离衬底中的第一和第二p-型区域以及限定任何NPN堆叠（步骤704）的公共的NPN集电极区域的一部分。例如，N+埋层可以通过注入和扩散n-型掺杂剂到所述衬底中为预定的注入能量和掺杂浓度(例如，1E18到1E20cm-3)形成。此外，N-阱可以通过使用掩模被形成以选择性地扩散或注入n-型杂质到所述衬底中为预定的注入能量和掺杂浓度(例如，1E16到1E19cm-3)以便从衬底的表面延伸并且直到与所述N+埋层交叉。其中N-阱中的一个被放置为限定NPN堆叠的公共集电极区域的一部分以及隔离衬底中将限定ESD保护器件的高位级和底阶段部分的第一和第二p-型区域。
在步骤706，第一和第二p-阱区域在衬底中被选择性地形成以限定ESD保护器件被隔离N-阱所分离的低位级和高位级部分。例如，通过使用预定的注入能量和掺杂浓度(例如，1E16到1E19cm-3)，第一和第二p-阱区域可以通过使用掩模被形成以选择性地扩散或注入p-型杂质到所述衬底中为预定的深度（例如，1.5um）。第一和第二p-阱区域分别地被注入到ESD保护器件的低位级和高位级部分。
在步骤708，公共集电极n-阱区域在衬底中被选择性地形成以限定对低位级和高位级控制公共集电极n-阱区域和附近的低电压p-阱区域之间的击穿的基极到集电极间距。这个间距被用于触发在ESD保护器件的低位级的npn双极型晶体管。例如，使用预定的注入能量和掺杂浓度(例如，在大约5E15到2E18cm-3的范围内)公共集电极n-阱区域可以通过使用掩模以选择性地扩散或注入n-型杂质到所述衬底中为预定的深度（例如，大约0.2到3um）。在这个阶段，横向的基极到集电极触发间距尺寸可以被用于单独地控制随后在ESD器件的低位级和高位级中形成的NPN BJT器件的击穿电压。
在步骤710，p+接触区域在第一和第二p-阱区域中形成，例如通过使用掩模以选择性地扩散或注入p-型杂质以形成浅的、高度掺杂的p-型扩散。p+接触区域被用于部分限定随后在ESD器件的低和高位级中形成的NPN BJT器件中的基极区域。正如应了解的，p+接触区域可以与p-型源极/漏极区域同时形成。
在步骤712，n+接触区域在第一和第二p-阱区域形成，例如通过使用掩模以选择性地扩散或注入p-型杂质以形成浅的、高度掺杂的n-型扩散。n+接触区域被用于部分限定随后在ESD器件的低和高位级中形成的NPN BJT器件中的基极区域。正如应了解的，n+接触区域可以与n-型源极/漏极区域同时形成。
在步骤714，一个或多个金属化或端子电极层可以在n+和p+接触区域上选择性地形成以使用一个或多个共享的底部ESD器件在多个I/O引脚和共享的参考电压之间连接堆叠ESD器件。正如所描述的，所述制作方法700在步骤716结束，不过应了解附加的前端和后端工艺步骤（未显示）可以被执行。
在ESD保护器件的制作之后，所述器件被激活（步骤718）以给多个I/O引脚提供高电压、基于双极的ESD保护以免受施加给任何I/O引脚的单极性或双极性电压或电流脉冲。当在受保护的I/O引脚以及共享的参考电压两端施加ESD电压的时候，所述器件通过将固有的半导体闸流管触发为快速恢复模式开始工作。所述模式为释放ESD电流提供了通过所述器件的低阻抗路径。因此，ESD保护器件给共享的至少一个或多个器件/堆叠提供了一种解决多个堆叠钳位器件的紧凑方案以减少脚位但不牺牲性能。
目前应了解本发明提供了一种用于多个集成电路引脚的静电放电（ESD）保护电路及其操作方法。正如所公开的，ESD保护电路包括第一双极结型晶体管（BJT）堆叠、第二BJT堆叠和第三共享的BJT堆叠。所述第一BJT堆叠在第一集成电路引脚和第一节点之间被连接，并且包括第一多个串联连接的双极型晶体管，每个都形成有提供了预定的触发电压的基极到集电极间距尺寸。在选定的实施例中，第一BJT堆叠包括有第一基极区域、第一发射极区域以及通过给第一触发电压提供所述第一双极型晶体管的第一基极到集电极间距尺寸与所述第一基极区间隔开的第一集电极区域的第一BJT，其中所述第一基极区和第一发射极区被连接到所述第一集成电路引脚。所述第一BJT堆叠可还包括有第二基极区、第二发射极区、以及通过给第二触发电压提供所述第二双极型晶体管的第二基极到集电极间距尺寸与所述第二基极区间隔开的第二集电极区，其中所述第二基极区和第二发射极区一起被连接到所述第一节点。所述第二BJT堆叠在第二集成电路引脚和第二节点之间被连接，并且包括第二多个串联连接的双极型晶体管，每个都形成有提供了预定的触发电压的基极到集电极间距尺寸。在选定的实施例中，所述第二BJT堆叠包括有第三基极区、第三发射极区、以及通过给第三触发电压提供所述第三双极型晶体管的第三基极到集电极间距尺寸与所述第三基极区间隔开的第三集电极区，其中所述第三基极区和第三发射极区被连接到所述第二集成电路引脚。所述第二BJT堆叠可还包括有第四基极区、第四发射极区、以及通过给第四触发电压提供所述第四双极型晶体管的第四基极到集电极间距尺寸与所述第四基极区间隔开的第四集电极区，其中所述第四基极区和第四发射极区一起被连接到所述第二节点。最后，所述第三共享的BJT堆叠被连接到所述第一和第二BJT堆叠（分别地在第一和第二节点），耦合于共享的参考电压端子，并且包括第三多个串联连接的双极型晶体管，每个都形成有提供了预定的触发电压的基极到集电极间距尺寸。在选定的实施例中，所述第三共享的BJT堆叠包括有第五基极区、第五发射极区、以及通过给第五触发电压提供所述第五双极型晶体管的第五基极到集电极间距尺寸与所述第五基极区间隔开的第五集电极区，其中所述第五基极区和第五发射极区耦合于所述第一节点和所述第二节点。所述第三共享的BJT堆叠可还包括有第六基极区、第六发射极区、以及通过给第六触发电压提供所述第六双极型晶体管的第六基极到集电极间距尺寸与所述第六基极区间隔开的第六集电极区，其中所述第六基极区和第六发射极区被连接在一起并且耦合于所述共享的参考电压端子。每个第一、第二和第三BJT堆叠提供了可以通过所述基极到集电极间距尺寸被控制在大约15-55伏特的范围内的触发电压。以这种方式，所述第一BJT堆叠和第三共享的BJT堆叠在所述第一集成电路引脚和所述共享的参考电压端子之间串联连接以提供第一ESD钳位以保护所述第一集成电路引脚免受正反向ESD暂现事件。此外，所述第二BJT堆叠和第三共享的BJT堆叠在所述第二集成电路引脚和所述共享的参考电压端子之间串联连接以提供第二ESD钳位以保护所述第二集成电路引脚免受正反向ESD暂现事件。取决于所组成的BJTs的不同基极到集电极间距尺寸，所述第一ESD钳位可提供不同于或相同于所述第二ESD钳位提供的第二组合触发电压的第一组合触发电压。例如，所述第一、第二、第五、以及第六基极到集电极间距尺寸被选定以提供第一组合触发电压以保护所述第一集成电路引脚免受ESD暂现事件。而所述第三、第四、第五、以及第六基极到集电极间距尺寸被选定以提供第二组合触发电压以保护所述第二集成电路引脚免受ESD暂现事件。在操作中，所述第一BJT堆叠和第三共享的BJT堆叠在跨过彼此串联连接的所述第一多个双极型晶体管和所述第三多个双极型晶体管两端的所述共享的参考电压端子和所述第一集成电路引脚之间提供了正向极性ESD放电路径。此外，第一BJT堆叠在跨过所述第一多个双极型晶体管中的有发射极被连接到所述第一集成电路引脚以及集电极跨过衬底二极管被连接到所述共享的参考电压端子的一个双极型晶体管两端的所述共享的参考电压端子和所述第一集成电路引脚之间提供了反向极性ESD放电路径。
以另一种形式，提供了一种堆叠的静电放电保护钳位以用于保护在集成电路上的多个信号引脚。正如所公开的，ESD保护钳位包括第一NPN堆叠、第二NPN堆叠和第一共享的NPN堆叠。第一NPN堆叠耦合于第一信号引脚和第一电路节点之间以便第一NPN堆叠的第一端子耦合于第一信号引脚以及第一NPN堆叠的第二端子耦合于第一电路节点。此外，第二NPN堆叠耦合于第二信号引脚和第一电路节点之间以便第二NPN堆叠的第一端子耦合于第二信号引脚以及第二NPN堆叠的第二端子耦合于第一电路节点。最后，第一共享的NPN堆叠耦合于第一电路节点和第二电路节点之间以便共享的NPN堆叠的第一端子耦合于第一电路节点以及共享的NPN堆叠的第二端子耦合于被直接地或间接地连接到参考电压端子的第一电路节点。在选定的实施例中，第一NPN堆叠和第一共享的NPN堆叠串联连接以形成第一双极性ESD钳位以保护第一信号引脚，以及第二NPN堆叠和第一共享的NPN堆叠串联连接以形成第二双极性ESD钳位以保护第二信号引脚。以这种方式，第一双极性ESD夹钳保护第一信号引脚免受第一层级ESD电压事件，以及第二双极性ESD夹钳保护第二信号引脚免受相同于或不同于第一层级ESD电压事件的第二层级ESD电压事件。在其它实施例中，一个或多个第一NPN堆叠、第二NPN堆叠和第一共享的NPN堆叠可包括与低位级双极结型晶体管器件串联连接的高位级双极结型晶体管器件。此外，NPN堆叠中的高位级双极结型晶体管和低位级双极结型晶体管可有由位于所述双极结型晶体管中的p-阱基极区和n-型集电极区之间的横向的基极到集电极触发间距尺寸控制的设计的击穿电压。在其它实施例中，ESD保护钳位包括耦合于第三信号引脚和第二电路节点之间的第三NPN堆叠，以及第二共享的NPN堆叠耦合于第二电路节点和被直接地或间接地连接到参考电压端子的第三电路节点之间，其中所述第三NPN堆叠和第二共享的NPN堆叠串联连接以形成保护所述第三信号引脚的第三双极性ESD钳位。
在其它实施例中，公开了一种提供ESD保护的方法和系统。正如所公开的，静电放电（ESD）保护结构被连接以在集成电路中保护多个受保护的端子免受正负电压ESD暂现，其中多个双极结型晶体管（BJT）钳位由共享的BJT堆叠组成。正如所形成的，提供的ESD保护结构包括形成于半导体衬底中并且耦合于第一受保护的端子和第一接地的端子之间的第一BJT钳位，其中第一BJT钳位包括与共享的BJT堆叠串联耦合的第一BJT堆叠。第一BJT堆叠和共享的BJT堆叠各由一对共享公共集电极区域的双极型晶体管形成，其中每个双极型晶体管有通过给所述双极型晶体管提供预定的触发电压的基极到集电极间距尺寸被连接到基极区域的发射极区域。ESD保护电路可还包括形成于半导体衬底中并且耦合于第二受保护的端子和第一接地的端子之间的第二BJT钳位，其中第二BJT钳位包括与共享的BJT堆叠串联耦合的第二BJT堆叠。第二BJT堆叠由一对共享公共集电极区域的双极型晶体管形成，其中每个双极型晶体管有通过给所述双极型晶体管提供预定的触发电压的基极到集电极间距尺寸被连接到基极区域的发射极区域。当电压被施加到所述第一受保护的端子和有大于第一预定的触发值大小的集成电路的第一接地的端子之间的时候，只有当跨过第一受保护的端子和第一接地的端子的电压超过所述第一预定的触发值的时候，第一钳位被实质地触发以启用通过ESD保护结构的电流。类似地，当电压被施加到所述第二受保护的端子和有大于第二预定的触发值大小的集成电路的第一接地的端子的时候，只有当跨过第二受保护的端子和第一接地的端子的电压超过所述第二预定的触发值的时候，第二BJT钳位被实质地触发以启用通过ESD保护结构的电流。
虽然本发明所公开的描述的示例实施例参照一种面积有效、高电压、单极性或双极性ESD保护器件，所述器件的目标是缩小设计窗口及其制作方法。本发明不一定限制于示例实施例。所述实施例示出本发明的适用于更多晶体管制作工艺和/或结构的创造力方面。因此，上面公开的特定实施例仅仅是说明性的，不应该被认为是对本发明的限制，因为本发明可以以对本领域技术人员很明显的包括本发明所教之内容好处的不同但对等的方式被修改和实施。例如，虽然本发明所说明的各种器件参照p-型衬底被描述，这仅仅是为了方便解释并且不旨在限制以及本领域所属技术人员将理解本发明所教之原则适用于器件或其它导电型。因此，特定区域例如N-型和P-型的识别仅仅是通过说明而不是限制并且相反的导电型区域可以被替换以形成相反的导电型器件。此外，所描述的层的厚度和掺杂浓度可能偏离所公开的范围或值。此外，参照NPN双极结型晶体管，本发明堆叠钳位被描述，但也可以由NPN双极结型晶体管、NMOS晶体管、PMOS晶体管或任何其它能够有可调节的触发电压的器件组成。因此，前述描述不旨在限制本发明陈述的特定形式，相反，旨在涵盖这种替代物、修改以及在所述附加权利要求书中限定的可以包含在本发明所述精神和范围内的等价物以便本领域所属技术人员应该理解在不脱离本发明的宽范围精神及范围的情况下可以做出各种修改、替换和改变。
关于特定实施例的好处、其它优点以及问题的解决方法在上述已被描述。然而，可能引起任何好处、优点或解决方法发生或变得更加显著的好处、优点、问题的解决方法以及其它元素不被解释为任何或所有保护范围的首要的、必需的、或本质特征或元件。正如本发明所使用的，术语“包括“或其任何其它变化形式旨在涵盖非排他性内容，例如包括一系列元素的过程、方法、物件、或器具不仅仅包括这些元素但可能包括其它没有明确列出的或是这个过程、方法、物件、或器具固有的元素。

Claims (23)

1.一种静电放电（ESD）保护电路，用于多个集成电路引脚，包括：
第一双极结型晶体管（BJT）堆叠，具有被连接到第一集成电路引脚的第一端子，以及被连接到第一节点的第二端子，并且包括串联连接的第一多个双极型晶体管，每个双极型晶体管都形成有提供预定的触发电压的基极到集电极间距尺寸；
第二BJT堆叠，具有被连接到第二集成电路引脚的第一端子，以及被连接到第二节点的第二端子，并且包括串联连接的第二多个双极型晶体管，每个双极型晶体管都形成有提供预定的触发电压的基极到集电极间距尺寸；以及
第三共享的BJT堆叠，具有分别地在所述第一和第二节点处被连接到所述第一和第二BJT堆叠的第一端子，以及耦合于共享的参考电压端子的第二端子，所述第三共享的BJT堆叠包括串联连接的第三多个双极型晶体管，每个双极型晶体管都形成有提供预定的触发电压的基极到集电极间距尺寸。
2.根据权利要求1所述的ESD保护电路，其中所述第一BJT堆叠包括：
第一双极型晶体管，包括第一基极区、第一发射极区、以及第一集电极区，所述第一集电极区与所述第一基极区间隔开第一基极到集电极间距尺寸，所述第一基极到集电极间距尺寸给所述第一双极型晶体管提供第一触发电压，其中所述第一基极区和第一发射极区被连接到所述第一集成电路引脚；以及
第二双极型晶体管，包括第二基极区、第二发射极区、以及第二集电极区，所述第二集电极区与所述第二基极区间隔开第二基极到集电极间距尺寸，所述第二基极到集电极间距尺寸给所述第二双极型晶体管提供第二触发电压，其中所述第二基极区和第二发射极区一起被连接到所述第一节点。
3.根据权利要求2所述的ESD保护电路，其中所述第二BJT堆叠包括：
第三双极型晶体管，包括第三基极区、第三发射极区、以及第三集电极区，所述第三集电极区与所述第三基极区间隔开第三基极到集电极间距尺寸，所述第三基极到集电极间距尺寸给所述第三双极型晶体管提供第三触发电压，其中所述第三基极区和第三发射极区被连接到所述第二集成电路引脚；以及
第四双极型晶体管，包括第四基极区、第四发射极区、以及第四集电极区，所述第四集电极区与所述第四基极区间隔开第四基极到集电极间距尺寸，所述第四基极到集电极间距尺寸给所述第四双极型晶体管提供第四触发电压，其中所述第四基极区和第四发射极区一起被连接到所述第二节点。
4.根据权利要求3所述的ESD保护电路，其中所述第三共享的BJT堆叠包括：
第五双极型晶体管，包括第五基极区、第五发射极区、以及第五集电极区，所述第五集电极区与所述第五基极区间隔开第五基极到集电极间距尺寸，所述第五基极到集电极间距尺寸给所述第五双极型晶体管提供第五触发电压，其中所述第五基极区和第五发射极区耦合于所述第一节点和所述第二节点；以及
第六双极型晶体管，包括第六基极区、第六发射极区、以及第六集电极区，所述第六集电极区与所述第六基极区间隔开第六基极到集电极间距尺寸，所述第六基极到集电极间距尺寸给所述第六双极型晶体管提供第六触发电压，其中所述第六基极区和第六发射极区被连接在一起并且耦合于所述共享的参考电压端子。
5.根据权利要求1所述的ESD保护电路，其中所述第一BJT堆叠和第三共享的BJT堆叠在所述第一集成电路引脚和所述共享的参考电压端子之间串联连接以提供第一ESD钳位以保护所述第一集成电路引脚免于正反向ESD暂现事件。
6.根据权利要求5所述的ESD保护电路，其中所述第二BJT堆叠和第三共享的BJT堆叠在所述第二集成电路引脚和所述共享的参考电压端子之间串联连接以提供第二ESD钳位以保护所述第二集成电路引脚免于正反向ESD暂现事件。
7.根据权利要求6所述的ESD保护电路，其中所述第一ESD钳位提供第一组合触发电压，所述第一组合触发电压与由所述第二ESD钳位提供的第二组合触发电压不同。
8.根据权利要求6所述的ESD保护电路，其中所述第一ESD钳位提供第一组合触发电压，所述第一组合触发电压与由所述第二ESD钳位提供的第二组合触发电压相同。
9.根据权利要求3所述的ESD保护电路，其中所述第一基极到集电极间距尺寸不同于所述第三基极到集电极间距尺寸。
10.根据权利要求3所述的ESD保护电路，其中所述第二基极到集电极间距尺寸不同于所述第四基极到集电极间距尺寸。
11.根据权利要求4所述的ESD保护电路，其中所述第一、第二、第五和第六基极到集电极间距尺寸被选定以提供第一组合触发电压以保护所述第一集成电路引脚免于ESD暂现事件。
12.根据权利要求11所述的ESD保护电路，其中所述第三、第四、第五和第六基极到集电极间距尺寸被选定以提供第二组合触发电压以保护所述第二集成电路引脚免于ESD暂现事件。
13.根据权利要求1所述的ESD保护电路，其中所述第一、第二和第三BJT堆叠的每一个提供可由所述基极到集电极间距尺寸控制在大约15-55伏特范围内的触发电压。
14.根据权利要求1所述的ESD保护电路，其中所述第一BJT堆叠和第三共享的BJT堆叠在跨过彼此串联连接的所述第一多个双极型晶体管和所述第三多个双极型晶体管两端的所述共享的参考电压端子和所述第一集成电路引脚之间提供正向极性ESD放电路径。
15.根据权利要求1所述的ESD保护电路，其中所述第一BJT堆叠在跨过所述第一多个双极型晶体管中的有发射极被连接到所述第一集成电路引脚以及集电极跨过衬底二极管被连接到所述共享的参考电压端子的一个双极型晶体管的两端的所述共享的参考电压端子和所述第一集成电路引脚之间提供反向极性ESD放电路径。
16.一种堆叠静电放电（ESD）保护电路，用于保护多个在集成电路上的信号引脚，包括：
第一NPN堆叠，具有耦合于第一信号引脚的第一端子以及耦合于第一电路节点的第二端子；
第二NPN堆叠，具有耦合于第二信号引脚的第一端子以及耦合于所述第一电路节点的第二端子；以及
第一共享的NPN堆叠，具有耦合于所述第一电路节点的第一端子以及耦合于第二电路节点的第二端子，所述第二电路节点被直接地或间接地连接到参考电压端子。
17.根据权利要求16所述的堆叠ESD保护电路，其中所述第一NPN堆叠和第一共享的NPN堆叠串联连接以形成用于保护所述第一信号引脚的第一双极性ESD钳位，并且其中所述第二NPN堆叠和所述第一共享的NPN堆叠串联连接以形成用于保护所述第二信号引脚的第二双极性ESD钳位。
18.根据权利要求17所述的堆叠ESD保护电路，其中所述第一双极性ESD钳位保护所述第一信号引脚免于第一层级ESD电压事件，并且其中所述第二双极性ESD钳位保护所述第二信号引脚免于不同于所述第一层级ESD电压事件的第二层级ESD电压事件。
19.根据权利要求17所述的堆叠ESD保护电路，其中所述第一双极性ESD钳位保护所述第一信号引脚免于第一层级ESD电压事件，以及其中所述第二双极性ESD钳位保护所述第二信号引脚免于与所述第一层级ESD电压事件相同的第二层级ESD电压事件。
20.根据权利要求16所述的堆叠ESD保护电路，其中所述第一NPN堆叠、第二NPN堆叠和第一共享的NPN堆叠的每一个包括与低位级双极结型晶体管器件串联连接的高位级双极结型晶体管器件。
21.根据权利要求20所述的堆叠ESD保护电路，其中在所述第一NPN堆叠、第二NPN堆叠和第一共享的NPN堆叠中的每一高位级双极结型晶体管和低位级双极结型晶体管具有设计的击穿电压，所述击穿电压由所述双极结型晶体管中的p-阱基极区和n-型集电极区之间的横向的基极到集电极触发间距尺寸控制。
22.根据权利要求16所述的堆叠ESD保护电路，还包括：
第三NPN堆叠，具有耦合于第三信号引脚的第一端子以及耦合于所述第二电路节点的第二端子；以及
第二共享的NPN堆叠，具有耦合于所述第二电路节点的第一端子以及耦合于第三电路节点的第二端子，所述第三电路节点被直接地或间接地连接到所述参考电压端子，其中所述第三NPN堆叠和第二共享的NPN堆叠串联连接以形成用于保护所述第三信号引脚的第三双极性ESD钳位。
23.一种方法，包括：
提供静电放电（ESD）保护结构，所述静电放电保护结构被连接以利用由共享的BJT堆叠形成的多个双极结型晶体管（BJT）钳位来保护在集成电路中受保护的多个端子免于正负电压ESD暂现，其中所述ESD保护结构包括：
(a)第一BJT钳位，形成于半导体衬底中，第一端子耦合于第一受保护的端子，并且第二端子被连接到第一接地端子，所述第一BJT钳位包括与共享的BJT堆叠串联耦合的第一BJT堆叠，其中所述第一BJT堆叠和共享的BJT堆叠各自由一对共享公共集电极区的双极型晶体管形成，其中每个双极型晶体管具有被连接到基极区的发射极区，具有给所述双极型晶体管提供预定的触发电压的基极到集电极间距尺寸；和
(b)第二BJT钳位，形成于半导体衬底中，第一端子耦合于第二受保护的端子，并且第二端子被连接到所述第一接地端子，所述第二BJT钳位包括与所述共享的BJT堆叠串联耦合的第二BJT堆叠，其中所述第二BJT堆叠由一对共享公共集电极区的双极型晶体管形成，其中每个双极型晶体管具有连接到基极区的发射极区，具有给所述双极型晶体管提供预定的触发电压的基极到集电极间距尺寸；以及
在所述集成电路的所述第一受保护的端子和所述第一接地端子之间施加电压以触发所述第一BJT钳位，或者在所述集成电路的所述第二受保护的端子和所述第一接地端子之间施加电压以触发所述第二BJT钳位。
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