KR20100079544A - 반도체 칩 패키지 - Google Patents

Abstract

본 발명은 반도체 기술에 있어서, 특히 듀얼 라인 타입의 입출력 패드(I/O pad)를 구비하는 반도체 칩 패키지에 관한 것으로, 코어 영역(core area)과; 상기 코어 영역과의 신호 입출력을 위해 상기 코어 영역의 외곽에 배치되는 입출력 패드(I/O pad)들로 이루어지되, 상기 입출력 패드들이 듀얼 라인으로 구비되는 것이 특징인 발명이다.

Description

반도체 칩 패키지{Semiconductor chip package}

본 발명은 반도체 기술에 관한 것으로서, 특히 듀얼 라인 타입의 입출력 패드(I/O pad)를 구비하는 반도체 칩 패키지에 관한 것이다.

반도체 칩 패키지 제조에는 와이어 본딩(Wire bonding) 기술을 사용한다. 그 와이어 본딩 기술을 사용하는 경우에 칩 내부에는 다양한 기능과 특성을 가진 매크로(Macro)와 디지털 로직(digital logic)들의 논리적 구성이 포함된다. 그리고, 반도체 칩의 신호 입출력을 위한 인터페이스를 담당하는 IP(Intellectual Properties)로써 입출력 IP(I/O IP)가 사용된다.

반도체 칩 패키지 기술의 특성상 I/O IP는 칩의 외곽 경계(boundary)에 위치한다. 칩 설계자들은 각 IP들의 위치와 거리에 따라 칩의 성능을 검토하며, 최소한의 칩 크기와 최상의 성능을 구현하기 위한 설계를 목표로 한다.

현재 사용되고 있는 I/O IP의 물리적 구조로는 인라인 타입(In-line type)의 입출력 패드(I/O pad)와 스테거드 타입(Staggered type)의 입출력 패드(I/O pad)를 사용한다. 이들 두 타입의 입출력 패드는 물리적으로 직사각형 구조를 갖는다.

도 1은 종래의 인라인 타입(In-line type)의 입출력 패드(I/O pad)를 구비하 는 반도체 칩 패키지이고, 도 2는 종래의 스테거드 타입(Staggered type)의 입출력 패드(I/O pad)를 구비하는 반도체 칩 패키지이다.

도 1에서 보인 바와 같이, 인라인 타입(In-line type)은 물리적으로 직사각형이면서 길이 대비 폭의 비율이 크다.

또한 도 2에서 보인 바와 같이, 스테거드 타입(Staggered type)도 물리적으로 직사각형이나 인라인 타입(In-line type)에 비해 길이 대비 폭의 비율이 작다.

인라인 타입(In-line type)의 입출력 패드(I/O pad)는 매크로(Macro)와 디지털 로직(digital logic)의 트랜지스터 개수를 비롯한 능동 및 수동 소자들의 개수가 많아서 칩 크기에서 많은 비율을 차지한다. 그에 따라, 칩의 신호 입출력을 위한 핀 개수가 많이 필요치 않으면서 칩 크기 증가에 영향을 줄이는 노력이 요구된다. 인라인 타입의 입출력 패드는 폭이 다소 크나 높이가 작은 물리적 구조를 가지며, 따라서 다수 패드를 포함하는 셀에서 그 다수 패드를 하나의 라인에 배치하여 사용한다.

스테거드 타입의 입출력 패드(I/O pad)는 소자 개수는 상대적으로 작으나 외부로 인터페이스하는 입출력 핀 개수가 많이 요구된다. 스테거드 타입의 입출력 패드(I/O pad)는 폭은 작고 높이를 늘린 물리적 구조이다.

그에 따라, 칩 설계자는 소자의 개수나 코어 영역이 차지하는 비율, 또는 칩의 외부와 인터페이스하기 위한 입출력 핀의 개수 및 크기를 고려하여 어떤 타입의 입출력 패드를 사용할 지를 결정해야 한다.

그러나 상기 언급된 두 타입의 입출력 패드 이외에 최소한의 칩 크기와 최상 의 성능을 구현하기 위한 새로운 구조의 입출력 패드의 개발이 요구되고 있다.

본 발명의 목적은 상기함 점들을 감안하여 안출한 것으로, 기존의 입출력 패드 타입이 아닌 듀얼 라인 타입으로 입출력 패드(I/O pad)를 구현한 반도체 칩 패키지를 제공하는 데 있다.

본 발명의 또다른 목적은, 최소한의 칩 크기와 최상의 성능을 구현하기 위한 새로운 구조의 입출력 패드를 갖는 반도체 칩 패키지를 제공하는 데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 칩 패키지의 특징은, 코어 영역(core area)과; 상기 코어 영역과의 신호 입출력을 위해 상기 코어 영역의 외곽에 배치되는 입출력 패드(I/O pad)들로 이루어지되, 상기 입출력 패드들이 듀얼 라인으로 구비되는 것이다.

바람직하게, 상기 듀얼 라인은 제1 그룹의 입출력 패드들을 포함하는 인너라인(inner line)과, 제2 그룹의 입출력 패드들을 포함하는 아웃터라인(outer line)으로 구성될 수 있으며, 상기 인너라인의 입출력 패드들과 상기 아웃터라인의 입출력 패드가 서로 엇갈리게 대향하여 배치될 수 있다.

본 발명에 따르면, 기존의 인라인 타입(In-line type)의 입출력 패드(I/O pad)나 스테거드 타입의 입출력 패드(I/O pad)와 달리 패드를 듀얼 라인으로 구현한 입출력 패드를 구비함으로써, 반도체 칩 패키지의 크기 축소에 기여하며 또한 물리적인 구조는 바뀌나 전기적인 특성 변화는 없어서 최상의 성능을 발휘하게 해준다.

또한 본 발명의 반도체 칩 패키지에 구비되는 입출력 패드는 인라인 타입(In-line type)의 패드 구조로부터 파생되나 싱글 라인이 아닌 듀얼 라인으로 형성됨으로써, 인라인 타입(In-line type)의 패드 구조가 칩의 신호 입출력을 위한 핀 개수가 많이 필요치 않은 경우에만 사용될 수 있다는 한계를 본 발명의 구조에서는 해소할 수 있다.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 칩 패키지의 바람직한 실시 예를 자세히 설명한다.

도 3은 본 발명에 따른 듀얼 라인 타입의 입출력 패드(I/O pad)를 구비하는 반도체 칩 패키지이고, 도 4는 본 발명에 따른 반도체 칩 패키지에서 듀얼 라인 타입의 입출력 패드(I/O pad)의 상세와 그의 입출력 라우팅의 예를 나타낸 도면이다.

도 3을 참조하면, 본 발명에 따른 반도체 칩 패키지는 코어 영역(core area)(20)과, 코어 영역(20) 외곽의 입출력 영역(I/O Area)에 배치되는 입출력 패드(I/O pad)들(10)로 구성된다.

입출력 패드(I/O pad)(10)는 신호 입출력을 위한 인터페이스를 담당하는 것으로, 코어 영역(20)과의 신호 입출력을 위해 코어 영역(20)의 외곽에 배치된다. 한편, 코어 영역(20)과 입출력 패드(I/O pad)(10) 사이에 여유 영역(30)도 존재한다.

특히 본 발명의 입출력 패드들(10)이 듀얼 라인으로 형성되어 구비되는데, 그 듀얼 라인은 제1 그룹의 입출력 패드들을 포함하는 인너라인(inner line)과, 제2 그룹의 입출력 패드들을 포함하는 아웃터라인(outer line)으로 구성된다.

인너라인이 코어 영역측에 배치되며, 아웃터라인이 외측에 배치된다.

그리고, 인너라인을 구성하는 입출력 패드들과 아웃터라인을 구성하는 입출력 패드들은 서로 엇갈리게 대향하여 배치된다.

예로써, 본 발명에서 인너라인을 구성하는 입출력 패드들과 아웃터라인을 구성하는 입출력 패드들은 전술된 인라인 타입(In-line type)의 입출력 패드(I/O pad)의 폭과 동일할 수 있다. 그러나 인라인 타입(In-line type)의 입출력 패드(I/O pad)의 길이에 비해서는 짧은 구조를 갖는다.

한편, 본 발명의 듀얼 라인 구조의 입출력 패드(I/O pad)를 사용함으로써, 반도체 칩 패키지의 크기가 도 3에 도시된 A만큼 축소될 수 있는 효과가 있다.

본 발명에 따른 듀얼 라인 구조의 입출력 패드(I/O pad)는 인라인 타입(In- line type)의 입출력 패드(I/O pad) 구조를 응용하기는 하나 듀얼 라인으로 구성하여 많은 패드 수를 가지므로, 스테거드 타입의 입출력 패드(I/O pad)와 같이 외부로 인터페이스하는 입출력 핀 개수가 많이 요구되는 경우에도 사용될 수 있다.

도 4는 본 발명에 따른 반도체 칩 패키지에서 듀얼 라인 타입의 입출력 패드(I/O pad)의 상세와 그의 입출력 라우팅의 예를 나타낸 도면으로, 도시된 1, 2 및 3의 입출력 라우팅 구조와 같이, 본 발명에서는 인너라인(inner line)과 아웃터라인(outer line) 간의 라우팅도 구현할 수 있으며, 인너라인(inner line)과 아웃터라인(outer line)이 서로 독립적으로 다양한 기능과 특성을 가진 매크로(Macro)나 디지털 로직(digital logic)들의 논리적 구성과 신호 입출력을 위한 인터페이스를 형성할 수 있다.

한편, 듀얼 라인 타입의 입출력 패드(I/O pad)는 도 4에 보인 바와 같이 서로 다른 크기의 다수의 금속패드들로 형성될 수 있다.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

도 1은 종래의 인라인 타입(In-line type)의 입출력 패드(I/O pad)를 구비하는 반도체 칩 패키지.

도 2는 종래의 스테거드 타입(Staggered type)의 입출력 패드(I/O pad)를 구비하는 반도체 칩 패키지.

도 3은 본 발명에 따른 듀얼 라인 타입의 입출력 패드(I/O pad)를 구비하는 반도체 칩 패키지.

도 4는 본 발명에 따른 반도체 칩 패키지에서 듀얼 라인 타입의 입출력 패드(I/O pad)의 상세와 그의 입출력 라우팅의 예를 나타낸 도면.

Claims (3)

1. 코어 영역(core area)과;

   상기 코어 영역과의 신호 입출력을 위해 상기 코어 영역의 외곽에 배치되는 입출력 패드(I/O pad)들로 이루어지되,

   상기 입출력 패드들이 듀얼 라인으로 구비되는 것을 특징으로 하는 반도체 칩 패키지.
2. 제 1 항에 있어서, 상기 듀얼 라인은 제1 그룹의 입출력 패드들을 포함하는 인너라인(inner line)과, 제2 그룹의 입출력 패드들을 포함하는 아웃터라인(outer line)으로 구성되는 것을 특징으로 하는 반도체 칩 패키지.
3. 제 2 항에 있어서, 상기 인너라인의 입출력 패드들과 상기 아웃터라인의 입출력 패드가 서로 엇갈리게 대향하여 배치되는 것을 특징으로 하는 반도체 칩 패키지.

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