JP2011249366A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】チップ面積の増加を抑制しつつ、ウェハ状態でのスクリーニング時に電源電圧低下（ＩＲドロップ）を抑えることができる半導体装置を提供する。
【解決手段】本発明の一形態に係る半導体装置５０は、半導体チップ１００と、半導体チップ１００上面の中央部のチップ中央領域１２０に形成された複数の外部接続用パッド１０２及び複数の検査用パッド１０４と、複数の外部接続用パッド１０２上に形成されたバンプ１０５とを備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、外部接続用パッド及び検査用パッドを備える半導体装置に関する。
半導体装置（半導体集積回路）の高集積化及び高機能化が進むにつれ、半導体装置の消費電力は増加方向にある。同時にプロセスの微細化により配線抵抗及び配線長も増加方向にある。これにより、チップ外周に電極パッドを配列する構成では電源の安定供給、及び回路の安定動作を確保することが困難になってきているという問題がある。特にウェハ状態でプローブ針を用いるスクリーニング時には、更にプローブの抵抗が加わるため、その問題が顕著である。
これに対して、チップ外周に組立実装用の電極パッドを配列する構成でウェハ状態でのスクリーニング時に対する対策を施したものとしては、例えば、特許文献１に記載の技術がある。
しかし、更なる高集積化及び高機能化が進むにつれ、組立後に対しても電源の安定供給、及び回路の安定動作を確保したいという要望がおこっている。これらの要望に対し、実装形態そのものに対策を施す方法が考案されている。具体的には、チップ全面にエリアパッドを配列する事でチップ内の配線長を低減する。これにより、供給電源の電圧低下の改善を図ることができる。
一方、面実装形態の場合、バンプ接続部の組立信頼性上の課題が懸念される。これに対して、例えば特許文献２のようにパッド領域を分離するものがある。またＬＳＩチップの構成としても、例えば特許文献３のように、外周にプロービング検査パッドを配置し、外周以外の領域に面実装用のパッドをエリアアレイ状に配置したものがある。
特開平８−２２７９２１号公報 特開２００２−９０４２２号公報 特開２００４−２０７５０１号公報
しかしながら、特許文献２及び特許文献３では、パッド領域の増大によりチップ面積が増加するという問題がある。これにより、チップコストが増加してしまう。
また、特許文献３では、さらに、ウェハ状態のプローブ針を用いたスクリーニング時に対して、チップ内部への抵抗増大が発生するという問題がある。
また、半導体プロセス及び半導体装置とも開発の短ＴＡＴ（Ｔｕｒｎ−Ａｒｏｕｎｄ Ｔｉｍｅ）化の厳しいなか、半導体装置のウェハ初期段階でのスクリーニング効率向上も両者の早期完成度向上に繋がる重要なファクターの一つである。
そこで本発明は、チップ面積の増加を抑制しつつ、ウェハ状態でのスクリーニング時に電源電圧低下（ＩＲドロップ）を抑えることができる半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一形態に係る半導体装置は、半導体チップと、前記半導体チップ上面の中央部のチップ中央領域に形成された複数の外部接続用パッド及び複数の第１検査用パッドと、前記複数の外部接続用パッド上に各々形成されており、当該外部接続用パッドと当該半導体装置の外部とを接続するための外部接続用電極とを備える。
この構成によれば、本発明の一形態に係る半導体装置では、検査用パッドがチップ中央の領域に配置される。これにより、例えば、チップ外周部に配置する検査用パッドを削減できるので、本発明の一形態に係る半導体装置は、チップ面積を低減できる。また、スクリーニング時には、チップ中央に配置された検査用パッドに電源供給することにより、電源電圧低下（ＩＲドロップ）を抑えることができる。これにより、本発明の一形態に係る半導体装置は、高速な回路又は大規模な回路を実現する場合においても安定してスクリーニングが可能となる。よって、本発明の一形態に係る半導体装置は、開発の短ＴＡＴ化を実現できる。また、検査用パッドと、外部接続用パッドとを個別に設けることにより、本発明の一形態に係る半導体装置は、外部接続用電極を形成工程に対する歩留まり及び信頼性を向上できる。
また、前記複数の外部接続用パッド及び前記複数の第１検査用パッドを含む複数のパッドは行列状に配置されていてもよい。
また、前記複数の外部接続用パッドは行列状に配置されていてもよい。
また、前記複数の第１検査用パッドの各々は、互いに隣接する前記外部接続用パッドの間に配置されていてもよい。
この構成によれば、本発明の一形態に係る半導体装置では、複数の外部接続用パッドを検査用パッドの配置によらず同一ピッチで抜けなく配列できる。これにより、本発明の一形態に係る半導体装置では、封止樹脂などを安定して流入できるので製造工程の信頼性を向上できる。
また、前記第１検査用パッドの大きさは、前記外部接続用パッドの大きさより小さくてもよい。
この構成によれば、本発明の一形態に係る半導体装置では、チップレイアウトとしてパッドとパッドとの間の領域を配線領域として活用できる。よって、本発明の一形態に係る半導体装置は、チップコストを削減できる。
また、前記第１検査用パッドの平面外形は、前記外部接続用パッドの平面外形と同一であってもよい。
この構成によれば、セルレイアウト種類の増加など、パッドレイアウト設計における複雑度の増加及び工数の増加が発生しない。これにより、本発明の一形態に係る半導体装置は、設計の容易性を向上できる。
また、前記半導体装置は、さらに、前記半導体チップに形成された複数の回路を備え、前記複数の第１検査用パッドは、前記複数の回路のうち、最も消費電力の大きい回路の上に配置されていてもよい。
この構成によれば、本発明の一形態に係る半導体装置は、電源電圧降下（ＩＲドロップ）をより抑える、又は検査用パッドの数を削減できる、最も効率の良い電源供給形態を実現できる。
また、前記半導体装置は、さらに、前記半導体チップ上面の外周部に形成された複数の第２検査用パッドを備えてもよい。
この構成によれば、チップ中央領域内に形成する検査用パッドの数を少なくすることができる。これにより、例えば、パッドとパッドの間の領域を配線領域として活用できる。よって、本発明の一形態に係る半導体装置は、チップコストを削減できる。
また、本発明の一形態に係る半導体装置の製造方法は、半導体チップ上面の中央部のチップ中央領域に、複数の外部接続用パッドと、複数の第１検査用パッドとを形成するパッド形成工程と、前記複数の外部接続用パッド上の各々に、当該外部接続用パッドと当該半導体装置の外部とを接続するための外部接続用電極を形成する電極形成工程とを含む。
これによれば、本発明の一形態に係る製造方法により製造された半導体装置では、検査用パッドがチップ中央の領域に配置される。これにより、例えば、チップ外周部に配置する検査用パッドを削減できるので、本発明の一形態に係る製造方法により製造された半導体装置は、チップ面積を低減できる。また、スクリーニング時には、チップ中央に配置された検査用パッドに電源供給することにより、電源電圧低下（ＩＲドロップ）を抑えることができる。これにより、本発明の一形態に係る半導体装置の製造方法は、高速な回路又は大規模な回路を実現する場合においても安定してスクリーニングが可能となる。よって、本発明の一形態に係る半導体装置の製造方法は、開発の短ＴＡＴ化を実現できる。また、検査用パッドと、外部接続用パッドとを個別に設けることにより、本発明の一形態に係る半導体装置の製造方法は、外部接続用電極を形成工程に対する歩留まり及び信頼性を向上できる。
また、前記パッド形成工程では、前記複数の外部接続用パッド及び前記複数の第１検査用パッドを含む複数のパッドを行列状に配置してもよい。
また、前記パッド形成工程では、前記複数の外部接続用パッドを行列状に配置してもよい。
また、前記パッド形成工程では、前記複数の第１検査用パッドの各々を、互いに隣接する前記外部接続用パッドの間に配置してもよい。
これによれば、本発明の一形態に係る製造方法により製造された半導体装置では、複数の外部接続用パッドを検査用パッドの配置によらず同一ピッチで抜けなく配列できる。これにより、本発明の一形態に係る半導体装置の製造方法は、封止樹脂などを安定して流入できるので製造工程の信頼性を向上できる。
また、前記パッド形成工程では、さらに、前記半導体チップ上面の外周部に複数の第２検査用パッドを形成してもよい。
これによれば、チップ中央領域内に形成する検査用パッドの数を少なくすることができる。これにより、例えば、パッドとパッドの間の領域を配線領域として活用できる。よって、本発明の一形態に係る製造方法は、半導体装置のチップコストを削減できる。
また、前記半導体装置の製造方法は、さらに、前記パッド形成工程の後、前記第１検査用パッドを用いてスクリーニング検査を行う検査工程を含み、前記電極形成工程は、前記検査工程の後に行われてもよい。
これによれば、本発明の一形態に係る半導体装置の製造方法は、容易に信頼性の高い検査を行うことができる。
以上より、本発明は、チップ面積の増加を抑制しつつ、ウェハ状態でのスクリーニング時に電源電圧低下（ＩＲドロップ）を抑えることができる半導体装置を提供できる。
本発明の実施の形態１に係る半導体装置のパッドレイアウト図である。 本発明の比較例に係る半導体装置のパッドレイアウト図である。 本発明の実施の形態１に係る半導体装置のパッドレイアウト図である。 本発明の実施の形態１に係る検査用パッドでプローブ検査を行う状態を模式的に示す断面図である。 本発明の実施の形態１に係る半導体装置のパッドレイアウト図である。 本発明の実施の形態１に係る外部接続用パッドにバンプを形成した状態を模式的に示す断面図である。 本発明の実施の形態１の変形例に係る半導体装置のパッドレイアウト図である。 本発明の実施の形態２に係る半導体装置のパッドレイアウト図である。 本発明の実施の形態３に係る半導体装置の回路ブロック構成とパッドレイアウト構成とを模式的に示す図である。
以下、本発明の半導体装置の実施の形態について図面を参照しながら説明する。
（実施の形態１）
本発明の実施の形態１に係る半導体装置は、チップ中央領域に配置された複数の外部接続用パッドと、複数の検査用パッドとを備える。これにより、本発明の実施の形態１に係る半導体装置は、チップ面積の増加を抑制しつつ、ウェハ状態でのスクリーニング時に電源電圧低下を抑えることができる。
図１は、本発明の実施の形態１に係る半導体装置５０のパッド構成を示すレイアウト図である。
図１に示す半導体装置５０は、例えば、エリアアレイなどの面実装のパッケージ形態に用いられる半導体集積回路である。この半導体装置５０は、半導体チップ１００と、外部接続用パッド１０２と、検査用パッド１０４と、保護膜１０７とを備える。
半導体チップ１００の上面の中央部にはチップ中央領域１２０が存在する。
チップ中央領域１２０には、複数の電極パッドがエリアアレイ状（行列状）に配列されている。この複数の電極パッドの各々は、外部接続用パッド１０２及び検査用パッド１０４のいずれかである。
ここで、外部接続用パッド１０２は、組立実装に使用されるパッドである。また、検査用パッド１０４は、拡散プロセスが完了したベアウェハ状態でのプローブ検査に使用されるパッドである。
図２は、比較のための図であり、チップ中央領域１２０において、外部接続用パッド１０２のみがエリアアレイ状に配列されている半導体装置６０のパッド構成を示すレイアウト図である。
本発明の実施の形態１に係る半導体装置５０では、図２に示す半導体装置６０においてエリアアレイ状に配列されていた外部接続用パッド１０２のうちいくつかを選択的に検査用パッド１０４に置き換えている。
保護膜１０７は、半導体チップ１００の上面に形成される。また、保護膜１０７には、複数の電極パッドの各々の上に開口が形成されている。
ここで、検査用パッド１０４をチップ中央領域１２０にのみ配置すれば、半導体チップ１００の外周領域を削減することが可能になる。これにより、本発明の実施の形態１に係る半導体装置５０は、チップ面積を削減できるので、チップコストを削減できる。
これに対し、図３に示す半導体装置５１のように、チップ中央領域１２０の外周部（半導体チップ１００の外周部）に複数の検査用パッド１０１を配置してもよい。この検査用パッド１０１は、検査用パッド１０４と同様に、拡散プロセスが完了したベアウェハ状態でのプローブ検査に使用されるパッドである。
このようにすることで、チップ中央領域１２０に形成する検査用パッド１０４の数を減少させることが可能になる。ただし、半導体装置５１では、チップ中央領域１２０の外周部に検査用パッド１０４を形成するため、チップサイズの拡大につながる恐れがある。すなわち、ベアウェハ状態でのスクリーニング効率とチップサイズ拡大によるチップコストとのトレードオフになる。
また、図３に示すように、外部接続用パッド１０２の形状は、例えば、パッド上へのバンプ形成に適した八角形形状をしている。なお、図面では簡略化のため、パッドから内部回路などへの配線は省略している。
図４は、図３に示すＡ−Ａ面における断面図である。図４に示すように、拡散プロセスの完了した半導体装置５１は、ベアウェハ状態において、検査用パッド１０１及び１０４にプローブ針１０６が立てられることにより、プローブ検査が実施される。
また、各電極パッドすなわち、外部接続用パッド１０２、検査用パッド１０１及び１０４の開口部を除いて、半導体チップ１００の表面は保護膜１０７に覆われている。
また、プローブ針１０６から検査用パッド１０１を介して半導体装置５１に電源電圧及びテスト信号が供給され、同時に検査用パッド１０４に対しても電源電圧が供給される。
通常、プローブ検査時には、半導体装置５１の回路速度及び動作規模により電源ノイズ及び電源電圧降下（ＩＲドロップ）が発生する。ＩＲドロップは、電源電圧の供給元から配線抵抗を介した遠い箇所の方が顕著となる。しかしながら本発明では、チップ中央領域１２０に配置された検査用パッド１０４からも電源電圧が供給されるため、回路動作の安定化が図れる。これにより、回路が高速動作する場合、又は回路規模が増大した場合でも電源電圧を安定させてスクリーニングを実施することができる。
また、図５は、プローブ検査を実施した後の、半導体装置５１の構成を示す図である。図５に示すように、半導体装置５１は、さらに、外部接続用パッド１０２と半導体装置５１の外部とを接続するための外部接続用電極であるバンプ１０５を備える。この、バンプ１０５は、外部接続用パッド１０２の上に形成されている。
また、図６は、図５に示すＢ−Ｂ面の断面図である。なお、各パッドの開口部を除いて、半導体チップ１００の表面が保護膜１０７に覆われているのは図４と同様である。
また、図５において外部接続用パッド１０２の上にはバンプ１０５が形成されているが、検査用パッド１０１及び検査用パッド１０４の上にはバンプ１０５は形成されていない。また、プローブ検査は、検査用パッド１０１及び１０４に対して行うので、プローブ針１０６による押圧等のダメージは外部接続用パッド１０２にはかからない。すなわち、本発明の実施の形態１に係る半導体装置５１は、バンプ形成工程に対する歩留まり及び信頼性を向上できる。
以上のように、本発明の実施の形態１に係る半導体装置５１は、チップ中央領域１２０に配置された複数の外部接続用パッド１０２と複数の検査用パッド１０４とを備える。
これにより、本発明の実施の形態１に係る半導体装置５１は、チップ外周部に配置する検査用パッド１０１の数を減らすことができるので、チップ面積を削減できる。
また、チップ中央領域１２０に検査用パッド１０４が形成されることにより、プローブ検査時において、当該検査用パッド１０４からも電源電圧を供給することができる。これにより、半導体装置５１は、プローブ検査時の電源電圧低下（ＩＲドロップ）を抑えることができる。よって、半導体装置５１は、高速な回路又は大規模な回路に対しても安定してスクリーニングを行える。
また、拡散プロセス開発、及び半導体装置の同時並行開発の場合ベアウェハ状態でのスクリーニング結果が早期開発へのフィードバックとなり更に開発の短ＴＡＴに繋がる。
また、外部接続用パッド１０２と、検査用パッド１０１及び１０４とを個別に設けることにより、バンプ１０５の形成工程に対する歩留まり及び信頼性を向上できる。つまり、半導体装置５１の歩留まり及び信頼性を向上できる。
また、半導体装置５１において、検査用パッド１０４をプローブ検査に必要最小限のパッドサイズに縮小してもよい。このように、検査用パッド１０４を、外部接続用パッド１０２よりも小さいパッドサイズとすることで、チップレイアウトとしてもパッドとパッドとの間の領域を配線領域として活用できる。これにより、チップコストを削減できる。
また、図７に示す半導体装置５２のように、検査用パッド１０４Ａを外部接続用パッド１０２と同一の構造としてもよい。ここで、外部接続用パッド１０２の形状は、例えば、パッド上へのバンプ１０５の形成に適した八角形形状をしている。検査用パッド１０４Ａも、外部接続用パッド１０２と同様の平面外形を有し、八角形形状となっている。
この場合、拡散プロセスの完了した半導体装置におけるパッドレイアウト図は図２に示した半導体装置６０のパッドレイアウト図と同様である。よって、図７に示す半導体装置５２を用いることで、セルレイアウト種類が増加することなどによる、パッドレイアウト設計における複雑度の増加及び工数の増加は発生しない。これにより、半導体装置５２は、パッドレイアウト設計の容易性を向上できる。
また、外部接続用パッド１０２にはバンプ１０５が形成され、検査用パッド１０１及び検査用パッド１０４Ａにはバンプ１０５は形成されていない。
よって、外部接続用パッド１０２と検査用パッド１０４Ａとは同一パッド構造であるが、プローブ針１０６による電極パッドへの圧痕などのダメージは外部接続用パッド１０２には与えていない。よって、上述した半導体装置５１と同様に、半導体装置５２は、バンプ１０５の形成工程に対する歩留まり及び信頼性を向上できる。
以下、本発明の実施の形態１に係る半導体装置５１の製造方法を説明する。
まず、複数の回路を含む半導体チップ１００を形成する。次に、当該半導体チップ１００の上面に外部接続用パッド１０２、検査用パッド１０１及び１０４を形成する。次に、外部接続用パッド１０２、検査用パッド１０１及び１０４が形成された半導体チップ１００の上面に、当該外部接続用パッド１０２、検査用パッド１０１及び１０４上に開口を有する保護膜１０７を形成する。以上の工程により、図３に示す構造が形成される。
次に、上述した検査用パッド１０１及び１０４を用いたスクリーニング検査を行う。
次に、外部接続用パッド１０２の上にバンプ１０５を形成する。以上の工程により図５に示す構造が形成される。
（実施の形態２）
図８は、本発明の実施の形態２に係る半導体装置５３のパッドレイアウト図である。
図８に示す半導体装置５３では、実施の形態１に係る半導体装置５１と同様に半導体チップ１００のチップ中央領域１２０に電極パッドがエリアアレイ状に配列されている。ただし、実施の形態１に係る半導体装置５１では、外部接続用パッド１０２と検査用パッド１０４とからなる電極パッドがエリアアレイ状に配置されているが、実施の形態２に係る半導体装置５３では、外部接続用パッド１０２Ｂのみがエリアアレイ状に配列され、検査用パッド１０４Ｂはエリアアレイ状に配列された外部接続用パッド１０２Ｂの隙間に埋め込むように配置されている。
なお、検査用パッド１０１及び１０４Ｂに対してプローブ針１０６を立てプローブ検査を実施し、その後、外部接続用パッド１０２Ｂにバンプ１０５を形成するのは実施の形態１と同様である。
また、半導体装置５３では、外部接続用パッド１０２Ｂは、チップ外周部を除く領域に歯抜けなく等ピッチで規則的に配列されている。これにより、バンプ１０５の形成工程後の樹脂封止工程において、樹脂の流れを安定化しやすくできる。よって、半導体装置５３は、封止工程に対する歩留まり及び信頼性を向上できる。
以上のように本発明の実施の形態２に係る半導体装置５３では、エリアアレイ状に配列された外部接続用パッド１０２Ｂは、検査用パッド１０４Ｂの配置によらず同一ピッチで抜けなく配列される。また、検査用パッド１０４Ｂは、外部接続用パッド１０２Ｂの隙間に配置される。これにより、半導体装置５３は、封止樹脂などの安定流入が図れるため製造工程の信頼性を向上できる。
（実施の形態３）
図９は本発明の実施の形態３に係る半導体装置５４のパッドレイアウト図である。なお、パッドレイアウト構成については実施の形態１と同様である。
図９に示す半導体装置５４は、さらに、半導体チップ１００に形成された複数の回路ブロック１１１〜１１７を備える。
また、検査用パッド１０４は、回路ブロック１１１〜１１７のうち、最も消費電力の大きい回路ブロック１１４の上に配置されている。
例えば、回路ブロック１１４は、超高速プロセッサであり、他の回路ブロックに比べて高速動作し、消費電力も高い。
なお、検査用パッド１０１及び１０４に対してプローブ針１０６を立てプローブ検査を実施し、その後、外部接続用パッド１０２にバンプ１０５を形成するのは実施の形態１と同様である。
このように、プローブ検査時、検査用パッド１０４からも電源電圧を供給するため、回路動作の安定化が図れる。特に高速動作する回路ブロック１１４に対して当該回路ブロック１１４の直上から電源電圧を供給できる。
以上のように、本発明の実施の形態３に係る半導体装置５４は、検査用パッド１０４を半導体装置５４内において高速動作する回路、又は消費電力の大きな回路の直上に配置することで、電源電圧降下（ＩＲドロップ）の発生をより抑えるか、又は検査用パッド１０４の数を削減できる、最も効率の良い電源供給形態を実現できる。
以上、本発明の実施の形態に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
また、図１等に示す電極パッドの個数は一例であり、上記以外の個数であってもよい。また、検査用パッド１０４、１０４Ａ及び１０４Ｂの配置パターンは、一例であり、上記以外の配置パターンであってもよい。
また、外部接続用パッド１０２、１０２Ｂ、検査用パッド１０１、１０４、１０４Ａ及び１０４Ｂの平面外形は一例であり、上記以外の平面外形であってもよい。
また、上記実施の形態１〜３に係る、半導体装置、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
本発明は、半導体装置に適用でき、特に、エリアアレイなど面実装のパッケージ形態を有する半導体装置に有効である。
５０、５１、５２、５３、５４、６０ 半導体装置
１００ 半導体チップ
１０１、１０４、１０４Ａ、１０４Ｂ 検査用パッド
１０２、１０２Ｂ 外部接続用パッド
１０５ バンプ
１０６ プローブ針
１０７ 保護膜
１１１、１１２、１１３、１１４、１１５、１１６、１１７ 回路ブロック
１２０ チップ中央領域

Claims (14)

  1. 半導体チップと、
    前記半導体チップ上面の中央部のチップ中央領域に形成された複数の外部接続用パッド及び複数の第１検査用パッドと、
    前記複数の外部接続用パッド上に各々形成されており、当該外部接続用パッドと当該半導体装置の外部とを接続するための外部接続用電極とを備える
    半導体装置。
  2. 前記複数の外部接続用パッド及び前記複数の第１検査用パッドを含む複数のパッドは行列状に配置されている
    請求項１記載の半導体装置。
  3. 前記複数の外部接続用パッドは行列状に配置されている
    請求項１記載の半導体装置。
  4. 前記複数の第１検査用パッドの各々は、互いに隣接する前記外部接続用パッドの間に配置されている
    請求項３記載の半導体装置。
  5. 前記第１検査用パッドの大きさは、前記外部接続用パッドの大きさより小さい
    請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記第１検査用パッドの平面外形は、前記外部接続用パッドの平面外形と同一である
    請求項１〜４のいずれか１項に記載の半導体装置。
  7. 前記半導体装置は、さらに、前記半導体チップに形成された複数の回路を備え、
    前記複数の第１検査用パッドは、前記複数の回路のうち、最も消費電力の大きい回路の上に配置されている
    請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記半導体装置は、さらに、
    前記半導体チップ上面の外周部に形成された複数の第２検査用パッドを備える
    請求項１〜７のいずれか１項に記載の半導体装置。
  9. 半導体チップ上面の中央部のチップ中央領域に、複数の外部接続用パッドと、複数の第１検査用パッドとを形成するパッド形成工程と、
    前記複数の外部接続用パッド上の各々に、当該外部接続用パッドと当該半導体装置の外部とを接続するための外部接続用電極を形成する電極形成工程とを含む
    半導体装置の製造方法。
  10. 前記パッド形成工程では、前記複数の外部接続用パッド及び前記複数の第１検査用パッドを含む複数のパッドを行列状に配置する
    請求項９記載の半導体装置の製造方法。
  11. 前記パッド形成工程では、前記複数の外部接続用パッドを行列状に配置する
    請求項９記載の半導体装置の製造方法。
  12. 前記パッド形成工程では、前記複数の第１検査用パッドの各々を、互いに隣接する前記外部接続用パッドの間に配置する
    請求項１１記載の半導体装置の製造方法。
  13. 前記パッド形成工程では、さらに、前記半導体チップ上面の外周部に複数の第２検査用パッドを形成する
    請求項９〜１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記半導体装置の製造方法は、さらに、
    前記パッド形成工程の後、前記第１検査用パッドを用いてスクリーニング検査を行う検査工程を含み、
    前記電極形成工程は、前記検査工程の後に行われる
    請求項９〜１３のいずれか１項に記載の半導体装置の製造方法。
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