JP3522426B2 - プローブ試験用の電源パッドを有する半導体チップ及び半導体ウエハ - Google Patents
プローブ試験用の電源パッドを有する半導体チップ及び半導体ウエハInfo
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Description
【0001】
【発明の属する技術分野】本発明は、プローブ試験用の
電源パッドを有する半導体チップ及び半導体ウエハに関
する。
電源パッドを有する半導体チップ及び半導体ウエハに関
する。
【0002】
【従来の技術】図1は、半導体チップに対する一般的な
動作試験(デバイス試験ともいう)の流れを示すフロー
チャートである。
動作試験(デバイス試験ともいう)の流れを示すフロー
チャートである。
【0003】通常の半導体チップの試験では、まずウエ
ハ状態の半導体チップサンプル10に対する動作試験2
0(ここでは、「ウエハテスト」と称する)を行って、
その結果に基づいて第1段階の判定ステップ30を行
う。ここで、規定の機能を発揮しないと判定されたサン
プルは、不良品80と判断され、その後に行われるテス
トの対象外とされる。
ハ状態の半導体チップサンプル10に対する動作試験2
0(ここでは、「ウエハテスト」と称する)を行って、
その結果に基づいて第1段階の判定ステップ30を行
う。ここで、規定の機能を発揮しないと判定されたサン
プルは、不良品80と判断され、その後に行われるテス
トの対象外とされる。
【0004】次に、ウエハテスト20に基づく判定ステ
ップ30をパスしたサンプルをパッケージに実装するパ
ッケージング工程40を行った後に、パッケージ状態の
サンプルに対する動作試験50(ここでは、「パッケー
ジテスト」と称する)を行う。そして、その結果に基づ
いて第2段階の判定ステップ60を行い、最終的な良品
サンプル70の選別を行う。
ップ30をパスしたサンプルをパッケージに実装するパ
ッケージング工程40を行った後に、パッケージ状態の
サンプルに対する動作試験50(ここでは、「パッケー
ジテスト」と称する)を行う。そして、その結果に基づ
いて第2段階の判定ステップ60を行い、最終的な良品
サンプル70の選別を行う。
【0005】上記のようなウエハテスト20では、一般
に、針状のプローブ(以下、単に「プローブ」と称す
る)を半導体チップの上のパッドに接触させて、テスト
信号の印加や電源からの電力の供給を行う。そして、印
加されたテスト信号に対する回路の動作を測定して、そ
の機能が正常かどうかを判定する。以下では、このよう
なプローブを使用して行われる動作試験を、「プローブ
試験」と称する。
に、針状のプローブ(以下、単に「プローブ」と称す
る)を半導体チップの上のパッドに接触させて、テスト
信号の印加や電源からの電力の供給を行う。そして、印
加されたテスト信号に対する回路の動作を測定して、そ
の機能が正常かどうかを判定する。以下では、このよう
なプローブを使用して行われる動作試験を、「プローブ
試験」と称する。
【0006】
【発明が解決しようとする課題】ところで、近年の半導
体チップの製造プロセスの微細化に伴って、従来よりも
高速で動作し且つ高機能を有していて、従来よりも多数
の信号ピンを備えた、サブミクロンで大規模な高速多ピ
ンチップの製造が可能になってきている。
体チップの製造プロセスの微細化に伴って、従来よりも
高速で動作し且つ高機能を有していて、従来よりも多数
の信号ピンを備えた、サブミクロンで大規模な高速多ピ
ンチップの製造が可能になってきている。
【0007】そのような高速多ピンチップの動作では、
多くの信号ピンが高速に且つ同時に変化するので、動作
時に流れる電流のピーク値が大きくなる。大きなピーク
電流は信号線や電源のノイズとなり、プローブ試験の測
定結果に悪影響を及ぼす。
多くの信号ピンが高速に且つ同時に変化するので、動作
時に流れる電流のピーク値が大きくなる。大きなピーク
電流は信号線や電源のノイズとなり、プローブ試験の測
定結果に悪影響を及ぼす。
【0008】一方、半導体チップのサイズが大きくなる
と、必然的に、プローブ試験時に必要となる配線の長さ
が長くなる。しかし、そのような配線長の増加、特に電
源配線長の増加は、配線のインピーダンス、すなわち配
線の抵抗成分Rや自己インダクタンス成分Lを増加させ
る。このうち、抵抗成分Rの増加は、望ましくないジュ
ール熱の発生と電源電圧の降下とをもたらす。一方、配
線の自己インダクタンス成分Lの増加は、以下の理由か
ら回路の高速動作を困難にして、プローブ試験に要する
時間の短縮を妨げる結果になる。
と、必然的に、プローブ試験時に必要となる配線の長さ
が長くなる。しかし、そのような配線長の増加、特に電
源配線長の増加は、配線のインピーダンス、すなわち配
線の抵抗成分Rや自己インダクタンス成分Lを増加させ
る。このうち、抵抗成分Rの増加は、望ましくないジュ
ール熱の発生と電源電圧の降下とをもたらす。一方、配
線の自己インダクタンス成分Lの増加は、以下の理由か
ら回路の高速動作を困難にして、プローブ試験に要する
時間の短縮を妨げる結果になる。
【0009】すなわち、多数の出力信号ピンが同時にH
レベル出力からLレベル出力に或いはLレベル出力から
Hレベル出力に遷移すると、その遷移の瞬間に半導体チ
ップの接地線に大きな電流が流入して、接地線の電位が
上昇する。この瞬時の電流変化(di/dt)と配線の
自己インダクタンス成分Lとによって、配線には−L・
(di/dt)として決定される誘導電圧成分が発生し
て、電圧レベルが振動する。この現象は、グラウンドバ
ウンス現象として知られている。
レベル出力からLレベル出力に或いはLレベル出力から
Hレベル出力に遷移すると、その遷移の瞬間に半導体チ
ップの接地線に大きな電流が流入して、接地線の電位が
上昇する。この瞬時の電流変化(di/dt)と配線の
自己インダクタンス成分Lとによって、配線には−L・
(di/dt)として決定される誘導電圧成分が発生し
て、電圧レベルが振動する。この現象は、グラウンドバ
ウンス現象として知られている。
【0010】図12(a)の構成の回路におけるグラウ
ンドバウンス現象による電圧振動の一例を、図12
(b)の波形図に示す。出力信号ピンの電位がHレベル
(3V)からLレベル(0V)に、或いはLレベル(0
V)からHレベル(3V)に遷移すると、上記で説明し
たグラウンドバウンス現象によって、出力電圧波形Vo
に振動波形が現れる。このとき、入力ピンでは、入力し
きい値が変動する。さらに、一定レベルの入力電位が与
えられて一定レベルの電位を出力している出力ピンで
は、その出力電圧に変動が観察される。
ンドバウンス現象による電圧振動の一例を、図12
(b)の波形図に示す。出力信号ピンの電位がHレベル
(3V)からLレベル(0V)に、或いはLレベル(0
V)からHレベル(3V)に遷移すると、上記で説明し
たグラウンドバウンス現象によって、出力電圧波形Vo
に振動波形が現れる。このとき、入力ピンでは、入力し
きい値が変動する。さらに、一定レベルの入力電位が与
えられて一定レベルの電位を出力している出力ピンで
は、その出力電圧に変動が観察される。
【0011】例えば、図12(c)は、Hレベル(例え
ば、3V)の入力電圧Viに対応して一定のLレベル
(例えば、0V)を出力している出力ピンで観察される
電圧変動である。一方、図12(d)は、Lレベル(0
V)の入力電圧Viに対応して一定のHレベル(3V)
を出力している出力ピンで観察される電圧変動である。
このような出力電位の変動は、リンギングとして観測さ
れる。
ば、3V)の入力電圧Viに対応して一定のLレベル
(例えば、0V)を出力している出力ピンで観察される
電圧変動である。一方、図12(d)は、Lレベル(0
V)の入力電圧Viに対応して一定のHレベル(3V)
を出力している出力ピンで観察される電圧変動である。
このような出力電位の変動は、リンギングとして観測さ
れる。
【0012】グラウンドバウンス現象が発生している期
間の半導体チップ上の回路からの論理値出力は、その電
位レベルがグラウンドバウンス現象による振動電圧成分
を含んでいるという意味で、誤差を含む出力値である。
従って、グラウンドバウンス現象がおさまって出力信号
の電位レベルが正常値に戻るまで、出力される論理値の
サンプリングを待つ必要がある。このため、半導体チッ
プの高速動作が妨げられる。
間の半導体チップ上の回路からの論理値出力は、その電
位レベルがグラウンドバウンス現象による振動電圧成分
を含んでいるという意味で、誤差を含む出力値である。
従って、グラウンドバウンス現象がおさまって出力信号
の電位レベルが正常値に戻るまで、出力される論理値の
サンプリングを待つ必要がある。このため、半導体チッ
プの高速動作が妨げられる。
【0013】半導体チップのプローブ試験で使用される
プローブは、例えばタングステンなどの金属製の針状の
プローブである。しかし、従来のタングステン製プロー
ブを用いてウエハテスト20を行う場合、試験のために
接続される配線の長さがパッケージテスト50の場合に
比べて長くなる。そのため、配線インピーダンスが大き
くなって前述のグラウンドバウンス現象などの影響が大
きく現れるので、その影響を避けるために、パッケージ
テスト50に比べてウエハテスト20では、試験周波数
を十分に落とす必要があり、試験の効率化の点で問題が
ある。言い変えれば、従来の技術では、ウエハテスト2
0において、半導体チップの最高動作周波数における試
験を行うことは困難である。
プローブは、例えばタングステンなどの金属製の針状の
プローブである。しかし、従来のタングステン製プロー
ブを用いてウエハテスト20を行う場合、試験のために
接続される配線の長さがパッケージテスト50の場合に
比べて長くなる。そのため、配線インピーダンスが大き
くなって前述のグラウンドバウンス現象などの影響が大
きく現れるので、その影響を避けるために、パッケージ
テスト50に比べてウエハテスト20では、試験周波数
を十分に落とす必要があり、試験の効率化の点で問題が
ある。言い変えれば、従来の技術では、ウエハテスト2
0において、半導体チップの最高動作周波数における試
験を行うことは困難である。
【0014】この問題を解決するために、試験に使用す
るプローブのインピーダンスを十分に低減させることに
よって、ウエハテスト20における配線インピーダンス
を、パッケージテスト50における配線インピーダンス
程度にまで低減させることが試みられている。
るプローブのインピーダンスを十分に低減させることに
よって、ウエハテスト20における配線インピーダンス
を、パッケージテスト50における配線インピーダンス
程度にまで低減させることが試みられている。
【0015】最も単純な解決策は、プローブの断面積を
大きくするなど形状を工夫して、抵抗成分及びインダク
タンス成分を下げることである。しかし、そのように大
きな断面積を有するプローブは、半導体チップに形成さ
れる回路が高密度化して狭い範囲内に多くのパッドが密
集して形成される場合に、不利である。したがって、こ
の解決策は、実用上の観点からはあまり有効とは言えな
い。
大きくするなど形状を工夫して、抵抗成分及びインダク
タンス成分を下げることである。しかし、そのように大
きな断面積を有するプローブは、半導体チップに形成さ
れる回路が高密度化して狭い範囲内に多くのパッドが密
集して形成される場合に、不利である。したがって、こ
の解決策は、実用上の観点からはあまり有効とは言えな
い。
【0016】他の解決策としては、従来の針状の金属製
プローブに代わって、メンブレンプローブカードを使用
することが挙げられる。メンブレンプローブカードで
は、ポリイミド、ガラスエポキシなどの材料からなる薄
い絶縁性基材の上に、銅、ニッケル、金などの材料から
なる配線パターンを形成し、さらにその先端部に銅、
金、半田などのバンプを形成して、プローブとして使用
する。しかし、メンブレンプローブカードは、従来の針
状のタングステンプローブに比べて製造に要するコスト
が高く、十分な実用性を備えているとはいい難い。
プローブに代わって、メンブレンプローブカードを使用
することが挙げられる。メンブレンプローブカードで
は、ポリイミド、ガラスエポキシなどの材料からなる薄
い絶縁性基材の上に、銅、ニッケル、金などの材料から
なる配線パターンを形成し、さらにその先端部に銅、
金、半田などのバンプを形成して、プローブとして使用
する。しかし、メンブレンプローブカードは、従来の針
状のタングステンプローブに比べて製造に要するコスト
が高く、十分な実用性を備えているとはいい難い。
【0017】以上のような点から、従来技術では、半導
体チップの動作試験に関して、試験周波数を高くして、
例えば所定の最高動作周波数での半導体チップの動作が
正常であるかどうかを確認することは、ウエハテスト2
0では行うことができず、パッケージング工程40を経
てパッケージに実装された後のパッケージテスト50で
行われている。所定の最高動作周波数で所定の機能を発
揮しない半導体チップは、最終的には不良サンプルとし
て選別されるが、上記のようにウエハテストでその選別
のための試験を行うことが困難であるので、最終的には
不良サンプルとなるべき動作速度的に不良の半導体チッ
プも、パッケージ実装されることがある。これより、動
作試験の効率の低下、さらには半導体チップの全体的な
製造コストの上昇を招いている。
体チップの動作試験に関して、試験周波数を高くして、
例えば所定の最高動作周波数での半導体チップの動作が
正常であるかどうかを確認することは、ウエハテスト2
0では行うことができず、パッケージング工程40を経
てパッケージに実装された後のパッケージテスト50で
行われている。所定の最高動作周波数で所定の機能を発
揮しない半導体チップは、最終的には不良サンプルとし
て選別されるが、上記のようにウエハテストでその選別
のための試験を行うことが困難であるので、最終的には
不良サンプルとなるべき動作速度的に不良の半導体チッ
プも、パッケージ実装されることがある。これより、動
作試験の効率の低下、さらには半導体チップの全体的な
製造コストの上昇を招いている。
【0018】さらに、近年では、半導体チップを含む各
種の電気電子機器に対する小型化の要求に応じて、1つ
の半導体チップを単体で1つのパッケージに実装する従
来の例とは異なった使用例が増えている。その一つは、
半導体ウエハから切り出したままのベアチップを、パッ
ケージに実装せずにそのまま電子電気機器の中のプリン
ト基板に実装する例である。或いは、配線パターンが形
成された基板(wiringsubstrate)を用いて複数の半導
体チップ(ベアチップ)を1つのパッケージに実装した
マルチチップモジュール(MCM)の採用例も増えてい
る。
種の電気電子機器に対する小型化の要求に応じて、1つ
の半導体チップを単体で1つのパッケージに実装する従
来の例とは異なった使用例が増えている。その一つは、
半導体ウエハから切り出したままのベアチップを、パッ
ケージに実装せずにそのまま電子電気機器の中のプリン
ト基板に実装する例である。或いは、配線パターンが形
成された基板(wiringsubstrate)を用いて複数の半導
体チップ(ベアチップ)を1つのパッケージに実装した
マルチチップモジュール(MCM)の採用例も増えてい
る。
【0019】このような状況では、半導体メーカは、供
給する半導体チップの性能を補償するために、ベアチッ
プに対して最高動作周波数での動作試験(「at speed t
est」とも称する)を行って、良品と不良品との選別を
行う必要が生じている。MCMでは、1つのパッケージ
に組込まれる複数のベアチップのうちの一つが不良であ
ると、そのMCM自体が正常に機能しない不良サンプル
になってしまい、結果的に製造の分留まりが低下する。
従って、ベアチップをそのまま使用する場合のみならず
MCMの場合でも、ウエハ状態の半導体チップ或いはベ
アチップに対して、高周波数でのプローブ試験を効率的
に低コストで行う必要がある。
給する半導体チップの性能を補償するために、ベアチッ
プに対して最高動作周波数での動作試験(「at speed t
est」とも称する)を行って、良品と不良品との選別を
行う必要が生じている。MCMでは、1つのパッケージ
に組込まれる複数のベアチップのうちの一つが不良であ
ると、そのMCM自体が正常に機能しない不良サンプル
になってしまい、結果的に製造の分留まりが低下する。
従って、ベアチップをそのまま使用する場合のみならず
MCMの場合でも、ウエハ状態の半導体チップ或いはベ
アチップに対して、高周波数でのプローブ試験を効率的
に低コストで行う必要がある。
【0020】本発明は、上記課題に鑑みてなされたもの
であり、その目的は、ウエハ状態の半導体チップに対す
るプローブを用いた動作試験、すなわちプローブ試験に
おいて、電源ノイズの影響を抑制するとともに、最高動
作周波数での試験(「at speed test」)を効率的且つ
低コストで実現できる、プローブ試験用電源パッドを有
する半導体チップ、及びそのような半導体チップを含む
半導体ウエハを提供することである。
であり、その目的は、ウエハ状態の半導体チップに対す
るプローブを用いた動作試験、すなわちプローブ試験に
おいて、電源ノイズの影響を抑制するとともに、最高動
作周波数での試験(「at speed test」)を効率的且つ
低コストで実現できる、プローブ試験用電源パッドを有
する半導体チップ、及びそのような半導体チップを含む
半導体ウエハを提供することである。
【0021】
【課題を解決するための手段】本発明の半導体チップ
は、所定の機能を発揮する内部回路を有する半導体チッ
プであって、該内部回路に信号を入出力するために使用
される信号パッドと、実装時及びプローブを使用した動
作試験時の両方において、該内部回路に電力を供給する
ために使用される第1の電源パッドと、該プローブを使
用した動作試験時にのみ該内部回路に電力を供給するた
めに使用される第2の電源パッドとを備え、前記第2の
電源パッドは前記第1の電源パッドに電気的に接続され
ていて、前記プローブを使用した動作試験時に、該第1
電源パッドおよび該第2の電源パッドによって、前記内
部回路に電源が並列に接続されることを特徴としてお
り、そのことによって上記目的が達成される。
は、所定の機能を発揮する内部回路を有する半導体チッ
プであって、該内部回路に信号を入出力するために使用
される信号パッドと、実装時及びプローブを使用した動
作試験時の両方において、該内部回路に電力を供給する
ために使用される第1の電源パッドと、該プローブを使
用した動作試験時にのみ該内部回路に電力を供給するた
めに使用される第2の電源パッドとを備え、前記第2の
電源パッドは前記第1の電源パッドに電気的に接続され
ていて、前記プローブを使用した動作試験時に、該第1
電源パッドおよび該第2の電源パッドによって、前記内
部回路に電源が並列に接続されることを特徴としてお
り、そのことによって上記目的が達成される。
【0022】
【0023】前記半導体チップは、典型的には、前記内
部回路が設けられている内部回路領域と前記信号パッド
及び前記第1の電源パッドが設けられているパッド領域
とを有しており、好ましくは、前記第2の電源パッドの
少なくとも一つは該パッド領域に設けられている。或い
は、前記半導体チップは、典型的には、前記内部回路が
設けられている内部回路領域と前記信号パッド及び前記
第1の電源パッドが設けられているパッド領域とを有し
ており、好ましくは、前記第2の電源パッドの少なくと
も一つは前記内部回路領域に設けられている。
部回路が設けられている内部回路領域と前記信号パッド
及び前記第1の電源パッドが設けられているパッド領域
とを有しており、好ましくは、前記第2の電源パッドの
少なくとも一つは該パッド領域に設けられている。或い
は、前記半導体チップは、典型的には、前記内部回路が
設けられている内部回路領域と前記信号パッド及び前記
第1の電源パッドが設けられているパッド領域とを有し
ており、好ましくは、前記第2の電源パッドの少なくと
も一つは前記内部回路領域に設けられている。
【0024】好ましくは、上記半導体チップはパッケー
ジングされて実装されている。また、本発明によれば、
上記の半導体チップがベアチップとして実装されている
プリント基板、或いは、上記半導体チップが複数個実装
されて形成されているマルチチップモジュールが提供さ
れる。
ジングされて実装されている。また、本発明によれば、
上記の半導体チップがベアチップとして実装されている
プリント基板、或いは、上記半導体チップが複数個実装
されて形成されているマルチチップモジュールが提供さ
れる。
【0025】本発明の半導体ウエハは、それぞれに所定
の機能を発揮する内部回路を有する半導体チップが形成
される複数のチップ領域と、該複数のチップ領域を区分
する際のダイシングのために使用されるスクライブライ
ン領域と、を備える半導体ウエハであって、該複数のチ
ップ領域のそれぞれに設けられる該半導体チップは、該
内部回路に信号を入出力するために使用される信号パッ
ドと、実装時及びプローブを使用した動作試験時の両方
において、該内部回路に電力を供給するために使用され
る第1の電源パッドと、該スクライブライン領域に形成
されていて、該プローブを使用した動作試験時にのみ該
内部回路に電力を供給するために使用される少なくとも
1つの第2の電源パッドとを備えており、該第2の電源
パッドは前記第1の電源パッドに電気的に接続されてお
り、前記プローブを使用した動作試験時に、該第1の電
源パッドおよび該第2の電源パッドによって前記内部回
路に電源が並列に接続されており、そのことによって上
記目的が達成される。
の機能を発揮する内部回路を有する半導体チップが形成
される複数のチップ領域と、該複数のチップ領域を区分
する際のダイシングのために使用されるスクライブライ
ン領域と、を備える半導体ウエハであって、該複数のチ
ップ領域のそれぞれに設けられる該半導体チップは、該
内部回路に信号を入出力するために使用される信号パッ
ドと、実装時及びプローブを使用した動作試験時の両方
において、該内部回路に電力を供給するために使用され
る第1の電源パッドと、該スクライブライン領域に形成
されていて、該プローブを使用した動作試験時にのみ該
内部回路に電力を供給するために使用される少なくとも
1つの第2の電源パッドとを備えており、該第2の電源
パッドは前記第1の電源パッドに電気的に接続されてお
り、前記プローブを使用した動作試験時に、該第1の電
源パッドおよび該第2の電源パッドによって前記内部回
路に電源が並列に接続されており、そのことによって上
記目的が達成される。
【0026】ある実施形態では、前記スクライブライン
領域において、前記第2の電源パッドが一列に配列され
ている。或いは、前記スクライブライン領域において、
前記第2の電源パッドが複数の列に配列されている。ま
たは、前記スクライブライン領域において、前記第2の
電源パッドが千鳥状に配列されている。
領域において、前記第2の電源パッドが一列に配列され
ている。或いは、前記スクライブライン領域において、
前記第2の電源パッドが複数の列に配列されている。ま
たは、前記スクライブライン領域において、前記第2の
電源パッドが千鳥状に配列されている。
【0027】他の実施形態では、前記第2の電源パッド
が、さらに前記チップ領域の中にも設けられている。
が、さらに前記チップ領域の中にも設けられている。
【0028】
【0029】本発明の他の局面によれば、半導体チップ
の動作状態をチェックする試験方法が提供される。該半
導体チップは、所定の機能を発揮する内部回路と、該内
部回路に信号を入出力するために使用される信号パッド
と、実装時及びプローブを使用した動作試験時の両方に
おいて該内部回路に電力を供給するために使用される第
1の電源パッドと、を備えており、該方法は、半導体ウ
エハの上に該半導体チップのパターンを形成する際に、
該半導体チップが形成される複数のチップ領域を区分す
るスクライブライン領域に、プローブを使用した動作試
験時にのみ該内部回路に電力を供給するために使用され
る少なくとも1つの第2の電源パッドを形成する工程
と、該プローブを使用して該第1の電源パッドと該第2
の電源パッドから該内部回路に電力を供給して、該半導
体チップが所定の機能を発揮するかどうかをチェックす
る動作試験工程と、該スクライブライン領域に沿って該
半導体ウエハから個々の該半導体チップをカットして、
同時に該スクライブライン領域に形成された該第2の電
源パッドを除去する工程と、を包含しており、そのこと
によって上記目的が達成される。
の動作状態をチェックする試験方法が提供される。該半
導体チップは、所定の機能を発揮する内部回路と、該内
部回路に信号を入出力するために使用される信号パッド
と、実装時及びプローブを使用した動作試験時の両方に
おいて該内部回路に電力を供給するために使用される第
1の電源パッドと、を備えており、該方法は、半導体ウ
エハの上に該半導体チップのパターンを形成する際に、
該半導体チップが形成される複数のチップ領域を区分す
るスクライブライン領域に、プローブを使用した動作試
験時にのみ該内部回路に電力を供給するために使用され
る少なくとも1つの第2の電源パッドを形成する工程
と、該プローブを使用して該第1の電源パッドと該第2
の電源パッドから該内部回路に電力を供給して、該半導
体チップが所定の機能を発揮するかどうかをチェックす
る動作試験工程と、該スクライブライン領域に沿って該
半導体ウエハから個々の該半導体チップをカットして、
同時に該スクライブライン領域に形成された該第2の電
源パッドを除去する工程と、を包含しており、そのこと
によって上記目的が達成される。
【0030】以下、作用について説明する。
【0031】本発明の構成によれば、半導体ウエハに含
まれている半導体チップの動作をプローブを用いてチェ
ックするウエハテスト(プローブ試験)で、検査対象の
半導体チップに電源を接続するために使用する電源パッ
ドとして、半導体チップをパッケージに実装した最終製
品の段階でも使用される第1の電源パッドに加えて、プ
ローブ試験時のみに使用される第2の電源パッドが設け
られている。この結果、プローブ試験時には、複数のプ
ルーブが、電源と第1及び第2の電源パッドとの間に並
列に接続される。これによって、プローブの抵抗と、プ
ローブと電源パッドとの接触抵抗との和として得られる
プローブの直流抵抗が並列に接続されることになり、結
果的に直流抵抗が減少する。また、複数のプローブが密
集して配置されるために、自己インダクタンスが低減す
る。この結果、プローブ試験における電源インピーダン
スが低減する。
まれている半導体チップの動作をプローブを用いてチェ
ックするウエハテスト(プローブ試験)で、検査対象の
半導体チップに電源を接続するために使用する電源パッ
ドとして、半導体チップをパッケージに実装した最終製
品の段階でも使用される第1の電源パッドに加えて、プ
ローブ試験時のみに使用される第2の電源パッドが設け
られている。この結果、プローブ試験時には、複数のプ
ルーブが、電源と第1及び第2の電源パッドとの間に並
列に接続される。これによって、プローブの抵抗と、プ
ローブと電源パッドとの接触抵抗との和として得られる
プローブの直流抵抗が並列に接続されることになり、結
果的に直流抵抗が減少する。また、複数のプローブが密
集して配置されるために、自己インダクタンスが低減す
る。この結果、プローブ試験における電源インピーダン
スが低減する。
【0032】さらに、使用するプローブの数が増えるの
で、プローブ1本あたりに流れる電流量が減少し、結果
的に電流の時間変化率が小さくなる。このため、プロー
ブの自己インダクタンスによって発生する逆起電力が小
さくなる。この結果、グラウンドバウンス現象の発生が
抑制されるとともに、プローブ試験時に生じる電源ノイ
ズが低減される。また、グラウンドバウンス現象が抑制
されることから、誤差を含んだ論理値が出力される時間
が短くなり、半導体ウエハ状態の半導体チップの動作試
験における試験周波数を高めることができる。
で、プローブ1本あたりに流れる電流量が減少し、結果
的に電流の時間変化率が小さくなる。このため、プロー
ブの自己インダクタンスによって発生する逆起電力が小
さくなる。この結果、グラウンドバウンス現象の発生が
抑制されるとともに、プローブ試験時に生じる電源ノイ
ズが低減される。また、グラウンドバウンス現象が抑制
されることから、誤差を含んだ論理値が出力される時間
が短くなり、半導体ウエハ状態の半導体チップの動作試
験における試験周波数を高めることができる。
【0033】また、プローブ試験のみにおいて使用する
第2の電源パッドを、最終製品において必要とされる第
1の電源パッドとは別に設けるため、パッケージ実装時
に半導体チップに含まれる電源パッドの数は、パッケー
ジの実装条件に合わせた最小数に押さえられる。これよ
り、パッケージのサイズ(ピン数)の増加が抑制され
て、低コスト化が図られる。
第2の電源パッドを、最終製品において必要とされる第
1の電源パッドとは別に設けるため、パッケージ実装時
に半導体チップに含まれる電源パッドの数は、パッケー
ジの実装条件に合わせた最小数に押さえられる。これよ
り、パッケージのサイズ(ピン数)の増加が抑制され
て、低コスト化が図られる。
【0034】さらに、プローブ試験時のみに用いられる
第2の電源パッドに対しては、パッケージに実装された
最終製品でも用いられる第1の電源パッドのようにボン
ディングワイヤを接続する必要がない。そのため、第2
の電源パッドに関しては、ワイヤボンディング工程に関
連する形成位置の制限がなく、配置の自由度が高い。従
って、半導体チップにおける空き領域を有効に活用し
て、プローブ試験用の第2の電源パッドを設けることが
できる。これより、チップ面積の増加を極力抑制しなが
ら半導体ウエハに対するプローブ試験での半導体チップ
の高速動作化が可能となり、低コストでの動作試験効率
の改善が実現される。
第2の電源パッドに対しては、パッケージに実装された
最終製品でも用いられる第1の電源パッドのようにボン
ディングワイヤを接続する必要がない。そのため、第2
の電源パッドに関しては、ワイヤボンディング工程に関
連する形成位置の制限がなく、配置の自由度が高い。従
って、半導体チップにおける空き領域を有効に活用し
て、プローブ試験用の第2の電源パッドを設けることが
できる。これより、チップ面積の増加を極力抑制しなが
ら半導体ウエハに対するプローブ試験での半導体チップ
の高速動作化が可能となり、低コストでの動作試験効率
の改善が実現される。
【0035】さらに、複数のプローブが密集してパッド
に接続される領域では、電源パッドに接続するプローブ
の自己インダクタンスだけではなく、信号パッドに接続
するプローブの自己インダクタンスも減少し、配線イン
ピーダンスと伝送線のインピーダンスとのマッチングが
得られる。この結果、得られる信号のリンギングが低減
して、動作試験の対象である半導体チップの高速動作が
可能になって、動作試験の効率が向上する。
に接続される領域では、電源パッドに接続するプローブ
の自己インダクタンスだけではなく、信号パッドに接続
するプローブの自己インダクタンスも減少し、配線イン
ピーダンスと伝送線のインピーダンスとのマッチングが
得られる。この結果、得られる信号のリンギングが低減
して、動作試験の対象である半導体チップの高速動作が
可能になって、動作試験の効率が向上する。
【0036】さらに、上記のようなプローブ試験時のみ
に使用される第2の電源パッドは、半導体ウエハから個
々の半導体チップを切り出す際に必要とされるスクライ
ブライン領域に形成されることができる。この場合に
は、プローブ試験用の第2の電源パッドは、半導体チッ
プをウエハから切り出す際に、スクライブライン領域と
同時に削り取られる。したがって、スクライブライン領
域の上にプローブ試験用の第2の電源パッドを形成する
ことによって、半導体チップの面積を増加させることな
く、半導体ウエハに対するプローブ試験での半導体チッ
プの高速動作が可能となる。このときには、チップ面積
が増加しないことから、最も低コストで上記の目的を達
成することができる。なお、スクライブライン領域の第
2の電源パッドは、隣接する半導体チップにおいてGN
D用のパッドが共通に使用されるように形成してもよ
い。
に使用される第2の電源パッドは、半導体ウエハから個
々の半導体チップを切り出す際に必要とされるスクライ
ブライン領域に形成されることができる。この場合に
は、プローブ試験用の第2の電源パッドは、半導体チッ
プをウエハから切り出す際に、スクライブライン領域と
同時に削り取られる。したがって、スクライブライン領
域の上にプローブ試験用の第2の電源パッドを形成する
ことによって、半導体チップの面積を増加させることな
く、半導体ウエハに対するプローブ試験での半導体チッ
プの高速動作が可能となる。このときには、チップ面積
が増加しないことから、最も低コストで上記の目的を達
成することができる。なお、スクライブライン領域の第
2の電源パッドは、隣接する半導体チップにおいてGN
D用のパッドが共通に使用されるように形成してもよ
い。
【0037】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら説明する。
参照しながら説明する。
【0038】(第1の実施の形態)図2は、本発明の第
1の実施形態における、プローブ試験用の電源パッドを
有する半導体チップ100の構成を示す部分平面図であ
る。なお、図2及び以下の同様の図面では、半導体チッ
プ100の一部(一つのコーナの近傍)のみが描かれて
いる。
1の実施形態における、プローブ試験用の電源パッドを
有する半導体チップ100の構成を示す部分平面図であ
る。なお、図2及び以下の同様の図面では、半導体チッ
プ100の一部(一つのコーナの近傍)のみが描かれて
いる。
【0039】半導体チップ100では、半導体基板10
1の上に、半導体チップ100に含まれている回路(以
下では、「内部回路」と称する)と半導体チップ100
の外部の回路(以下では、「外部回路」と称する)との
間の信号伝達に使用される信号パッド102と、外部電
源から内部回路への電力の供給に使用される電源パッド
103、104及び105とが設けられている。但し、
図面では、簡単のために各パッドと内部回路とを接続す
る配線は省略している。
1の上に、半導体チップ100に含まれている回路(以
下では、「内部回路」と称する)と半導体チップ100
の外部の回路(以下では、「外部回路」と称する)との
間の信号伝達に使用される信号パッド102と、外部電
源から内部回路への電力の供給に使用される電源パッド
103、104及び105とが設けられている。但し、
図面では、簡単のために各パッドと内部回路とを接続す
る配線は省略している。
【0040】電源パッドのうちで参照符号103が付け
られているものは、最終製品においても使用される電源
パッドである。一方、参照符号104及び105が付け
られている電源パッドは、プローブ試験においてのみ使
用される付加的な電源パッドである。プローブ試験で
は、電源パッド103に加えて、電源パッド104及び
105を通じても、電源から内部回路へ電力を供給す
る。電源パッド103と104、及び電源パッド103
と105は、配線106でそれぞれ接続されている。従
って、半導体チップ100の内部回路には、電源が並列
に接続されることになる。
られているものは、最終製品においても使用される電源
パッドである。一方、参照符号104及び105が付け
られている電源パッドは、プローブ試験においてのみ使
用される付加的な電源パッドである。プローブ試験で
は、電源パッド103に加えて、電源パッド104及び
105を通じても、電源から内部回路へ電力を供給す
る。電源パッド103と104、及び電源パッド103
と105は、配線106でそれぞれ接続されている。従
って、半導体チップ100の内部回路には、電源が並列
に接続されることになる。
【0041】プローブ試験用に設けられる電源パッド1
04及び105のうちで、電源パッド105は、半導体
チップ100の側辺に沿った、信号パッド102や電源
パッド103と同じ領域107(「パッド領域」と称す
る)の中の空き領域に配置されている。一方、電源パッ
ド104は、図面では点線で示されている内部回路が設
けられる領域108(「内部回路領域」と称する)のう
ちの空き領域に設けられている。従って、電源パッド1
04は、信号パッド102や電源パッド103及び10
5に比べて、半導体チップ100の側辺から、より内部
に位置している。
04及び105のうちで、電源パッド105は、半導体
チップ100の側辺に沿った、信号パッド102や電源
パッド103と同じ領域107(「パッド領域」と称す
る)の中の空き領域に配置されている。一方、電源パッ
ド104は、図面では点線で示されている内部回路が設
けられる領域108(「内部回路領域」と称する)のう
ちの空き領域に設けられている。従って、電源パッド1
04は、信号パッド102や電源パッド103及び10
5に比べて、半導体チップ100の側辺から、より内部
に位置している。
【0042】半導体チップ100がパッケージングされ
る前であるので、電源パッドの配置の自由度が大きい。
プローブ試験用の電源パッド104及び105は、後述
するボンディングワイヤと接続する必要がないので、半
導体チップ100の内部回路領域108を含めて任意の
空き領域に配置することができる。また、電源パッド1
04及び105は、信号パッド102、電源パッド10
3、及び内部回路パターンを形成する工程で、同時に形
成することができる。
る前であるので、電源パッドの配置の自由度が大きい。
プローブ試験用の電源パッド104及び105は、後述
するボンディングワイヤと接続する必要がないので、半
導体チップ100の内部回路領域108を含めて任意の
空き領域に配置することができる。また、電源パッド1
04及び105は、信号パッド102、電源パッド10
3、及び内部回路パターンを形成する工程で、同時に形
成することができる。
【0043】図3及び図4は、プローブ試験時に、半導
体チップ100にプローブ112〜114を接触させて
いる状態を示している。
体チップ100にプローブ112〜114を接触させて
いる状態を示している。
【0044】具体的には、信号パッド102にはプロー
ブ112が接触して、信号の伝達を担う。電源パッド1
03にはプローブ113が接触して、電源からの電力を
供給する。さらに、試験用の電源パッド104及び10
5に対してはプローブ114が接触して、やはり電源か
らの電力を供給する。プローブは3次元的に配置される
ので、その配置の自由度は大きく、半導体チップ100
の内部回路領域108に設けられている試験用電源パッ
ド104に対しても、図4に示されているように、プロ
ーブ114が容易に且つ確実に接触する。従って、半導
体チップ100に含まれる空き領域の任意の位置に、半
導体チップ100の面積が増加しない或いは増加が最小
限になるように、プローブ試験用の付加的な電源パッド
104及び105を設けることができる。
ブ112が接触して、信号の伝達を担う。電源パッド1
03にはプローブ113が接触して、電源からの電力を
供給する。さらに、試験用の電源パッド104及び10
5に対してはプローブ114が接触して、やはり電源か
らの電力を供給する。プローブは3次元的に配置される
ので、その配置の自由度は大きく、半導体チップ100
の内部回路領域108に設けられている試験用電源パッ
ド104に対しても、図4に示されているように、プロ
ーブ114が容易に且つ確実に接触する。従って、半導
体チップ100に含まれる空き領域の任意の位置に、半
導体チップ100の面積が増加しない或いは増加が最小
限になるように、プローブ試験用の付加的な電源パッド
104及び105を設けることができる。
【0045】プローブ112〜114は、典型的にはタ
ングステンでできており、またその長さは典型的には数
cmである。そのような長さのタングステンプローブ
は、典型的には数Ωの抵抗値と数10nHの自己インダ
クタンスとを有している。また、半導体基板101の上
に設けられるパッドとタングステンプローブとの間の接
触面積は、典型的には数10μm2であって、数10m
Ωから数Ω程度の接触抵抗が存在する。しかし、本発明
の半導体チップ100では、半導体基板101の上に通
常の信号パッド102や電源パッド103に加えてさら
にプローブ試験用の電源パッド104及び105を設け
るので、これら付加的な電源パッド104及び105に
接続するためのプローブ114が追加して使用される。
これによって、従来技術の半導体チップに対するプロー
ブ試験の場合に比べてプローブ112〜114が密集し
て配置されることになり、その結果として、プローブ1
12〜114が有する自己インダクタンスが低減する。
ングステンでできており、またその長さは典型的には数
cmである。そのような長さのタングステンプローブ
は、典型的には数Ωの抵抗値と数10nHの自己インダ
クタンスとを有している。また、半導体基板101の上
に設けられるパッドとタングステンプローブとの間の接
触面積は、典型的には数10μm2であって、数10m
Ωから数Ω程度の接触抵抗が存在する。しかし、本発明
の半導体チップ100では、半導体基板101の上に通
常の信号パッド102や電源パッド103に加えてさら
にプローブ試験用の電源パッド104及び105を設け
るので、これら付加的な電源パッド104及び105に
接続するためのプローブ114が追加して使用される。
これによって、従来技術の半導体チップに対するプロー
ブ試験の場合に比べてプローブ112〜114が密集し
て配置されることになり、その結果として、プローブ1
12〜114が有する自己インダクタンスが低減する。
【0046】図5は、プローブ試験終了後にウエハから
個片に分離した本発明の半導体チップ100をパッケー
ジ121に実装した後のチップ150を、模式的に示す
平面図である。
個片に分離した本発明の半導体チップ100をパッケー
ジ121に実装した後のチップ150を、模式的に示す
平面図である。
【0047】半導体基板101の表面に設けられたパッ
ドのうちで信号パッド102と電源パッド103が、ボ
ンディングワイヤ123によって、パッケージ121に
設けられたパッケージパッド122に接続されている。
一方、プローブ試験用の電源パッド104及び105に
対しては、ワイヤボンディング接続は施されない。な
お、ボンディングワイヤ123は、通常は長さが数10
0μmであって、数十nHの自己インダクタンスを有す
るが、この自己インダクタンス値は、プローブの自己イ
ンダクタンス値に比べて十分に小さい。
ドのうちで信号パッド102と電源パッド103が、ボ
ンディングワイヤ123によって、パッケージ121に
設けられたパッケージパッド122に接続されている。
一方、プローブ試験用の電源パッド104及び105に
対しては、ワイヤボンディング接続は施されない。な
お、ボンディングワイヤ123は、通常は長さが数10
0μmであって、数十nHの自己インダクタンスを有す
るが、この自己インダクタンス値は、プローブの自己イ
ンダクタンス値に比べて十分に小さい。
【0048】図6は、プローブ試験時に半導体チップと
プローブとによって構成される測定回路の等価回路であ
る。
プローブとによって構成される測定回路の等価回路であ
る。
【0049】等価回路において、プローブ143〜14
5は、それぞれ配線抵抗139と配線インダクタンス1
40とで表される。半導体チップ100の上には、パッ
ドドライバ132が設けられていて、信号パッド133
を駆動している。パッドドライバ132は、プローブ1
44及び電源パッド134を通じて電源線136に接続
されて電力の供給を受けるとともに、電源パッド135
及びプローブ145を通じて接地線137に接続されて
いる。図6に示されるように、パッドドライバ132と
接地線137との間には、2組の電源パッド135及び
プロープ145が並列に接続される。
5は、それぞれ配線抵抗139と配線インダクタンス1
40とで表される。半導体チップ100の上には、パッ
ドドライバ132が設けられていて、信号パッド133
を駆動している。パッドドライバ132は、プローブ1
44及び電源パッド134を通じて電源線136に接続
されて電力の供給を受けるとともに、電源パッド135
及びプローブ145を通じて接地線137に接続されて
いる。図6に示されるように、パッドドライバ132と
接地線137との間には、2組の電源パッド135及び
プロープ145が並列に接続される。
【0050】ここで、パッドドライバ132がH出力か
らL出力に遷移する場合を考えると、出力負荷容量13
8の放電電流IxNが、プローブ143及び信号パッド
133を通じてパッドドライバ132に流入する。さら
に、流入した電流は、電源パッド135からプルーブ1
45を通じて、接地線137に流出する(より正確に
は、パッドドライバ132への入力信号が遷移状態にあ
る間には、電源線136から接地線137への貫通電流
も流れる)。この電流の流れによってグラウンドバウン
ス現象が発生して、電源パッド135の電位には、流入
電流の大きさ及びその時間変化率とプローブ145のイ
ンピーダンスの大きさとによって決定される変動が発生
する。
らL出力に遷移する場合を考えると、出力負荷容量13
8の放電電流IxNが、プローブ143及び信号パッド
133を通じてパッドドライバ132に流入する。さら
に、流入した電流は、電源パッド135からプルーブ1
45を通じて、接地線137に流出する(より正確に
は、パッドドライバ132への入力信号が遷移状態にあ
る間には、電源線136から接地線137への貫通電流
も流れる)。この電流の流れによってグラウンドバウン
ス現象が発生して、電源パッド135の電位には、流入
電流の大きさ及びその時間変化率とプローブ145のイ
ンピーダンスの大きさとによって決定される変動が発生
する。
【0051】しかし、本発明の半導体チップ100で
は、パッドドライバ132と接地線137との間に2組
の電源パッド135及びプロープ145が並列に接続さ
れている。従って、プローブ145のそれぞれのインピ
ーダンスは、プローブが1本である場合に比べて1/2
になる。また、プローブ1本あたりに流れる電流の値
も、プローブが1本である場合に流れる電流値(Ix
N)に比べて1/2(すなわち、IxN/2)になる。
さらに、プローブ145は、複数のプルーブが密集して
存在していることになるので、その自己インダクタンス
L*は、1本のプローブが孤立して存在している場合の
値Lよりも小さい値となる(すなわち、L*<Lであ
る)。
は、パッドドライバ132と接地線137との間に2組
の電源パッド135及びプロープ145が並列に接続さ
れている。従って、プローブ145のそれぞれのインピ
ーダンスは、プローブが1本である場合に比べて1/2
になる。また、プローブ1本あたりに流れる電流の値
も、プローブが1本である場合に流れる電流値(Ix
N)に比べて1/2(すなわち、IxN/2)になる。
さらに、プローブ145は、複数のプルーブが密集して
存在していることになるので、その自己インダクタンス
L*は、1本のプローブが孤立して存在している場合の
値Lよりも小さい値となる(すなわち、L*<Lであ
る)。
【0052】図6の等価回路を流れる電流の量に変化が
生じると、プローブの自己インダクタンスLと電流変化
率との積で決定される誘導電圧−L・(dI/dt)が
生じる。このとき、本発明の半導体チップ100では、
上記のようにプローブの自己インダクタンス値やプロー
ブを流れる電流のピーク値などが従来のものに比べて低
減されているので、発生する誘導電圧の値が低減され
る。
生じると、プローブの自己インダクタンスLと電流変化
率との積で決定される誘導電圧−L・(dI/dt)が
生じる。このとき、本発明の半導体チップ100では、
上記のようにプローブの自己インダクタンス値やプロー
ブを流れる電流のピーク値などが従来のものに比べて低
減されているので、発生する誘導電圧の値が低減され
る。
【0053】さらに、高速で動作する多ピンのデバイス
では、電流のピーク値が大きいばかりでなく、その時間
変化率も多い。したがって、本発明に従って電源パッド
に複数のプローブを並列に接続して電源を内部回路に並
列に接続することによって、大きなノイズ低減効果を得
ることができる。
では、電流のピーク値が大きいばかりでなく、その時間
変化率も多い。したがって、本発明に従って電源パッド
に複数のプローブを並列に接続して電源を内部回路に並
列に接続することによって、大きなノイズ低減効果を得
ることができる。
【0054】図13(a)及び図13(b)、ならびに
図14(a)及び図14(b)は、本発明によってグラ
ウンドバウンス現象が低減される様子を示すシミュレー
ション結果である。
図14(a)及び図14(b)は、本発明によってグラ
ウンドバウンス現象が低減される様子を示すシミュレー
ション結果である。
【0055】図13(a)のように、回路が1本のプロ
ーブで電源及び接地線に接続されている場合、図13
(b)に示すように、出力電圧がHレベル及びLレベル
の間で変化した際に、上述の誘導電圧の影響で大きな振
動が発生する。この振動は、Lレベルの判定レベルVol
及びHレベルの判定電圧Vohを越える程の大きなもので
あることもある。
ーブで電源及び接地線に接続されている場合、図13
(b)に示すように、出力電圧がHレベル及びLレベル
の間で変化した際に、上述の誘導電圧の影響で大きな振
動が発生する。この振動は、Lレベルの判定レベルVol
及びHレベルの判定電圧Vohを越える程の大きなもので
あることもある。
【0056】出力電圧がこれらの判定レベルを越えて変
化すると、回路からの誤った出力が出されることにな
り、結果的に回路の誤動作につながる。そのような回路
の誤動作を防ぐためには、出力電圧の振動がおさまって
から出力電圧の判定を行わなければならない。しかし、
高周波(高速)で動作する回路の場合には、出力電圧の
レベルが変化してからそのレベルを判定をするまでの時
間が短くならざるを得ず、結果的に、グラウンドバウン
ス現象にともなう回路の誤動作が生じ易くなっている。
化すると、回路からの誤った出力が出されることにな
り、結果的に回路の誤動作につながる。そのような回路
の誤動作を防ぐためには、出力電圧の振動がおさまって
から出力電圧の判定を行わなければならない。しかし、
高周波(高速)で動作する回路の場合には、出力電圧の
レベルが変化してからそのレベルを判定をするまでの時
間が短くならざるを得ず、結果的に、グラウンドバウン
ス現象にともなう回路の誤動作が生じ易くなっている。
【0057】それに対して、図14(a)のように、本
発明に従って複数(この場合には4本)のプローブで回
路を電源及び接地線に接続する場合には、図14(b)
に示すように、誘導電圧の影響による電圧振動が抑制さ
れる。これより、高周波(高速)で動作する回路におい
て、出力電圧のレベルが変化してからそのレベルを判定
をするまでの時間が短くなっても、グラウンドバウンス
現象にともなう回路の誤動作が生じ難い。
発明に従って複数(この場合には4本)のプローブで回
路を電源及び接地線に接続する場合には、図14(b)
に示すように、誘導電圧の影響による電圧振動が抑制さ
れる。これより、高周波(高速)で動作する回路におい
て、出力電圧のレベルが変化してからそのレベルを判定
をするまでの時間が短くなっても、グラウンドバウンス
現象にともなう回路の誤動作が生じ難い。
【0058】以上に説明してきたように、本発明によれ
ば、ウエハ状態の半導体チップに対するプローブ試験、
すなわちウエハテストの実施にあたって、最終製品にお
いても使用される電源パッドに加えて、プローブ試験時
のみに使用する電源パッドを半導体チップの中に設け
る。これによって、プローブ試験における測定配線のイ
ンピーダンス及び測定信号に生じるリンギングが低減さ
れ、ウエハ状態にある半導体チップの動作試験における
試験周波数を増加することができる。この結果、ウエハ
テストにおいて、半導体チップが所定の最高動作速度
(周波数)で所望の機能を正常に行うかどうかをチェッ
クすることができる。従って、ウエハ状態で、半導体チ
ップの最終的な良品の選別を行うことができる。これよ
り、半導体ウエハに含まれる半導体チップに対するプロ
ーブ試験の効率化を図ることが可能になる。
ば、ウエハ状態の半導体チップに対するプローブ試験、
すなわちウエハテストの実施にあたって、最終製品にお
いても使用される電源パッドに加えて、プローブ試験時
のみに使用する電源パッドを半導体チップの中に設け
る。これによって、プローブ試験における測定配線のイ
ンピーダンス及び測定信号に生じるリンギングが低減さ
れ、ウエハ状態にある半導体チップの動作試験における
試験周波数を増加することができる。この結果、ウエハ
テストにおいて、半導体チップが所定の最高動作速度
(周波数)で所望の機能を正常に行うかどうかをチェッ
クすることができる。従って、ウエハ状態で、半導体チ
ップの最終的な良品の選別を行うことができる。これよ
り、半導体ウエハに含まれる半導体チップに対するプロ
ーブ試験の効率化を図ることが可能になる。
【0059】なお、上記の説明では、図5を参照して、
プローブ試験終了後の本発明の半導体チップをワイヤボ
ンディング接続を利用してパッケージングする例を説明
しているが、本発明の半導体チップは、他の形式での実
装も可能である。ウエハから個別のチップ(ベアチッ
プ)に分離された後のベアチップを、例えばフリップチ
ップ方式などによって、プリント基板へ直接的に実装し
てモジュールに加工することもできる。さらに、複数個
のベアチップを1つのモジュール内部に実装してMCM
を形成することもできる。いずれの場合でも、ウエハ段
階ですでに最終的な動作試験が終了しているので、所期
の機能を発揮する良品だけを選別して最終製品を加工す
ることができて、その製造工程における分留まりが向上
する。
プローブ試験終了後の本発明の半導体チップをワイヤボ
ンディング接続を利用してパッケージングする例を説明
しているが、本発明の半導体チップは、他の形式での実
装も可能である。ウエハから個別のチップ(ベアチッ
プ)に分離された後のベアチップを、例えばフリップチ
ップ方式などによって、プリント基板へ直接的に実装し
てモジュールに加工することもできる。さらに、複数個
のベアチップを1つのモジュール内部に実装してMCM
を形成することもできる。いずれの場合でも、ウエハ段
階ですでに最終的な動作試験が終了しているので、所期
の機能を発揮する良品だけを選別して最終製品を加工す
ることができて、その製造工程における分留まりが向上
する。
【0060】(第2の実施の形態)次に、本発明の第2
の実施形態における半導体ウエハについて、図面を参照
しながら説明する。図7は、本発明の第2の実施形態に
おける半導体ウエハ200の構成を示す平面図である。
の実施形態における半導体ウエハについて、図面を参照
しながら説明する。図7は、本発明の第2の実施形態に
おける半導体ウエハ200の構成を示す平面図である。
【0061】半導体ウエハ200では、その表面に複数
のチップ領域221がマトリクス状に設けられており、
このチップ領域221のそれぞれに半導体チップが形成
される。隣接するチップ領域221は、半導体チップを
切り出すのに必要な領域であるスクライブライン領域2
22によって、相互に分離されている。
のチップ領域221がマトリクス状に設けられており、
このチップ領域221のそれぞれに半導体チップが形成
される。隣接するチップ領域221は、半導体チップを
切り出すのに必要な領域であるスクライブライン領域2
22によって、相互に分離されている。
【0062】半導体ウエハ200の表面の部分的な拡大
図にさらに明瞭に示されているように、各チップ領域2
21の内部には、信号パッド225及び電源パッド22
4が形成される。これらのパッド224及び225は、
ベアチップをパッケージに実装するときに、パッケージ
に設けられたパッケージパッドに接続される。
図にさらに明瞭に示されているように、各チップ領域2
21の内部には、信号パッド225及び電源パッド22
4が形成される。これらのパッド224及び225は、
ベアチップをパッケージに実装するときに、パッケージ
に設けられたパッケージパッドに接続される。
【0063】一方、プローブ試験用の付加的な電源パッ
ド223は、チップ領域221の中ではなくスクライブ
ライン領域222に形成されて、チップ領域221の内
部に設けられた電源パッド224と接続されている。こ
のように、プローブ試験用の電源パッド223をスクラ
イブライン領域222に設ければ、プローブ試験の終了
後に半導体ウエハから各ベアチップを切り出す際に、ス
クライブライン領域222と同時に電源パッド223も
削りとられる。
ド223は、チップ領域221の中ではなくスクライブ
ライン領域222に形成されて、チップ領域221の内
部に設けられた電源パッド224と接続されている。こ
のように、プローブ試験用の電源パッド223をスクラ
イブライン領域222に設ければ、プローブ試験の終了
後に半導体ウエハから各ベアチップを切り出す際に、ス
クライブライン領域222と同時に電源パッド223も
削りとられる。
【0064】本実施形態の半導体ウエハ200を利用す
ることによって、形成される半導体チップの動作試験
は、例えば以下のような流れで実施することができる。
ることによって、形成される半導体チップの動作試験
は、例えば以下のような流れで実施することができる。
【0065】まず、半導体ウエハの上に所定のチップパ
ターンを形成する際に、プローブ試験用の電源パッド2
23をスクライブライン領域222に同時に形成する。
そして、このように形成された電源パッド223を利用
してプローブ試験を行って、各チップ領域221に形成
された半導体チップが所望の機能を発揮するかどうかを
チェックして、良品と不良品とを選別する。その後に、
スクライブライン領域222に沿って各チップ領域22
1を個別に分離して、良品と判定された半導体チップの
みを使用して、最終製品を組み立てる。なお、スクライ
ブライン領域222に設けられる電源パッド223は、
隣接する半導体チップ領域の間でGNDパッドやVDDパ
ッドが共通に使用されるように設けてもよい。
ターンを形成する際に、プローブ試験用の電源パッド2
23をスクライブライン領域222に同時に形成する。
そして、このように形成された電源パッド223を利用
してプローブ試験を行って、各チップ領域221に形成
された半導体チップが所望の機能を発揮するかどうかを
チェックして、良品と不良品とを選別する。その後に、
スクライブライン領域222に沿って各チップ領域22
1を個別に分離して、良品と判定された半導体チップの
みを使用して、最終製品を組み立てる。なお、スクライ
ブライン領域222に設けられる電源パッド223は、
隣接する半導体チップ領域の間でGNDパッドやVDDパ
ッドが共通に使用されるように設けてもよい。
【0066】このとき、第1の実施形態で説明したよう
に、最終的な実装形態は、ワイヤボンディングを使用し
たパッケージングの他に、フリップチップ実装などによ
るベアチップのプリント基板への実装やそれによるモジ
ュール化、或いはさらにMCM化を行うこともできる。
いずれの場合でも、ウエハ段階ですでに最終的な動作試
験が終了しているので、所期の機能を発揮する良品だけ
を選別して最終製品を加工することができて、その製造
工程における分留まりが向上する。
に、最終的な実装形態は、ワイヤボンディングを使用し
たパッケージングの他に、フリップチップ実装などによ
るベアチップのプリント基板への実装やそれによるモジ
ュール化、或いはさらにMCM化を行うこともできる。
いずれの場合でも、ウエハ段階ですでに最終的な動作試
験が終了しているので、所期の機能を発揮する良品だけ
を選別して最終製品を加工することができて、その製造
工程における分留まりが向上する。
【0067】図8は、半導体ウエハに対するプローブ試
験を実施する際の、1つのチップ領域221におけるパ
ッドの配置を示す。各パッドは、プローブ試験用の電源
パッド223がスクライブライン領域(すなわち、チッ
プ領域221の外)に一列に配置されるようにレイアウ
トされている。
験を実施する際の、1つのチップ領域221におけるパ
ッドの配置を示す。各パッドは、プローブ試験用の電源
パッド223がスクライブライン領域(すなわち、チッ
プ領域221の外)に一列に配置されるようにレイアウ
トされている。
【0068】一方、図9は、プローブ試験終了後に、ス
クライブライン領域でそれぞれのチップ領域221を個
片に切断した後の、1つのチップ領域221の構成を示
している。プローブ試験用の電源パッドは、チップ領域
221の内部に設けられていた電源パッド224への接
続配線の一部を残して、削りとられている。
クライブライン領域でそれぞれのチップ領域221を個
片に切断した後の、1つのチップ領域221の構成を示
している。プローブ試験用の電源パッドは、チップ領域
221の内部に設けられていた電源パッド224への接
続配線の一部を残して、削りとられている。
【0069】このように、スクライブライン領域222
を配置に利用することによって、最終製品に使用される
ベアチップの面積を増加させることなくプローブ試験用
の電源パッド223を配置することができ、チップ面積
の増加を招かずに、ウエハに対するプローブ試験時に高
速動作試験を行うことが可能となる。
を配置に利用することによって、最終製品に使用される
ベアチップの面積を増加させることなくプローブ試験用
の電源パッド223を配置することができ、チップ面積
の増加を招かずに、ウエハに対するプローブ試験時に高
速動作試験を行うことが可能となる。
【0070】なお、第2の実施形態に関する上記の説明
では、スクライブライン領域222に配置されるプロー
ブ試験用の電源パッド223は、一列に配置している。
しかし、これらの電源パッド223の配列はこれに限ら
れるものではなく、図10に示すように千鳥状に配置し
ても、或いは図11に示すように複数列に配置しても、
同様の効果を得ることができる。
では、スクライブライン領域222に配置されるプロー
ブ試験用の電源パッド223は、一列に配置している。
しかし、これらの電源パッド223の配列はこれに限ら
れるものではなく、図10に示すように千鳥状に配置し
ても、或いは図11に示すように複数列に配置しても、
同様の効果を得ることができる。
【0071】また、本実施形態のようにプローブ試験用
の電源パッド223をスクライブライン領域222に設
ける場合であっても、その一部をチップ領域221の中
の内部回路領域やパッド領域に設けてもよいことは、言
うまでもない。
の電源パッド223をスクライブライン領域222に設
ける場合であっても、その一部をチップ領域221の中
の内部回路領域やパッド領域に設けてもよいことは、言
うまでもない。
【0072】
【発明の効果】以上のように、本発明の半導体チップ
は、最終製品において使用される本来の電源パッド(第
1の電源パッド)に加えて、ウエハに対するプローブ試
験時のみに用いる付加的な電源パッド(第2の電源パッ
ド)を備えている。これによって、ウエハに対するプロ
ーブ試験において、電源ノイズの影響を効果的に削減す
るとともに、ベアチップに対して最高動作周波数での試
験を行うことができる。この結果、半導体チップの動作
試験の全体的な効率が向上するとともに、製品コストを
低減することが可能になる。
は、最終製品において使用される本来の電源パッド(第
1の電源パッド)に加えて、ウエハに対するプローブ試
験時のみに用いる付加的な電源パッド(第2の電源パッ
ド)を備えている。これによって、ウエハに対するプロ
ーブ試験において、電源ノイズの影響を効果的に削減す
るとともに、ベアチップに対して最高動作周波数での試
験を行うことができる。この結果、半導体チップの動作
試験の全体的な効率が向上するとともに、製品コストを
低減することが可能になる。
【0073】また、プローブ試験用の第2の電源パッド
を半導体ウエハ上のスクライブライン領域に形成すれ
ば、試験終了後には、半導体ウエハから個々のベアチッ
プを切り出す工程で、試験用に設けられた第2の電源パ
ッドはスクライブライン領域とともに削り取られる。従
って、最終製品である半導体チップの面積の増加や大幅
なレイアウト変更を招くことがなく、上記の効果を得る
ことができる。
を半導体ウエハ上のスクライブライン領域に形成すれ
ば、試験終了後には、半導体ウエハから個々のベアチッ
プを切り出す工程で、試験用に設けられた第2の電源パ
ッドはスクライブライン領域とともに削り取られる。従
って、最終製品である半導体チップの面積の増加や大幅
なレイアウト変更を招くことがなく、上記の効果を得る
ことができる。
【図1】一般的な半導体チップの動作試験のフローチャ
ートである。
ートである。
【図2】本発明の第1の実施形態における、プローブ試
験用の電源パッドを有する半導体チップの構成を示す部
分平面図である。
験用の電源パッドを有する半導体チップの構成を示す部
分平面図である。
【図3】図2に示す本発明の半導体チップに対するプロ
ーブの接続状態を模式的に示す平面図である。
ーブの接続状態を模式的に示す平面図である。
【図4】図2に示す本発明の半導体チップに対するプロ
ーブの接続状態を模式的に示す断面図である。
ーブの接続状態を模式的に示す断面図である。
【図5】図2に示す本発明の半導体チップがパッケージ
に実装された状態を示す部分平面図である。
に実装された状態を示す部分平面図である。
【図6】本発明の半導体チップに対するプローブ試験時
の測定回路の等価回路を示す図である。
の測定回路の等価回路を示す図である。
【図7】本発明の第2の実施形態における、プローブ試
験用の電源パッドを有する半導体ウエハの構成を示す平
面図、及びその部分的な拡大図である。
験用の電源パッドを有する半導体ウエハの構成を示す平
面図、及びその部分的な拡大図である。
【図8】図7に示す半導体ウエハに対してプローブ試験
を実施する際の、1つのチップ領域におけるパッドの配
置を示す平面図である。
を実施する際の、1つのチップ領域におけるパッドの配
置を示す平面図である。
【図9】図7に示す半導体ウエハに対してプローブ試験
を実施した後に、スクライブライン領域でそれぞれのチ
ップ領域を個片に切断した後の1つのチップ領域の構成
を示す平面図である。
を実施した後に、スクライブライン領域でそれぞれのチ
ップ領域を個片に切断した後の1つのチップ領域の構成
を示す平面図である。
【図10】本発明の第2の実施形態における試験用電源
パッドの他の配列方法を模式的に示す平面図である。
パッドの他の配列方法を模式的に示す平面図である。
【図11】本発明の第2の実施形態における試験用電源
パッドのさらに他の配列方法を模式的に示す平面図であ
る。
パッドのさらに他の配列方法を模式的に示す平面図であ
る。
【図12】(a)は、半導体チップに含まれる出力パッ
ドの回路構成の一例であり、(b)は、(a)の回路に
おけるグラウンドバウンス現象による電圧振動の一例を
示す波形図である。また、(c)は、一定のLレベルを
出力している出力ピンで、グラウンドバウンス現象の影
響で観察される電圧変動であり、(d)は、一定のHレ
ベルを出力している出力ピンで、グラウンドバウンス現
象の影響で観察される電圧変動である。
ドの回路構成の一例であり、(b)は、(a)の回路に
おけるグラウンドバウンス現象による電圧振動の一例を
示す波形図である。また、(c)は、一定のLレベルを
出力している出力ピンで、グラウンドバウンス現象の影
響で観察される電圧変動であり、(d)は、一定のHレ
ベルを出力している出力ピンで、グラウンドバウンス現
象の影響で観察される電圧変動である。
【図13】(a)は、1本のプローブで電源及び接地線
に接続されている出力パッドの回路構成の一例であり、
(b)は、(a)の回路におけるグラウンドバウンス現
象による電圧振動を示すシミュレーション波形図であ
る。
に接続されている出力パッドの回路構成の一例であり、
(b)は、(a)の回路におけるグラウンドバウンス現
象による電圧振動を示すシミュレーション波形図であ
る。
【図14】(a)は、4本のプローブで電源及び接地線
に接続されている出力パッドの回路構成の一例であり、
(b)は、(a)の回路におけるグラウンドバウンス現
象による電圧振動を示すシミュレーション波形図であ
る。
に接続されている出力パッドの回路構成の一例であり、
(b)は、(a)の回路におけるグラウンドバウンス現
象による電圧振動を示すシミュレーション波形図であ
る。
【符号の説明】
100 半導体チップ
101 半導体基板
102 信号パッド
103 電源パッド
104、105 プローブ試験用電源パッド
106 接続配線
107 パッド領域
108 内部回路領域
112、113、114 プローブ
121 パッケージ
122 パッケージパッド
123 ボンディングワイヤ
132 パッドドライバ
133 信号パッド
134、135 電源パッド
136 電源線
137 接地線
138 出力負荷容量
139 配線抵抗
140 配線インダクタンス
143、144、145 プローブ
150 パッケージ実装された半導体チップ
200 半導体ウエハ
221 チップ領域
222 スクライブライン領域
223 プローブ試験用の電源パッド
224 電源パッド
225 信号パッド
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/66
G01R 31/26
G01R 31/28
H01L 21/321
H01L 21/60
Claims (12)
- 【請求項1】 所定の機能を発揮する内部回路を有する
半導体チップであって、 該内部回路に信号を入出力するために使用される信号パ
ッドと、 実装時及びプローブを使用した動作試験時の両方におい
て、該内部回路に電力を供給するために使用される第1
の電源パッドと、 該プローブを使用した動作試験時にのみ該内部回路に電
力を供給するために使用される第2の電源パッドとを備
え、 前記第2の電源パッドは前記第1の電源パッドに電気的
に接続されていて、前記プローブを使用した動作試験時
に、該第1電源パッドおよび該第2の電源パッドによっ
て、前記内部回路に電源が並列に接続されることを特徴
とする 半導体チップ。 - 【請求項2】 前記内部回路が設けられている内部回路
領域と、前記信号パッド及び前記第1の電源パッドが設
けられているパッド領域と、を有しており、前記第2の
電源パッドの少なくとも一つは、該パッド領域に設けら
れている、請求項1に記載の半導体チップ。 - 【請求項3】 前記内部回路が設けられている内部回路
領域と、前記信号パッド及び前記第1の電源パッドが設
けられているパッド領域と、を有しており、前記第2の
電源パッドの少なくとも一つは、該内部回路領域に設け
られている、請求項1に記載の半導体チップ。 - 【請求項4】 パッケージングされて実装されている請
求項1〜3のいずれかに記載の半導体チップ。 - 【請求項5】 請求項1〜3のいずれかに記載の半導体
チップがベアチップとして実装されているプリント基
板。 - 【請求項6】 請求項1〜3のいずれかに記載の半導体
チップが複数個実装されて形成されているマルチチップ
モジュール。 - 【請求項7】 それぞれに所定の機能を発揮する内部回
路を有する半導体チップが形成される複数のチップ領域
と、該複数のチップ領域を区分する際のダイシングのた
めに使用されるスクライブライン領域と、を備える半導
体ウエハであって、該複数のチップ領域のそれぞれに設
けられる該半導体チップは、 該内部回路に信号を入出力するために使用される信号パ
ッドと、 実装時及びプローブを使用した動作試験時の両方におい
て、該内部回路に電力を供給するために使用される第1
の電源パッドと、該スクライブライン領域に形成されていて、 該プローブ
を使用した動作試験時にのみ該内部回路に電力を供給す
るために使用される少なくとも1つの第2の電源パッド
とを備えており、 該第2の電源パッドは前記第1の電源パッドに電気的に
接続されており、前記プローブを使用した動作試験時
に、該第1の電源パッドおよび該第2の電源パッドによ
って前記内部回路に電源が並列に接続される、 半導体ウ
エハ。 - 【請求項8】 前記スクライブライン領域において、前
記第2の電源パッドが一列に配列されている、請求項7
に記載の半導体ウエハ。 - 【請求項9】 前記スクライブライン領域において、前
記第2の電源パッドが複数の列に配列されている、請求
項7に記載の半導体ウエハ。 - 【請求項10】 前記スクライブライン領域において、
前記第2の電源パッドが千鳥状に配列されている、請求
項7に記載の半導体ウエハ。 - 【請求項11】 前記第2の電源パッドが、さらに前記
チップ領域の中にも設けられている、請求項7〜10の
いずれかに記載の半導体ウエハ。 - 【請求項12】 半導体チップの動作状態をチェックす
る試験方法であって、該半導体チップは、所定の機能を
発揮する内部回路と、該内部回路に信号を入出力するた
めに使用される信号パッドと、実装時及びプローブを使
用した動作試験時の両方において該内部回路に電力を供
給するために使用される第1の電源パッドと、を備えて
おり、該方法は、 半導体ウエハの上に該半導体チップのパターンを形成す
る際に、該半導体チップが形成される複数のチップ領域
を区分するスクライブライン領域に、プローブを使用し
た動作試験時にのみ該内部回路に電力を供給するために
使用される少なくとも1つの第2の電源パッドを形成す
る工程と、該プローブを使用して該第1の電源パッドと該第2の電
源パッドから該内部回路に電力を供給して、 該半導体チ
ップが所定の機能を発揮するかどうかをチェックする動
作試験工程と、 該スクライブライン領域に沿って該半導体ウエハから個
々の該半導体チップをカットして、同時に該スクライブ
ライン領域に形成された該第2の電源パッドを除去する
工程と、を包含する試験方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32769195A JP3522426B2 (ja) | 1994-12-19 | 1995-12-15 | プローブ試験用の電源パッドを有する半導体チップ及び半導体ウエハ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31448694 | 1994-12-19 | ||
JP6-314486 | 1994-12-19 | ||
JP32769195A JP3522426B2 (ja) | 1994-12-19 | 1995-12-15 | プローブ試験用の電源パッドを有する半導体チップ及び半導体ウエハ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08227921A JPH08227921A (ja) | 1996-09-03 |
JP3522426B2 true JP3522426B2 (ja) | 2004-04-26 |
Family
ID=26567962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32769195A Expired - Fee Related JP3522426B2 (ja) | 1994-12-19 | 1995-12-15 | プローブ試験用の電源パッドを有する半導体チップ及び半導体ウエハ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3522426B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4234244B2 (ja) | 1998-12-28 | 2009-03-04 | 富士通マイクロエレクトロニクス株式会社 | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
JP2005091065A (ja) | 2003-09-16 | 2005-04-07 | Oki Electric Ind Co Ltd | 半導体装置への動作電圧供給装置及び動作電圧供給方法 |
JP2008241722A (ja) * | 2008-06-02 | 2008-10-09 | Oki Electric Ind Co Ltd | プローブカード及び半導体装置の製造方法 |
JP2011228375A (ja) * | 2010-04-16 | 2011-11-10 | On Semiconductor Trading Ltd | 半導体装置 |
JP2011249366A (ja) | 2010-05-21 | 2011-12-08 | Panasonic Corp | 半導体装置及びその製造方法 |
JP5658623B2 (ja) * | 2011-06-22 | 2015-01-28 | ルネサスエレクトロニクス株式会社 | 半導体チップ及びその製造方法、並びに半導体パッケージ |
-
1995
- 1995-12-15 JP JP32769195A patent/JP3522426B2/ja not_active Expired - Fee Related
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---|---|
JPH08227921A (ja) | 1996-09-03 |
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