KR100460470B1 - 웨이퍼레벨번-인공정및시험 - Google Patents

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이고르 와이. 칸드로스
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Abstract

반도체 장치의 웨이퍼 레벨 번-인 공정 및 시험을 수행하기 위한 기술은 상호접속 기판에 장착되거나 또는 그 내부에 합체된 ASIC와 같은 능동 전자 소자와, ASIC와 시험 중인 웨이퍼(WUT) 상의 복수개의 시험 중인 장치(DUT) 사이에 상호접속을 수행하는 금속성 스프링 접촉 요소를 포함하며, 이들 모두는 ASIC가 DUT의 번-인 온도와는 독립적으로 그리고 번-인 온도보다 현저하게 낮은 온도에서 작동될 수 있도록 진공 용기 내에 배치된다. 스프링 접촉 요소는 DUT 또는 ASIC에 장착될 수 있으며, ASIC와 DUT를 정렬시키거나 상호 접속시킬 때에 허용 오차 제한을 경감시키도록 펼쳐질 수 있다. 상호접속 횟수의 현저한 감소와 그 결과인 상호접속 기판의 단순화가 실현될 수 있는데, 이는 ASIC가 호스트 콘트롤러로부터 비교적 적은 수의 신호 라인에 걸쳐 DUT를 시험하기 위한 복수개의 신호를 수신하고 ASIC와 DUT 간의 비교적 다수의 상호접속부에 걸쳐 상기 신호들을 보급할 수 있기 때문이다. ASIC는 또한 호스트 콘트롤러로부터의 제어 신호에 응답해서 상기 신호들 중 일부분을 발생시킬 수 있다. 물리적 정렬 기술이 또한 기재되어 있다. ASIC의 정면 상의 미세 기계가공된 만입부가 스프링 접촉 요소의 자유 단부를 포집할 수 있게 해준다. ASIC의 배면과 이들이 장착되는 상호접속 기판의 정면 상의 미세 기계가공된 특징부는 지지 기판 상에서의 복수개의 ASIC의 정밀한 정렬을 용이하게 한다.

Description

웨이퍼 레벨 번-인 공정 및 시험 {WAFER-LEVEL BURN-IN AND TEST}
〈관련 출원에 대한 상호 참조〉
본 특허 출원은 통상적으로 소유되어 함께 계류 중인 1995년 5월 26일자로 출원된 미국 특허 제08/452,255호(이하 "모출원"이라 함)와 1995년 11월 13일자로 출원된 대응 PCT 특허 출원 제US95/14909호의 일부 연속 출원이며, 상기 2개의 출원은 통상적으로 소유되어 함께 계류 중인 1994년 11월 15일자로 출원된 미국 특허 제08/340,144호와 1994년 11월 16일자로 출원된 대응 PCT 특허 출원 제US64/13373호의 일부 연속 출원이며, 상기 2개의 출원은 통상적으로 소유되어 함께 계류 중인 1993년 11월 16일자로 출원된 미국 특허 출원 제08/152,812호(지금은 1995년 12월 19일자로 허여된 미국 특허 제5,476,211호)의 일부 연속 출원이며, 상기 모든 출원은 본 명세서에 참조되어 합체된다.
또한, 본 특허 출원은 통상적으로 소유되어 함께 계류 중인 이하의 미국 특허 출원의 일부 연속 출원이다:
1995년 9월 21일자로 출원된 제08/526,246호(PCT/US95/14843, 1995.11.13);
1995년 10월 18일자로 출원된 제08/533,584호(PCT/US95/14842, 1995.11.13);
1995년 11월 9일자로 출원된 제08/554,902호(PCT/US95/14844, 1995.11.13);
1995년 11월 15일자로 출원된 제08/558,332호(PCT/US95/14885, 1995.11.15);
1995년 12월 18일자로 출원된 제08/573,945호(PCT/US96/07924, 1996.5.24);
1996년 2월 15일자로 출원된 제08/602,179호(PCT/US96/08328, 1996.5.28);
1996년 2월 21일자로 출원된 제60/012,027호(PCT/US96/08117, 1996.5.24);
1996년 2월 22일자로 출원된 제60/012,040호(PCT/US96/08275, 1996.5.28);
1996년 3월 5일자로 출원된 제60/012,878호(PCT/US96/08274, 1996.5.28);
1996년 3월 11일자로 출원된 제60/013,247호(PCT/US96/08276, 1996.5.28); 및
1996년 5월 17일자로 출원된 제60/005,189호(PCT/US96/08107, 1996.5.24)
(가특허 출원을 제외한) 모든 출원은 전술된 모출원의 일부 연속 출원이며, 모든 출원은 본 명세서에 참조되어 합체된다.
또한, 본 특허 출원은 통상적으로 소유되어 함께 계류 중인 이하의 미국 특허 출원의 일부 연속 출원이다:
칸드로스(Khandros)와 페더젠(Pedersen)에 의해 1996년 11월 13일자로 출원된 제60/030,697호 및 1996년 12월 13일자로 출원된 제60/-tbd-호
〈발명의 기술 분야〉
본 발명은 대체로 반도체 장치를 실행하는 것에 관한 것이며, 특히 기지의 양호한 다이(known good die, KGD)를 확인하기 위해 반도체 장치 상에서 시험 및 번-인(burn-in) 공정을 수행하는 것에 관한 것이며, 특히 [웨이퍼로부터 단일화(singulated)되거나 "다이스 가공(diced)"되기 전에] 웨이퍼 레벨에서 반도체 장치를 실행하는 것에 관한 것이다.
〈발명의 배경〉
마이크로프로세서에서 메모리 칩까지의 반도체 장치는 실리콘 웨이퍼 상에 에칭(etching), 마스킹(masking), 퇴적(depositing) 등의 긴 일련의 공정 단계를 수행함으로써 제조된다. 통상의 실리콘 웨이퍼는 6 인치 또는 그 이상의 직경을 갖는 디스크 형상이다. 통상적으로 서로 동일한 많은 반도체 장치는 규칙적인 직사각형 어레이에 위치시킴으로써 단일 실리콘 웨이퍼 상에 제조된다. 절단선[선침 스트리트(scribe street)]이 웨이퍼 상의 인접한 반도체 장치 사이에 배치된다. 결국, 장치는 선침 스트리트를 따라 절단(sawing)함으로써 웨이퍼로부터 단일화된다.
웨이퍼 상의 결함 또는 공정 중의 하나 이상의 결함으로 인해 반도체 장치들 중 특정한 하나의 장치가 설계된 바와 같이 작동하지 않으며, 이러한 결함은 초기에 나타날 수도 있고 장치가 연장된 기간 동안 사용된 후에야 비로소 명백해질 수도 있다. 따라서, 어떤 장치가 양호하고 불량한 지를 확인하기 위해 연장된 기간 동안 장치를 시험하고 전기적으로 실행하는 것이 중요하다.
통상적으로, 반도체 장치는 웨이퍼로부터 단일화(분리)되고, 최종 "패키지" 형태로 조립되는 다른 긴 일련의 "백-엔드(back-end)" 공정 단계를 거친 후에만 실행(번-인 및 시험)된다.
"전체적인" 견지에서 보면, 종래 기술의 통상적인 "백-엔드" 공정 흐름은 이하와 같다[웨이퍼 팹(fab)부터 시작함]:
웨이퍼 소트(sort) #1;
레이저 수리;
웨이퍼 소트 #2;
웨이퍼 절단;
다이 부착, 와이어 본드, 캡슐화, 납 트림 및 형성, 납 도금과 같은 패키지 조립 공정;
전기 시험;
번-인;
전기 시험; 및
제품의 표시와 선적.
현재의 반도체 장치는 종종 수백개의 단자들(즉, 전원, 접지, 입력/출력 등과 같은 "패드")을 포함하며, 현재의 반도체 웨이퍼는 종종 수백개의 반도체 장치를 포함함으로써, 각각의 웨이퍼가 다이를 웨이퍼로부터 단일화하기 전에 웨이퍼 레벨에서 시험 및/또는 번-인 공정을 수행하기 위해(즉, 일시에 모든 다이를 시험함) 액세스(access)될 필요가 있는 수만개의 패드 또는 시험 지점을 갖게 한다. 정밀한 정렬도 인접한 패드 사이의 4 mil 정도로 가까운 간격(피치)을 다룰 때 중요한 문제이다. 역시, 웨이퍼로부터 단일화되기 전에 반도체 장치 상의 시험 및/또는 번-인 공정을 수행하는 것은 오래 동안 노력해온 목표였다.
미국 특허 제5,570,032호[아트킨스 등(Atkins, et al.); "마이크론 특허"; 10/96]는 번-인되는 웨이퍼(14)가 인쇄 회로 기판 상의 작은 전도성 지주(15)를 사용하여 웨이퍼 상의 각 다이 상의 패드와 전기 접촉하는 인쇄 회로 기판(13)에 결합되는 웨이퍼 스케일 번-인 장치 및 공정을 기재하고 있다. 인쇄 회로 기판과의 정밀한 전체 웨이퍼의 정렬은 평행한 상태로 웨이퍼 상의 모든 다이들을 시험하는 것을 허용하기 위해 요구되며 각각의 다이를 개별적으로 탐침으로 검사할 필요성이 제거된다. 장비에는 번-인 공정과 시험을 위해 필요한 웨이퍼 온도를 생성하기 위해 가열 요소와 냉각 채널이 설비된다. 이용 방법은 번-인 및 시험을 지나 결함이 있는 다이의 처리를 제거한다. 마이크론 특허의 도1은 웨이퍼 형태 제조품을 선적하는 데의 종래 기술 공정 단계의 일반적인 개략을 제공한다. 마이크론 특허의 도8은 웨이퍼 스케일 번-인 공정 및 시험의 기재된 방법을 이용할 때 웨이퍼 형태 제조품을 선적하는 데의 종래 기술 공정 단계의 유사한 개략을 제공한다. 감소된 접속부와 제어 논리 소자(마이크로프로세서, 다중 채널 등)를 갖는 인쇄 회로 기판을 제공하는 것과, 인쇄 회로 기판 내에 포함된 전시험 전자 장치를 제공하는 것(5 컬럼, 53 행 내지 60 행 참조)이 또한 가능하다는 것이 마이크론 특허에서 제안되었다.
미국 특허 제5,532,610호(쯔지데 등; "엔이씨(NEC) 특허"; 7/96)는 시험 기판과, 시험될 웨이퍼 상에 배치된 칩들을 활성화시키기 위한 시험 기판 상에 배치된 능동 회로와, 패드가 정렬된 상태로 배치되며 시험 기판이 웨이퍼 상에 놓여질 때 칩의 결합 패드가 웨이퍼 상에 배치되도록 위치되며 시험 기판의 정면 상에 배치된 복수개의 패드가 있는 시험 반도체 웨이퍼용 장비를 기재하고 있다. 시험 기판(2)은 상기 방식으로 시험되는 웨이퍼(1)와 동일한 재료로 만들어진 웨이퍼일 수 있다. 시험 기판(웨이퍼)(2) 상에서, 도선(7)은 패드(4)로부터 연장되며 전원, 접지선(18), 입/출력선(9), 및 칩 선택선(10)에 접속되어 있다. 엔이씨 특허의 도4는 실리콘 웨이퍼로 구성된 시험 장비(16)를 도시하고 있으며, 실리콘 웨이퍼의 배면은 정렬 표시로서 역할할 수 있는 4각 피라미드 형상의 구멍(21)을 갖기 위해 에칭됨으로써 시험 기판(16)을 시험될 웨이퍼(17)와 레지스트 상태로 만들기가 용이하다.
미국 특허 제5,434,513호 (후지이 등; "롬(Rohm) 특허"; 7/95)는 범프(bump) 전극이 시험 기판으로서 채용된 중간 반도체 웨이퍼의 바닥면 상에 형성되며 픽업(pickup) 전극과 제어 전극이 시험 기판의 상부(반대)면 상에 형성된 중간 반도체 웨이퍼를 사용하는 반도체 웨이퍼 시험 장비를 기재하고 있다. 스위칭 회로가 중간 반도체 웨이퍼에 형성되며, 제어 전극을 통해 시험기로부터 제공된 스위칭 제어 신호에 따라 범프 전극들 중 선택된 하나의 전극을 픽업 전극으로 접속시키는 역할을 한다. 픽업 전극과 제어 전극은 포고(pogo) 핀을 통해 시험기에 접속되어 있다.
미국 특허 제5,497,079호(야마다 등; "마쯔시다 특허"; 3/96)는 복수개의 반도체 시험 칩(2)이 주기판(4)의 한쪽 측면에 장착되며 시험될 반도체 집적 회로 칩(1)의 복수개의 아이템이 주기판(4)의 반대쪽 측면에 장착된 반도체 시험 장비와, 반도체 시험 회로 칩과, 탐침 카드를 기재하고 있다. 컴퓨터(3)가 반도체 시험 칩(2)을 제어하기 위해 제공된다. 주시험 기능이 시험 회로 칩(2)으로 합체되었으므로 시험 결과를 선택하기 위한 컴퓨터(3)가 저가의 컴퓨터일 수 있다. 마쯔시다 특허의 도5, 도7 및 도10은 시험 패턴 생성 수단과, 시험 패턴을 시험될 장치에 적용하기 위한 드라이버와, 데이터 소팅 수단과, 저장된 출력 데이터가 실패인지 아닌지를 판단하기 위한 데이터 판단 수단과, 판단 결과를 워크스테이션으로 전송하기 위한 수단을 갖는 대표 반도체 시험 회로 칩(2)을 도시하고 있다. 마쯔시다의 특허의 도12는 복수의 반도체 시험 칩(2)이 탐침 카드(103)에 장착되고, 복수의 탐침 니들(needle, 104)이 탐침 카드로부터 연장되며(추측컨대, 탐침 카드의 반대면으로부터), 웨이퍼(106)가 시험되는 웨이퍼 시험에 사용되는 반도체 시험 장치의 구조를 도시한다. 제어 신호가 워크스테이션으로부터 반도체 시험 회로 칩으로 전달되면, 반도체 시험 칩은 반도체 웨이퍼에 형성된 반도체 집적 회로의 시험을 시작한다.
일반적으로 웨이퍼 레벨 시험의 설계 이행시의 종전의 시도는 시험되는 웨이퍼상의 대응 패드와 접촉하는 복수개의 접촉 요소들을 단일 시험 기판에 제공하는 것을 포함한다. 전술한 바와 같이, 이는 수만개의 접촉 요소들과 극도로 복잡한 상호접촉 기판들을 필요로 할 수 있다. 예를 들어 8인치 웨이퍼는 500개의 16 MB DRAM을 포함할 수 있으며, DRAM은 각각 60개의 결합 패드를 가지므로 총 30,000개의 접속부를 포함할 수 있다. 시험 중인 웨이퍼(wafer under test, WUT)에는 30,000개의 접속부가 있고, 중간 기판에 30,000개의 추가 접속부가 있고, 시험 전자 회로부에 30,000개의 추가 접속부가 있고, 제어 전자회로부의 결정되지 않은 수의 접속부가 있다. 또한 현대의 반도체 장치의 미세 피치 요구는 시험 기판을 시험되는 웨이퍼와 함께 위치시킬 때 아주 고도의 공차가 유지될 것을 필요로 한다.
〈발명의 요약〉
본 발명의 목적은 웨이퍼 레벨 번-인 공정 및 시험을 수행하는 향상된 기술을 제공하는 것이다.
본 발명의 다른 목적은 종래의 기술이 허용하는 것보다 월등한 물리적 품질과 높은 신뢰성 수준을 갖는 완성된 장치를 만드는 일련의 웨이퍼 레벨 공정 단계들을 가능하게 함으로써 반도체 제조의 경비를 줄이는 것이다.
본 발명에 의하면 반도체 장치는, 그것들이 제조되는 실리콘 웨이퍼로부터 단일화 되기전에 웨이퍼 레벨에서 실행된다. 본 명세서에서 용어 "실행(exercise)"은 반도체 장치에 번-인 및 기능 시험을 수행하는 것을 포함하나 그에 제한되지는 않는다. 시험 중인 웨이퍼(WUT)상의 단일화되지 않은 복수개의 시험 중인 반도체 장치(devices under test, DUT)와, 스프링 접촉 요소와 같은 상호접속 요소들을 사용하는 시험 기판 사이에 복수개의 가압 접속이 이루어져 그 사이에 가압 접속을 실행한다. 스프링 접촉 요소들은 바람직하게는 기부에서 WUT에, (즉 WUT상의 DUT)에 직접 장착되어 WUT의 표면 위의 공통 평면으로 연장되는 자유 단부들을 갖는다. 시험 기판은 바람직하게는 WUT와 잘 상응하는 열팽창계수를 갖는다. 또는 스프링 접촉 요소들은 시험 기판에 장착된다.
본 발명의 한 태양에 의하면, 스프링 접촉 요소는 펼쳐지도록 또는 그 기부에서보다 선단에서 더 큰 피치를 갖도록 WUT상에 배열된다. 스프링 접촉 요소는 적절하게는 모출원에 설명된 것과 같은 복합 상호접속 요소이다.
본 발명의 일실시예에서 시험 기판은 상대적으로 큰 상호접속 기판과, 상호접속 기판에 장착되고 연결된 복수개의 상대적으로 작은 기판들을 포함한다. 각 작은 기판은 DUT들 중 하나의 크기(면적)보다 작은 크기(면적)을 갖는다. 작은 기판은 상호접속(지지) 기판의 전방(WUT와 대면하는)면상에 배치된다. 또한 하나의 작은 기판이 개별 DUT보다 크고 2개 이상의 DUT와 "상응(mate)"하는 것이 가능하다. 작은 기판은 적절하게는 특정 응용 집적 회로(application-specific integrated circuits, ASIC)와 같은 능동 반도체 장치이다. ASIC의 설계는 (예를 들어 호스트 콘트롤러와 같은) 외부 공급원으로부터 시험 기판에 공급되는 신호의 수가 최소화될 수 있게 이루어진다.
DUT에 장착된 스프링 접촉 요소의 경우, 스프링 접촉 요소의 선단은 바람직하게는 그 장착된 기부보다 더 넓은 간격이 되도록 펼쳐지고, ASIC에는 정렬 공차를 완화시키기 위해 여분의 크기를 가질 수 있는 포집(capture) 패드(단자)가 제공된다. 스프링 접촉 요소의 선단은 펼쳐질 수 있으나, 그것이 장착되는 DUT의 영역 내에 그보다 작은 영역에 배치된다. DUT를 실행하는 ASIC은 스프링 접촉 요소의 선단의 면적에 대응하는 크기이다.
본 발명의 실시예에서, ASIC에는 그 전방면에 만입부가 제공되고, 각 만입부는 DUT에 장착된 대응 스프링 접촉 요소의 선단을 수용한다. 이 만입부는 ASIC의 표면에 직접 형성되거나 ASIC의 표면 위에 배치된 층에 의해 제공될 수 있다. 선단을 수용한 후에 ASIC은 횡방향으로 이동되거나 (평면에서) 회전되어 만입 특징부의 측벽과 스프링 접촉 요소의 선단을 결합시킬 수 있다.
본 발명의 일태양에 의하면, 상호접속(지지) 기판에 대한 복수의 ASIC의 정확한 정렬을 보장하기 위한 수단이 제공되고, 수단은 ASIC의 배면상의 만입부와 상호접속 기판의 전방면상의 대응 만입부와, ASIC과 상호접속 기판 사이에 배치된 구를 포함한다.
본 발명의 일태양에 의하면, 시험 기판은 WUT의 온도보다 낮은 온도에 유지된다. 이는 WUT상의 DUT가 상호접속 기판에 장착되는 ASIC의 예상 수명에 악영향을 미치지 않고 그 번-인을 가속시킬 목적으로 더 높은 온도로 상승될 수 있게 한다. WUT와 밀접하게 상응하는 시험 기판의 열팽창 계수에 의해, 이는 WUT보다 시험 기판의 열챙창을 중요하지 않은 더 작은 양으로 제한한다. WUT 및 시험 기판 사이의 현저한 온도차는 전체 장치(WUT 및 시험 기판)를 진공 환경에 배치함으로써 용이하게 보존된다.
사용할 때 시험 기판은 상온에서 WUT와 접촉하도록 배치된다. ASIC의 전방면상의 (예를 들어 만입부인) 포집 특징부는 스프링 접촉 요소를 제 위치에 유지한다. 그후 DUT에 전력이 공급될 수 있다. 진공 환경은 전력이 공급된 DUT로부터의 열이 ASIC을 가열하는 것을 방지하여, ASIC이 DUT의 번-인 온도보다 많이 낮은 온도에서 조작될 수 있게 한다.
본 발명의 일태양에 의하면, DUT를 시험하는 신호가 외부 공급원(호스트 콘트롤러)에 의해 비교적 소수의 라인에 의해 직렬 데이터 흐름과 같은 제1 포맷으로 공급되고, DUT와 접촉하는 스프링 접촉 요소들의 개별적인 비교적 많은 수를 위한 개별 신호와 같은 제2 포맷으로 변환된다. 또는 DUT를 시험하는 신호들의 적어도 일부분이 외부 호스트 콘트롤러에 의해 공급되는 것이 아니라, ASIC 내에서 발생될 수 있다.
본 발명의 일태양에 의하면, ASIC은 호스트 콘트롤러로의 이어지는 전송을 위해 DUT로부터의 시험 결과를 축적(감시)할 수 있다. 이 정보(시험 결과)는 개별적으로 DUT 각각을 특징짓는 데 사용될 수 있다. 또는 DUT로부터의 시험 결과에 기초하여 ASIC은 부가적인 시험 및/또는 임계 시험을 실패한 DUT상의 번-인을 종료시킬 수 있다.
본 발명의 다른 실시예에서 ASIC은 실리콘 웨이퍼에 장착되는 것이 아니라 실리콘 웨이퍼상에 직접 제조될 수 있다. 여분이 제공되어 결함있는 ASIC이나 그 일부분이 서로 전기적으로 대체될 수 있게 한다.
본 발명의 장점은 ASIC이 염가로 만들어질 수 있고, ASIC의 각 "유형"이 특정 유형의 DUT를 수용하도록(상응하도록) 특별히 설계될 수 있다는 것이다.
종래의 번-인 기법은 그 온도를 상승시키기 위해 대류 오븐에 DUT를 위치시키는 것을 포함한다. 본 발명에서 ASIC을 그같은 반복되는 가열 사이클을 거치게 하는 것은 일반적으로 바람직하지 않다. 본발명에 의하면, DUT와 ASIC은 서로 접촉하게 되고 DUT에는 번-인을 수행하기 위해 전력이 공급된다. 이는 열이 DUT에 의해 발생되게 하고, 대부분의 경우에 추가 열원없이 DUT의 온도 상승 요구를 만족시키는 충분한 열이 발생한다.
본 발명의 일태양에 의하면, DUT 및 시험 기판(상호접속 기판 및 그에 장착된 ASIC)의 조립체는 진공 환경에 배치되고, ASIC이 받는 유일한 열은 ASIC과 DUT 사이의 전기 접속을 실행하는 스프링 접촉 요소를 따라 ASIC에 전도되는 소량의 열이다. DUT 기판 및 시험 기판은 그 유체가 상이한 콘트롤러로 가는 액체 냉각 척(chuck)과 접촉한다. DUT 기판은 패키지 부분과 함께 수용될 수 있는 것보다 일반적으로 더 높은 고온의 영향을 받게 되고 시험 기판은 시험기의 크게 향상된 전기 작동을 가능하게 하는 실내 온도로 또는 그 이하로 유지된다.
본 발명의 장점은 DUT가 ASIC과 직접 접촉하고, ASIC을 지지하는 상호접속 기판이 호스트 컨트롤러로부터의 매우 적은 신호를 받는 저밀도 배선 기판으로 될 수 있고, ASIC 자체가 WUT 상의 다수의 DUT의 실행에 요구되는 상당한 크기(일예로, 30,000)의 많은 신호를 발생시킨다는 점이다.
본 발명의 장점은 DUT 작동이 ASIC에 열적 압력을 가함이 없이 반도체 공정에 의해 허용된 실내 온도 이하로부터 최대 온도 까지의 넓은 온도 범위에 걸쳐 확실하게 행해질 수 있다는 점이다.
본 발명은 전체 웨이퍼-레벨 조립 공정에 대한 가능한 한 최상의 기술을 제공한다.
본 발명의 다른 목적, 특징 및 장점은 다음의 설명으로부터 잘 알 수 있을 것이다.
〈도면의 간단한 설명〉
본 발명의 바람직한 실시예를 더 상세히 참고 하기로 하며, 그 예는 첨부 도면에 도시되어 있다. 본 발명은 이러한 바람직한 실시예에 대해 기재하고 있지만, 그것은 본 발명의 사상 및 범주를 이러한 특정 실시예로 제한하기 위한 것이 아님을 알 수 있다.
도1A는 본 발명에 따른 웨이퍼 레벨 번-인 및 시험 방법을 수행하기 위한 장치의 측면 단면도.
도1B는 본 발명에 따른 (실선으로 도시된) DUT 위에 놓인 (점선으로 도시된) ASIC과 같은 소형 시험 기판의 평면도.
도1C는 본 발명에 따른 도1B의 DUT의 개략 사시도.
도1D는 본 발명에 따른 도1B의 ASIC의 전방면의 평면도.
도1E는 본 발명에 따른 (실선으로 도시된) 2 개의 DUT 위에 놓인 (점선으로 도시된) ASIC과 같은 소형 시험 기판의 평면도.
도2는 본 발명에 따른 ASIC와 DUT 간에 접촉을 이루게 하기 위한 또 다른 실시예의 측면도.
도3A는 본 발명에 따라 DUT에 장착된 스프링 접촉 요소의 팁과 접촉하도록 도1D에 도시된 결합 패드인 접촉 특징부를 갖는 다수의 ASIC 중 하나의 ASIC의 측면 단면도.
도3B는 본 발명에 따라 DUT에 장착된 스프링 접촉 요소의 팁과 접촉하기 위한 특징부를 갖는 다수의 ASIC 중 하나의 ASIC의 또 다른 실시예의 측면 단면도.
도3C는 본 발명에 따라 DUT에 장착된 스프링 접촉 요소의 팁과 접촉하기 위한 특징부를 갖는 또 다른 실시예를 도시한 하나의 ASIC의 측면 단면도.
도4는 본 발명에 따라 상호접속 기판에 정밀 정렬을 보증하기 위한 그 후방면 상의 특징부를 갖는 다수의 ASIC 중 하나의 ASIC의 측면 단면도.
도5는 본 발명에 따른 ASIC들과 상호접속 기판 간의 전기 접속을 이루게 하는 기술을 도시한 측면도.
도5A, 도5B 및 도5C는 본 발명에 따라 본 발명의 ASIC와 같은 전기 요소의 전방면으로부터 ASIC의 후방면으로의 전기 통로를 제공하기 위한 기술을 도시한 측면 단면도.
도6A 및 도6B는 본 발명에 따라 스프링 접촉 요소를 DUT에 장착하기 위한 기술을 도시한 측면 단면도.
도6C는 본 발명에 따른 도6B의 스프링 접촉 요소의 사시도.
도7은 본 발명에 따라 본 발명의 구체적 설명을 위해 접속성 및 전체적 기능성을 도시한 (도1A와 비교한) 본 발명의 장치의 개략도.
〈발명의 상세한 설명〉
도1A는 본 발명에 따른 웨이퍼 레벨 번-인 공정 및 시험의 방법을 수행하기 위한 장치(100)를 도시한 것이다. 시험 중인 웨이퍼(WUT)는 (WUT를 본 명세서에서 대개 소자(102)로 부르게 되는) WUT 상에 형성된 반도체 장치(102a, 102b, 102c, 102d)가 (관측되는 바와 같이) 상향 대향하도록 온도 제어 진공척(104)과 같은 적절한 지지체 상에 배치된다.
(ASIC, 대개 소자(106)로서 불리는) 응용 집적 회로와 같은 다수의 (도시된 많은 것 중 4 개의) 비교적 소형의 능동 전자 소자(106a, 106b, 106c, 106d)는 WUT(102)와 같은 대개 동일한 크기(즉, 직경)인 비교적 큰 상호접속 기판(기부판)(108)에 장착된다. 일예로, 상호접속 기판(108)과 WUT(102)는 모두 8 또는 12 인치의 직경을 갖는다. 전자 요소(ASIC)(106)와 상호접속 기판(108)은 함께 "시험 기판"을 구성한다.
WUT(102)는 시험될 복수개의 (도시된 많은 것 중 4 개의) 반도체 장치(102a, 102b, 102c, 102d), 또는 시험 중인 장치(DUT)를 포함한다.
복수개의 (도시된 많은 것 중 4 개의) 스프링 접촉 요소(110)는 그 기부에 의해 각각의 DUT의 전방면(도면에서 보았을 때) 상부면에 장착되고, DUT의 전방면 위의 공통 평면으로 연장하는 팁을 구비한다. 이러한 스프링 접촉 요소는 적절하기는 하지만, 모출원의 독립적인 형태의 긴 복합 상호접속 요소에 한정되지 않는다.
사용할 때에, 시험 기판(106, 108)과 WUT(102)는 스프링 접촉 요소(110)의 팁이 ASIC(106)의 전방면 상에서 (도1D에 도시된) 대응 단자(접촉 패드)(120)에 가압 전기 접속을 이룰 때까지 (서로를 향해) 소정 정렬 상태로 된다. WUT와 시험 기판 주위에 배치된 안내핀(112)은 정밀 정렬을 보증한다.(상호접속 기판은 WUT 보다 더 큰 직경을 구비할 수 있고, 안내핀은 상호접속 기판 내의 대응 가이드 구멍을 관통할 수 있다.) WUT 면 상에 적절히 배치된 압축 멈춤부(블록 링)(114)는 접촉 패드(120)에 대해 압박될 때 스프링 접촉 요소(110)의 팁이 편향되는 이동량, 즉 거리를 제한한다.
도1A에 도시된 대로, 호스트 컴퓨터(116)는 상호접속 기판(108)을 통해 ASIC(106)에 신호를 제공한다. 이러한 신호들은 다수의 DUT를 실행하기 위한 시험 신호들이다. WUT 상의 DUT들이 대개 서로 동일하기 때문에, 한 쌍의 시험 신호(벡터)는 다수의 DUT를 위해 발생될 수 있다. 대안으로, 시험 벡터는 호스트 컴퓨터의 전체적인 제어 하에서 각각의 ASIC에 의해 발생된다. 전력(일예로, Vdd 및 Vss)은 또한 ASIC(106)을 통해 전력 공급부(118)로부터 DUT로 적절히 공급(일예로, ASIC를 통해 직접 공급)된다.
상호접속 기판(108)은 실제로 배선 (상호접속) 기판이고, WUT(102)와 동일한 열 팽창 계수를 갖는 실리콘 웨이퍼인 것이 바람직하다. ASIC(106)은 ASIC의 전방(도면에서 보았을 때, 기부)면 사이에서 지지 기판의 전방(도면에서 보았을 때, 기부)면으로 연장하는 결합 와이어에 의해 상호접속 기판에 적절히 연결된다.
본 발명의 중요한 특징은 DUT와 ASIC 사이를 (스프링 접촉 요소(110)를 통해) 직접 연결시킨다는 점이다. 상기 장소는 전체 시스템의 접속 중에서 대다수가 이루어지는 장소이며(이하에서 이를 상세하게 설명하기로 함), 매우 적은 수(극소수)의 접속이 상호접속 기판(108) 자체 내에 이루어질 필요가 있다. ASIC와 DUT 사이의 직접 접속은 ASIC을 상호접속 기판의 DUT측(전방면)에 배치시킴으로써 용이해진다. 예컨대, ASIC이 배치된 위치와 무관하게, DUT로의 수만개(예컨대, 30000개)의 접속이 상호접속 기판(즉, ASIC을 통하지 않고 상호접속 기판에 배치된 여러 종류의 스프링 접촉 요소에 의해)을 통해 이루어졌더라면, 이러한 30,000개의 접속수는 상호접속 기판 내에 진입되어야 했을 것이다. 이하에 상세하게 설명된 바와 같이, 이러한 수만개의 신호는 호스트 콘트롤러로부터 상호접속 기판을 통해 ASIC까지 진입되는 극소수(예컨대, 4개)의 신호에 따라 ASIC 자체에 의해 DUT에 직접 발생될 수 있다.
WUT(102) 및 시험 기판(106/108)은 본 발명의 기술이 고진공 또는 기타 제어되는 대기 조건을 포함하는 적어도 일부 진공에서 수행될 수 있도록 진공 발생원(도시되지 않음)과 연통된 상태로 기밀 용기(130) 내에 배치되는 것이 적절하다. 상기 언급된 바와 같이, 진공은 DUT를 ASIC으로부터 열적으로 고립시키는 것이 유리하다.
본 발명의 특징에 따르면, 시험 기판(106/108)은 번-인 동안에 WUT(102)의 온도와 전체적으로 독립적인(WUT(102)에 비해 전형적으로 상당히 낮음) 온도로 유지될 수 있도록 온도가 제어되는 척(104a)에 장착된다.
스프링 접촉 요소의 팁에 대한 패닝 아웃(fanning out)
상기 언급된 바와 같이, 현대 반도체 소자는 대략 0.0254 ㎜(4 mils)의 좁은 피치로 배치되는 대량의 결합 패드를 갖는 경우가 있다. 스프링 접촉 요소(110)는 그 기부가 DUT의 결합 패드에 장착된다. DUT로부터 균일하게(예컨대, 서로 평행하게) 돌출되도록 스프링 접촉 요소가 있지 않았다면, 그 팁도 0.0254 ㎜(4 mils) 피치였을 것이고 ASIC의 대응 포집 패드의 정렬도 어려웠을 것이다.
도1B에 도시된 바와 같이, 각각의 DUT, 예컨대 DUT(102a)는 DUT의 중심선을 따라 배열된 복수개(24개만 도시됨)의 결합 패드(107, 사각형으로 도시됨)를 갖는다. 독립된 스프링 접촉 요소(110)는 각각의 결합 패드에 장착되고, 대체로 DUT의 중심선에 90°로 배열된다. 도1B에 도시된 바와 같이, 스프링 접촉 요소는 길이가 서로 엇갈릴 뿐만 아니라 서로 대향 방향으로 연장되도록 배열될 수 있다. 예컨대, 제1 스프링 접촉 요소(110a)는 비교적 길고 DUT(106)의 중심선으로부터 제1 방향으로 제1 거리만큼 연장되며, 제2 스프링 접촉 요소(110b)는 비교적 길고 DUT(106)의 중심선으로부터 제1 방향에 대향인 제2 방향으로 제1 거리만큼 연장되며, 제3 스프링 접촉 요소(110c)는 비교적 짧고 DUT(106)의 중심선으로부터 제1 방향으로 제1 거리보다 작은 거리인 제2 거리만큼 연장되며, 제4 스프링 접촉 요소(110d)는 비교적 짧고 DUT(106)의 중심선으로부터 제2 방향으로 제2 거리만큼 연장된다.
도1B에 가장 잘 도시된 바와 같이, 스프링 접촉 요소(110)의 팁(원으로 도시됨)은 모두 DUT(106a)의 영역(외주 내의 영역)보다 작은 영역에 배치되며, 상기 작은 영역은 대응 ASIC(106a)의 영역이며, 그 외주는 도면에서 파선 직사각형에 의해 나타나 있다. 이러한 방식으로, 스프링 접촉 요소(110)의 자유 단부(팁)는 장착되는 DUT의 결합 패드(107)보다 큰 피치(간격)로 되는 것이 용이해진다.
스프링 접촉 요소(110)의 팁이, 예컨대 보다 작은 DUT를 수용하도록 도1B의 파선 직사각형에 의해 도시된 것보다 훨씬 작은 간격으로 제한되는 것은 본 발명의 범주 내이다.
도1C는 스프링 접촉 요소(110)의 기부 팁이 DUT의 중심선을 따라 배열된 도1B의 DUT(102a)의 개략 사시도이다.
도1D에 도시된 바와 같이, 본 발명의 장점은 ASIC(106)의 "포집" (결합) 패드(120)가 (DUT의 결합 패드(107)의 크기보다) 매우 크므로, 스프링 접촉 요소(110)의 팁의 위치에 대한 공차 제한을 완화시킬 수 있다는 것이다.
모출원은 상호접속 요소의 기부와 그 팁 사이의 피치 확대를 수행하면서 탄성 상호접속 요소가 반도체 소자에 장착될 수 있는 다수의 방법을 기재하고 있다.
시험 기판과 WUT 사이의 인터페이스는 DUT당 하나의 ASIC을 갖는 것으로 도시되었으며, ASIC는 각각 DUT 중 대응하는 것과 정렬된다. 다른 관계가 성립될 수 있는 것은 본 발명의 범주 내이다. 예컨대, 도1E에 도시된 바와 같이, 하나의 ASIC(126, 그 주연은 파선 직사각형에 의해 도시됨)은 두 개의 인접한 DUT(102a 및 102b)에 연장될 수 있다.
본 발명의 주요 특징은, 가능하면 DUT(102)에 밀접하게, 즉 상호접속 기판(108)의 DUT측에 배치된 ASIC(106)에는 고유한 기능이 용이하게 제공된다는 것이다. 상기 기능에 따라 많은 유리한 결과가 성취된다. 호스트 컴퓨터(116)로부터 상호접속 기판(108)으로 제공되어야 하는 신호의 수가 상당히 적어지고, 상호접속 기판에 의해 진입되어야 하는 신호의 수도 적어진다. 이러한 상호접속 기판에 대한 신호 운반 제한의 완화에 따라 상호접속 기판의 재료, 설계 및 구현에 있어서의 융통성의 확보를 통한 비용의 감소가 가능하다. DUT에 대한 ASIC의 근접 및 이에 따른 그 사이의 직접 접속에 의해 신호 경로가 길다는 불리함이 회피되고 DUT의 신속한 시험이 용이해진다.
상기 언급된 바와 같은 적절한 스프링 접촉 요소가 ASIC과 DUT 사이의 가압 접속을 수행하도록 채용될 수 있다.
스프링 접촉 요소가 DUT가 아니라 ASIC에 장착되는 것도 본 발명의 범주 내이다. 이는 도2에 도시되어 있으며, 상기에서 복수개(4개만 도시됨)의 스프링 접촉 요소(210)(110과 비교)는 그 기부에 의해 ASIC(206)에 장착되며, 스프링 접촉 요소(210)의 팁(말단부)은 DUT(202)(102와 비교)의 대응 결합 패드(도시되지 않음)로의 압력 접촉이 이루어지도록 위치된다. 즉, ASIC과 DUT 사이의 접속을 수행하기 위한 적절한 수단이 본 발명의 기술을 실용화시키도록 채용될 수도 있다. 스프링 접촉 요소 이외의 것이 마이크로범프(microbumps) 등에 제한되지 않고 ASIC 과 DUT 사이의 접속을 수행하도록 채용되는 것도 본 발명의 범주 내이다.
스프링 접촉 요소의 팁의 포집
상기 논의된 바와 같이, DUT에 장착된 스프링 접촉 요소의 팁은 ASIC의 대응 포집 패드에 대해 가압함으로써 단순히 "포집될(captured)" 수 있으며, 스프링 접촉 요소에 따라 피치 확대를 수행하여 ASIC의 매우 큰 포집 패드를 가짐으로써 공차 제한이 완화된다는 것이 나타나 있다. 이제는 스프링 접촉 요소의 팁과 ASIC 사이의 접속을 수행하는 다른 기술에 대해 논의하기로 한다.
도3A는 ASIC(306)(106과 비교)의 전방면에 배치된 결합 패드(308)(120과 비교)인 포집 패드에 따라 DUT(302)(102와 비교)에 장착된 스프링 접촉 요소(310)(110과 비교)의 팁을 포집하는 기본 실시예를 도시하고 있다.
본 발명의 일태양에 따르면, "포집(capture)"의 토폴로지 특징(topologic features)에 따라 번-인 공정 및 시험 동안에 ASIC에 대한 스프링 접촉 요소의 팁의 신뢰성있는 정렬을 보장하도록 ASIC의 전방면 내에 또는 전방면 상에 형성될 수 있다.
도3B는 상호접속 기판(도시되지 않음, 108 참조)에 장착된 복수개의 ASIC(106과 비교) 중 하나(326)와, 복수개의 DUT(322, 102a와 비교) 중 하나와, 상기 두 개 사이에 신뢰성있는 압력 접속을 수행하기 위한 기술을 도시하고 있다. 앞선 예에서와 같이, 복수개의 스프링 접촉 요소(330, 110과 비교)는 그 기부에 의해 DUT(322)의 정면에 장착되어 DUT(332)의 정면으로부터 연장된다. 상기 예에서, 스프링 접촉 요소는 그 팁(말단부)이 그 기부보다 큰(성긴) 피치로 배열된다.
복수개(2개만 도시됨)의 만입부(328)(적어도 세 개의 측면을 갖는 피라미드 형상이 적절함)는 그 정면으로부터 ASIC(322) 내로 연장된다. 상기 만입부(328)뿐만 아니라 이하에서 설명되는 다른 만입부는 미세 기계가공(micromachining) 등의 종래의 반도체 제조 기술을 사용하여 용이하게 형성된다.
이러한 만입부(328)의 측벽에 금속화(도시안됨)가 인가되고, 금속화는 ASIC(326)의 능동 소자(도시안됨)와 전기 연통 상태에 있다.
사용시, ASIC(326) 및 DUT(322)가 함께 가져와짐에 따라, 스프링 접촉 요소(330)의 팁은 만입부(328) 내로 진입하고, 그 후에 ASIC은 (도시된 바와 같이 페이지를 가로질러) 측방향으로 이동되거나 (페이지 상에서 수직인 축 둘레에서) 약간 회전되어, 신뢰성 있는 전기 가압 접속을 보장하는 충분한 힘을 가지고 스프링 접촉 요소(330)의 팁이 만입부(328)의 측벽과 결합하도록 한다.
스프링 접촉 요소의 팁을 포집하는(결합시키는) 대안적인 기술이 도3C에 도시되어 있다. 이러한 경우에, ASIC(346)(326과 비교)은 정면에 복수개(그 중 2개가 도시됨)의 패드(단자)(344)가 종래의 방식으로 형성된다. 복수개(그 중 2개가 도시됨)의 구멍(348)(328과 비교)이 관통 연장되어 접촉 패드(344)와 정렬되도록 미세 기계가공된 실리콘 다이 등의 절연 재료 층(350)은 ASIC(346)의 정면 위에 배치된다. 바꿔 말하면, 이러한 대안적인 기술에서, ASIC(346)의 표면에 만입부(328)를 직접 형성하기보다는, 별개의 상부 구조물(350)이 동등한 포집 특징부(348)를 제공한다. 앞선 예에서처럼, 포집 특징부(348)의 측벽은 금속화될 수 있고, ASIC은 DUT(도시안됨)에 대하여 측방향으로 또는 회전식으로 이동될 수 있어, ASIC(346)과 스프링 접촉 요소(340)(330과 비교) 사이에서 신뢰성 있는 전기 가압 접속을 보장하도록 한다. 실리콘 다이(350)는 질화물로 절연될 수 있다.
스프링 접촉 요소의 팁과 접촉되도록 된 ASIC 상의 수단은 울퉁불퉁하게 되어야 함을 알아야 한다. 이를 위해, 예컨대 포집 패드(120 또는 308 또는 344)는 니켈 등의 내마모성 전기 전도성 재료로 0.5 mil 내지 1.0 mil로 피복(예컨대, 도금)될 수 있다. 유사한 방식으로, 만입부(포집 특징부)(328)는 동등한 양의 니켈로 피복될 수 있다.
상호접속 기판에 대한 소형 기판의 정렬
이상에서 논의된 바와 같이, ASIC 등의 복수개의 전자 소자가 보다 큰 상호접속 기판에 장착되는 것이 바람직하다. 특히, 이는 상호접속 기판의 전체 표면에 걸쳐 양호한 능동 장치를 산출하기 위한 요구 조건을 피할 수 있게 한다. (즉, 실리콘 웨이퍼 상호접속 기판의 경우에, ASIC의 회로는 실리콘 웨이퍼 상에 직접 합체될 수 있다.) 명백하게는, 상호접속 기판에 대한 복수개의 ASIC의 정확한 정렬을 보장하도록 적절한 기구가 제공되어야 한다.
도4는 큰 상호접속 기판(408)(108과 비교)에 대한 복수개(그 중 하나가 도시됨)의 ASIC(406)(106, 206, 306, 346)의 정확한 정렬을 보장하는 기술(400)을 도시한다. 이러한 경우에, 각각의 ASIC(406)의 배면(도면에서 볼 때, 상부면)에는 전술된 만입부(328, 348)와 유사한 방식으로 적어도 2개(2개만 도시됨)의 만입부(412)가 제공되며, 만입부(412)는 ASIC(106)의 배면 내로 연장되는 적절한 피라미드 형태이다. 이러한 만입부(412)는 종래의 반도체 제조 기술을 사용하여 엄격한 공차로 석판술에 의해 한정 및 형성될 수 있다.
전술된 바와 같이 적당하게는 반도체 웨이퍼인 상호접속 기판(408)의 정면(도면에는 바닥면으로 도시됨)에는 동등한 만입부(414)가 형성된다. 이러한 만입부(414)는 마찬가지로 엄격한 공차(306과 비교)를 갖도록 종래의 반도체 제조 기술을 사용하여 형성될 수 있다.
각각의 만입부(412, 414)는 만입부가 형성되어 있는 대응하는 ASIC(406) 또는 상호접속 기판(408)의 표면을 가로질러 측정되는 치수("폭")를 갖는다. ASIC 만입부(412)의 폭은 양호하게는 상호접속 기판 만입부(414)의 폭과 동일하며, 이들 모두는 적당하게는 3 mil 내지 5 mil의 범위에 있고, 예컨대 4 mil이다.
ASIC(406)을 상호접속 기판(408)에 조립하기 위하여, 만입부(412, 414)의 폭과 동등한 직경을 갖는 작은 구[볼(ball)](420)가 만입부(412)와 대응하는 만입부(414) 사이에 배치되어, 상호접속 기판(408)의 정면 상에서 ASIC(406)이 정확하게 정렬되게 한다. 볼(420)의 직경은 양호하게는 만입부(412, 414)의 폭보다 약간, 예컨대 2 + 1 mil만큼 크며, 이는 상호접속 기판(408)의 정면(도면서 볼 때 바닥면)과 ASIC(406)의 배면(도면에서 볼 때 상부면) 사이에 제어된 치수의 작은 간극이 있게 한다. 예컨대, (도면서 볼 때 수직으로) 간극의 치수는 2 내지 5 mil의 범위에 있다.
양호하게는 열 전도성인 적당한 접착제(도시안됨)가 간극(즉, ASIC과 상호접속 기판의 대향한 면들 사이)에 배치되어, ASIC을 상호접속 기판에 고정하도록 한다. 적당한 접착제의 일례는 은이 충전된 에폭시(silver-filled epoxy)이며, 접착제는 양호하게는 결함있는 ASIC이 (적당한 용제 또는 열에 의해) 제거되고 교체될 수 있게 하는 종류의 것이다.
본 발명의 범주 내에서 ASIC을 상호접속 기판에 정렬시키는 임의의 적당한 기구가 채용될 수 있다. 예컨대, 전술된 제PCT/US96/08117호에 설명된 큰 기판(예컨대, 622)과 작은 기판(예컨대, 620)을 정렬시키는 정렬 기술에 대해 관심이 향하고 있다. 예컨대, 본 발명의 범주 내에서, ASIC의 배면에 상당한 크기(예컨대, 10 mil X 20 mil의 직사각형 등)의 납땜 특징부가 제공되고, 상호접속 기판의 정면에는 동등한 크기의 납땜 특징부가 제공되며, 땜납(또는 금-주석) 예비성형체가 이들 사이에 배치되고 다시 유동되어서, 액체 상태에 있는 땜납에 의해 가해지는 표면 장력이 상호접속 기판에 대한 ASIC의 정확한 정렬을 보장할 것이다.
상호접속 기판에 대한 ASIC의 접속
전술된 바와 같이, ASIC은 종래의 와이어 결합 기술을 사용하여 상호접속 기판에 적당하게 전기 접속된다.
WUT 상에 있는 복수개의 DUT에 전력을 공급하기 위하여, DUT를 번-인할 목적으로, 비교적 큰 전력량이 요구된다. 예컨대, 전체 WUT에 대하여 수백 와트 정도. 본 발명의 시스템의 물리적인 배치로 인해, 이러한 전력을 ASIC을 통해 그리고 대응하는 스프링 접촉 요소를 통해 전달하는 것이 바람직하다. 이하의 설명에는, ASCI을 "직접 통한" 전력 공급에 대한 기술이 설명된다.
도5는 통상적으로 결합 와이어(도시안됨, 510 참조)에 의해 상호접속 기판(508)(108과 비교)에 전기 접속된 ASIC(506)(106, 206, 306, 326, 346, 406과 비교)을 도시한다. 신호를 DUT(도시안됨)에 제공하는 ASIC을 시동하기 위해 요구되는 비교적 적은 접속부와는 대조적으로, DUT에 전력을 공급하여 번-인을 수행하기 위하여 상당량의 전력이 요구되며, ASIC과 상호접속 기판 사이에 대응하는 상당수의 결합 와이어를 요구한다. ASIC과 상호접속 기판 사이의 결합 와이어 접속부의 개수는 DUT(예컨대, 102)에 대해 (예컨대, 스프링 접속 요소(110)를 통해) 이루어진 전력 접속부의 개수와 대략 동일하며, 이는 1백개 이상일 수 있다.
본 발명의 일 태양에 따르면, 종래의 결합 와이어보다 더 큰 전력(와트)을 전달할 수 있는 상호접속 수단을 사용하여 상호접속 기판과 ASIC 사이에 전력이 전달됨으로써, 요구되는 접속부의 개수를 감소시킨다.
도5A, 도5B 및 도5C는 ASIC과 상호접속 기판 사이에서 전기 접속을 수행하는 기술(500)을 도시한다.
도5A는 ASIC(106, 206, 306, 326, 406, 506과 비교)을 도시하는데, ASIC(526)은 정면(526a)으로부터 배면(528b)으로 ASIC(526)의 본체를 완전 관통해 연장되는 작은 복수개(하나가 도시됨)의 구멍(522)을 갖는다. 이들 구멍(522)은 ASIC(306)의 정면에 만입부(308)를 ASIC(406)의 배면에 만입부(412)를 생성하는 데 채용되었던 것과 유사한 방식으로 적당하게 형성되는데, 즉 만입부(522a)(구멍(522)의 제1 부분)는 ASIC(526)의 정면(526a)에서 ASIC(526)의 (도면에서 볼 때 수직으로) 적어도 절반 두께의 깊이까지 형성되고, 만입부(522b)(구멍(522)의 제2 부분)는 ASIC(526)의 배면(526b)에서 제2 구멍 부분(522b)이 제1 구멍 부분(522a)과 인접하기에 충분한 깊이까지 형성된다. 구멍부(522a, 522b)의 치수는 연속 개구가 ASIC 다이(526)를 통해서 연장될 수 있게 하는 크기이다.
도5B는 상기 공정의 다음 단계를 도시하며, 여기서 전도층(예를 들어, 티타늄-텅스텐 등)은 제1 및 제2 구멍부로의 스퍼터링 등에 의해 퇴적되고, 이로써 제1 전도층 부분(524a)이 제1 구멍부(522a)로 연장되고 제2 전도층 부분(524b)이 제2 구멍부(522b)로 연장된다. 도시된 것처럼, 이들 두개의 전도층 부분(524a, 524b)들 사이에는 불연속부가 존재한다. 도시된 것처럼, 전도층 부분(524a, 524b)은 해당 구멍부 내부로부터 ASIC(526)의 해당 표면(526a, 526b) 상으로 연장되는 것이 바람직하다. 실제로, 각 구멍부(522a, 522b)의 일측부(도면에서 좌측 또는 우측)는 구멍부의 반대측(도면에서 우측 또는 좌측)보다 더 많은 스퍼터링 재료를 수용하게 된다.
도5C는 상기 공정의 다음 단계를 도시하며, 여기서 두개의 전도층 부분(524a, 524b)들 사이의 불연속부는 전도 재료(예를 들어, 금 또는 니켈 등) 덩어리(528)에 의해 연결(브릿지)되며, 상기 전도 재료는 도금에 의해 (즉, ASIC를 도금조 내에 침지시키고 두개의 전도층 부분을 연결하기에 충분한 정도로 도금함으로써) 적절하게 도포된다.
ASIC에 전도성 바이어스를 형성하기 위한 상기 공정은 본 발명의 상호접속 기판에도 동등하게 적용할 수 있다.
불연속부를 연결하도록 도금하는 것 외에 불연속부를 연결하도록 전도성 재료(예를 들어, 은 충전 에폭시) 덩어리를 구멍부 내에 배치하는 것도 본 발명의 범위 내에 속한다.
스프링 접촉 요소
도1에 도시된 것(요소 110) 및 도2에 도시된 것(요소 210)과 같은 자유 직립형의 긴 스프링 접촉 요소 및 이러한 스프링 접촉 요소를 반도체 장치를 포함하는 기판에 장착하는 방법은 예를 들어 미국 특허 출원 제08/452,255호 및 이의 대응 PCT 출원 제US95/14909호 등의 상기에 언급한 미국 출원 및 PCT 출원에 상세하게 개시되어 있다. 상기 특허 출원들에 기재되어 있는 스프링 접촉 요소는 "복합 상호접속 요소" 및 "탄성 접점 구조물" 등으로 칭하며, 이들은 대개 연성 (예를 들어, 금) 와이어를 전자 소자의 단자에 와이어 결합하고, 이 와이어를 스프링 형상을 갖는 와이어 스템으로 성형하여 절단하고, 와이어 스템 및 단자의 인접 영역을 경질 재료(예를 들어, 니켈)의 적어도 하나의 층으로 오버코팅하는 작업을 수반한다. 이러한 복합 상호접속 요소는 희생 기판 상에 제조된 후에 전자 소자에 장착될 수 있다.
본 발명의 웨이퍼 레벨 번-인 공정 및 시험 시스템을 구현하는 데 사용되는 임의의 적절한 스프링 접촉 요소도 본 발명의 범위 내에 속한다.
도6A 내지 도6C는 본 발명에 사용할 수 있는 스프링 접촉 요소를 형성하는 변경된 기술을 도시한다. 이들 스프링 접촉 요소는 "조립"이라기보다는 "제조"된다.
도6A에 도시된 것처럼, 탄성 자유 직립형 접점 구조물을 제조하는 기술(600)의 일례는 반도체 장치(602)의 상부에 다수의 패턴식 절연층(604, 606, 608)을 도포하는 작업을 수반한다. 반도체 장치(602)는 이의 표면 상에(또는 이의 표면으로부터 접근가능한 부분에) 다수의 결합 패드(612)를 갖고 있다. 층들은 결합 패드에 나란한 개구를 갖도록 패턴화되어 있으며, 개구들은 하나의 층(예들 들어, 608, 606)의 개구가 하부층(예를 들어, 606, 604)의 개구보다 더 결합 패드로부터 연장되도록 하는 형상 및 크기를 취한다. 전도성 재료의 층(614)은 개구에 도포된다. 그 다음에, 전도성 재료 덩어리(620)가 전해 도금 등에 의해 개구에 형성될 수 있다. 도시된 것처럼 이 덩어리는 결합 패드(412)에 고정되고, 절연층이 제거된 후에(도6B에 가장 양호하게 도시됨) 자유 직립 상태로 된다 (그 일단부만 부착됨). 재료 및 형상을 적절하게 선택함으로써, 이들 덩어리(620)는 탄성 자유 직립 구조로서 기능할 수 있다. 도4C에 가장 양호하게 도시된 것처럼, 도6A 및 도6B의 제조된 접촉 구조물(620)은 부품(602)의 표면 위로 수직하게 연장될 뿐 아니라 측방향으로도 연장된다. 이 방식에서, 접점 구조물(620)은 (화살표 624로 도시된 것처럼 부품(602)의 표면에 평행한) x-y 평면뿐만 아니라 (화살표 622로 도시된 것처럼) z축으로도 유연성을 갖도록 용이하게 제조된다.
DUT의 번-인 공정
반도체 장치의 번-인 공정은 (즉, 우연하게 "인펀트 모탈리티(infant mortality)"를 일으킬 수 있는) 잠재적인 결함 장치의 실패를 가속시키도록 상승된 온도에서 상기 장치의 전력을 상승시키는 작업을 수반한다. 이러한 가속은 온도 및 인가된 작동 전압을 상승시킴으로써 증진될 수 있다. 그러나, 반도체 장치가 이미 포장된 경우에 패키지(예를 들어, 플라스틱)의 재료는 포장된 반도체 장치가 번-인 노(furnace)에 노출될 수 있는 온도에 제한을 가하게 된다. 패키지의 극히 일부는 특히 유기질 재료가 포장에 포함되었을 때에 고온에 장기간 노출되는 상태를 견딜 수 있다.
통상의 번-인 공정은 포장된 반도체 장치를 96 시간 주기 동안 125 ℃의 온도로 가열하는 것을 포함하고 있다. 대개, 번-인 공정 시간은 접합 온도가 매 10 ℃ 상승할 때마다 반분된다. 예를 들어, DUT들이 150 ℃에서 번-인되는 데 1일을 필요로 하면, 이들은 160 ℃에서는 반일 동안에 효과적으로 번-인될 수 있다.
상승된 번-인 온도에 대한 또 다른 장애는 번-인 노에 있는 임의의 시험 장치가 가열되어 이의 실패를 가속시키게 된다는 것이다. 예를 들어, 본 발명의 ASIC는 DUT에서와 동일한 번-인 온도에 노출될 경우에 실패가 가속된다.
본 발명의 일태양에 따르면, 번-인 공정은 적어도 150 ℃의 온도에서 수행된다. DUT가 아직 포장되지 않고 DUT(또는 ASIC)에 장착된 스프링 접촉 요소는 전체적으로 금속이기 때문에, 이 공정 단계에서는 이러한 상승된 온도를 견딜 수 없는 재료를 포함하는 포장된 반도체 장치의 파괴를 일으킬 수도 있는 온도에 DUT를 둘 수 있다. 번-인 공정은 웨이퍼-레지던트(단일화되지 않은) 반도체 장치(DUT)의 모든 부분 또는 웨이퍼-레지던트 반도체 장치의 소정 부분에서 수행할 수 있다.
앞에서 설명한 것처럼, ASIC(106) 및 WUT(102)는 실질적인 진공을 생성하도록 소기될 수 있는 용기 내에 용이하게 배치되고, WUT(102)는 온도 제어식 척(104) 상에 용이하게 장착된다. 번-인 공정을 개시하는 데 요구되는 전력은 열을 발생하고 DUT를 소정의 번-인 온도로 상승시키기에 충분한 대부분의 경우에는 온도 제어식 척(104)이 냉각 모드로 작동한다. 진공이 생성되어 있기 때문에, 스프링 접촉 요소(110)와 다른 DUT와 ASIC 사이에 최소 열 통로가 마련되고, 이로써 ASIC가 DUT의 번-인 온도보다 실질적으로 낮은 온도에서 작동하게 해준다.
감소된 접속 요구 및 그 외의 장점
도7은 본 발명의 시스템(700; 100과 비교)의 경우를 도시하는 것으로, 본 발명의 기술의 여러 예에 적용할 수 있는 여러 특징을 도시한다. 이들 특징은 다수의 ASIC(706; 106과 비교)가 중간 접속(지지) 기판(708; 108과 비교)에 장착되고, 다수의 DUT(702; 102와 비교)가 ASIC의 정면에 접속되기 위해 그 정면에 장착된 스프링 접촉 요소(710; 110과 비교)를 갖는다는 것이다. 전원(718; 118과 비교)은 상호접속 기판(718; 118과 비교)과 ASIC(706) 및 ASIC와 DUT를 상호접속하기 위한 수단(710)을 거쳐 DUT(702)에 전력을 제공하여 이들을 번-인 공정을 위한 상태로 만든다.
호스트 콘트롤러(716; 116과 비교)는 상호접속 기판(708)을 거쳐 ASIC(706)에 신호를 제공한다. 상호접속 기판(708)에 장착된 다수의 ASIC(706)를 개별적으로 제어하도록 예를 들어 데이터의 연속 스트림인 극히 적은 신호가 각 ASIC(706)에 제공될 필요가 있다.
도7에 도시된 경우는 메모리 장치인 DUT의 시험을 위한 시스템의 일례이다. 호스트 콘트롤러(716)는 극히 적은(예를 들어, 4개) 라인, 즉 데이터 출력용 라인(DATA OUT으로 표시), 데이터 복귀용 라인(DATA BACK으로 표시), ASIC 재설정용 라인(MASTER RESET으로 표시) 및 클록 신호 전달용 라인(CLOCK으로 표시)을 필요로 하는 데이터 버스를 통해서 다수의 ASIC(708)에 연결된다. 상호접속 기판에 장착된 모든 ASIC는 모든 ASIC에 상호접속 기판에서 접속된 이러한 네 개의(FOUR) "공통(common)" 라인에 접속된다. 이는 다수의 복잡한 전자 소자(DUT)을 시험하기 위해 사용될 수 있는 상호접속 기판(708)을 실현(즉, 제조)하는 데 있어서의 단순성을 도시한다.
전력(+V로 표시) 및 접지(GROUND로 표시) 접속부는 상호접속 기판에서 마찬가지로 용이하게 다루어진다. 기본적으로, 상호접속 기판에서 두 개의 라인만이 필요하며, 이는 양호하게는 다층 상호접속 기판에서 평면들(즉, 전력 면 및 접지 면)로서 실현된다.
다수의 DUT의 전력을 상승시키는 종래 기술과 관련된 문제점은 상호접속 기판을 통한 전력 강하이다. 이러한 문제점은 ASIC(706)들에 상승된 전압을 공급하며 ASIC에서 전압 조절기(VOLTAGE REGULATOR로 표시)를 장착시킴으로써 본 발명에 의해 극복된다.
본 발명이 속하는 기술 분야에서 숙련된 자들은 특히 예시되지 않은 다른 기능이 ASIC에 이미 내장될 수도 있다는 것을 알 것이다. 예를 들어, 제어기(716)로부터 오는 직렬 데이터 흐름에 대한 반응을 개별화하기 위해 각 ASIC에 고유 어드레스 및 어드레스 디코딩 기능을 부여할 수 있다.
상술된 바와 같이, 상호접속 기판은 거의 별개의 라인 또는 노드를 필요로 하지 않는다. 그러나, 각 ASIC는 다수의 상호접속 요소(스프링 접촉 요소)를 통해 상호접속 요소가 직접 접속된 DUT와 직접 용이하게 연결될 수 있다. 상호접속 기판 상에 있는 많은 ASIC는 ASIC들과 DUT들 사이에 다수의 접속부의 여러 개를 연결시킬 수 있다. 이는 종래 기술에 비해 상당한 장점이다. 예컨대, 마쓰시타 특허의 시스템을 예를 들어 설명하면, 다수(예를 들어, 오백 개)의 중요한(non-trivial) DUT(예를 들어 16M DRAM)들을 필요로 하는 예에서, 상호접속 기판(4)은 매우 복잡하며(예를 들어 시험 회로 칩(2)의 각 핀과, 상호접속 기판(4)과 DUT(1) 사이에 대응하는 30,000 개의 각 접촉 요소 사이에 30,000 개의 접속부를 제공), 따라서 제조 및 생산이 매우 어려울 것이다.
본 발명의 큰 장점은 전체 "접속수(connection count)"가, 상호접속 기판에서 가장 두드러지게, 본질적으로 감소될 수 있다는 점이다. 상술된 8인치 웨이퍼는 각각 60 개의 결합 패드를 갖는 500 개의 16M DRAM을 포함하여 전체 30,000 개의 접속부를 포함할 수 있다. 본 발명을 사용하면, ASIC들과 DUT들 사이에 이들 30,000 개의 접속부가 직접 이루어진다. ASIC들로부터 상호접속(지지) 기판을 통해 다시 호스트 콘트롤러로. 예를 들어, (전원으로부터 접지 라인을 포함하여 두 개 라인 정도의 적은) 전력(2 라인) 및 일련의 신호 경로. 이는, 본 발명의 ASIC들 또는 유사한 수단을 사용하는 경우에도 상호접속 기판을 통해 DUT들에 상호접속 기판을 상호접속시키는 수단에 ASIC들을 접속시키는 것을 필요로 하는 어떠한 종래 기술과도 특히 대비된다. 본 발명은 ASIC들과 DUT들 사이를 직접 접속시킴으로써 이러한 문제점을 완전히 제거하며 상호접속 기판 상에서 필요한 노드의 수를 본질적으로 감소시킨다.
본 발명의 다른 장점은 ASIC들이 지지 기판의 WUT측 상에 있음으로써 ASIC들과 DUT들 사이의 신호 경로를 최소화시키며 DUT의 고속(at-speed) 시험을 용이하게 하는 점이다. 예를 들어 지지(배선) 기판의 (WUT로부터) 반대 면에 장착된 ASIC와 같이, 다른 구조이면, 신호 지연 및 불필요한 와류(paracitics)가 존재함으로써, 실현 가능한 시스템을 실현하는 데 추가의 설계 위험을 야기할 것이다.
이하의 백-엔드 흐름을 제공하는 기술이 설명되었다. 단일화되지 않은 반도체 장치 상에 상호접속 요소(예를 들어, 스프링 접촉 요소)를 제조한다. (선택적으로) 캡슐화하며, 웨이퍼 레벨 스피드 소트하며, 웨이퍼 절단 및 단일화하며, 제품을 선적한다.
도면 및 상술된 상세한 설명에서 본 발명이 상세히 도시되고 기술되었지만, 이는 단지 양호한 실시예가 도시되고 설명된 것으로서 한정적이 아닌 예시적인 것이며 본 발명의 정신 내에 있는 모든 변경 몇 변형은 보호되어야 하는 것으로 이해되어야 한다. 또한, 본 기술 분야에서 통상의 기술을 갖는 자들은 상술된 요지의 많은 다른 변형예가 가능할 것이며, 이러한 변형예는 후술되는 본 발명의 특허 청구 범위 내에 있다. 이러한 많은 변형예가 원출원에 기술되어 있다.
예를 들어, 시험이 번-인 중 수행될 수도 있으며 시험 기판 상에 놓인 ASIC들과 같은 능동 반도체 장치를 가지고 ASIC로의 상대적으로 적은 신호로 임의의 시험 순서로 제어될 수도 있으며 확실한 결과가 얻어질 수 있으며 ASIC에 의해 신호에 반응하여 작동이 개시될 수 있는 것은 본 발명의 범위 내에 있다.
예를 들어, 하나의 지지 (상호접속) 기판에 다수의 ASIC들을 장착하지 않고 상호접속 기판이 실리콘 웨이퍼일 수 있으며, 종래의 반도체 제조 기술을 사용하여 ASIC들이 웨이퍼에 직접 형성될 수 있다. 이러한 경우, 웨이퍼의 여분의 시험요소를 제공하며, 웨이퍼를 시험하며, 기능하는 것으로 판단되는 요소가 턴온(기능하지 않는 것으로 판단되는 요소가 턴오프)되는 것을 보장하는 것이 유리하다.

Claims (38)

  1. 반도체 장치를 실행시키기 위한 장치이며,
    상기 반도체 장치용 지지체와,
    능동 전자 소자와,
    상기 능동 전자 소자를 시험기에 전기 접속시키기 위한 시험기 접속부와,
    상기 능동 전자 소자를 반도체 장치에 전기 접속시키기 위한 반도체 장치 접속부를 포함하며,
    상기 능동 전자 소자는 시험기 접속부를 통해 시험 신호를 제1 포맷으로 수신하고, 상기 시험 신호를 제2 포맷으로 변환시키며, 반도체 장치 접속부를 통해 시험 신호를 제2 포맷으로 출력하는 장치.
  2. 제1항에 있어서, 상기 제1 포맷에서 시험 신호는 직렬 데이터 흐름이며, 제2 포맷에서 시험 신호는 병렬인 장치.
  3. 제1항에 있어서, 상기 능동 전자 소자는 반도체 장치에 의해 발생된 응답 데이터를 반도체 장치 접속부를 통해 제3 포맷으로 수신하고, 상기 응답 데이터를 제4 포맷으로 변환하고, 상기 응답 데이터를 제4 포맷으로 시험기 접속부를 통해 출력하는 장치.
  4. 제3항에 있어서, 상기 제4 포맷에서 응답 데이터는 직렬 데이터 흐름이며, 상기 제3 포맷에서 응답 신호는 병렬인 장치.
  5. 제1항에 있어서, 상기 능동 전자 소자는 반도체 장치에 전압을 조절하는 전압 조절기를 더 포함하는 장치.
  6. 제1항에 있어서, 상기 반도체 장치 접속부는 능동 전자 소자를 복수의 반도체 장치에 접속시키는 장치.
  7. 제6항에 있어서, 상기 제1 포맷에서 시험 데이터는 제1번 반도체 장치를 시험하기에 충분하고, 상기 제2 포맷에서 시험 데이터는 제2번 반도체 장치를 시험하기에 충분하며, 상기 제2번은 제1번 보다 큰 장치.
  8. 제6항에 있어서, 복수의 능동 전자 소자를 더 포함하는 장치.
  9. 제8항에 있어서, 상기 능동 전자 소자들 중 하나는 상기 반도체 장치들 중 하나에 대응하는 장치.
  10. 제8항에 있어서, 상기 반도체 장치 접속부는 능동 전자 소자와 반도체 장치를 접속시키는 장치.
  11. 제8항에 있어서, 상기 반도체 장치는 단일화되지 않은 반도체 웨이퍼를 구성하고, 상기 장치는 반도체 웨이퍼의 열팽창 계수와 대략적으로 동일한 열팽창 계수를 갖는 재료를 구비하는 기판을 더 포함하며, 상기 능동 전자 소자는 기판 상에 배치된 장치.
  12. 제1항에 있어서, 상기 반도체 장치 접속부는, 각각이 능동 전자 소자의 단자와 반도체 장치의 단자를 전기 접속시키는, 복수의 스프링 접촉 요소를 포함하는 장치.
  13. 제12항에 있어서, 상기 스프링 접촉 요소는 개별적인 자유 직립형 구조체인 장치.
  14. 제1항에 있어서, 상기 반도체 장치 접속부는, 각각이 반도체 장치의 단자에 부착된 개별적인 자유 직립형 스프링 접촉 구조체를 수납하기 위한, 복수의 포집 패드를 포함하는 장치.
  15. 반도체 장치를 실행시키기 위한 장치이며,
    상기 반도체 장치용 지지체와,
    능동 전자 소자와,
    상기 능동 전자 소자를 시험기에 전기 접속시키는 시험기 접속부와,
    상기 능동 전자 소자를 반도체 장치에 전기 접속시키는 반도체 장치 접속부를 포함하며,
    상기 능동 전자 소자는 상기 반도체 장치에 입력된 시험 신호에 응답하여 반도체 장치에 의해 발생된 응답 데이터를 수용하고, 상기 응답 데이터를 분석하며, 상기 응답 데이터가 반도체 장치의 결함을 나타낼 경우 반도체 장치의 실행을 정지시키는 장치.
  16. 제15항에 있어서, 상기 능동 전자 소자는 시험기 접속부를 통해 시험 신호를 제1 포맷으로 수신하고, 상기 시험 신호를 제2 포맷으로 변환하며, 반도체 장치 접속부를 통해 상기 시험 신호를 제2 포맷으로 출력하는 장치.
  17. 제16항에 있어서, 제1 포맷에서 시험 신호는 직렬 데이터 흐름이며, 제2 포맷에서 시험 신호는 병렬인 장치.
  18. 제15항에 있어서, 상기 능동 전자 소자는 반도체 장치에 전압을 조절하기 위한 전압 조절기를 더 포함하는 장치.
  19. 제15항에 있어서, 상기 반도체 장치 접속부는 전자 능동 소자를 복수의 반도체 장치에 접속시키는 장치.
  20. 제19항에 있어서, 복수의 능동 전자 소자를 더 포함하는 장치.
  21. 제20항에 있어서, 능동 전자 소자들 중 하나는 반도체 장치들 중 하나에 대응하는 장치.
  22. 제20항에 있어서, 상기 반도체 장치 접속부는 능동 전자 소자와 반도체 장치를 접속시키는 장치.
  23. 제20항에 있어서, 상기 반도체 장치는 단일화되지 않은 반도체 웨이퍼를 구성하고, 상기 장치는 반도체 웨이퍼의 열팽창 계수와 대략적으로 동일한 열팽창 계수를 갖는 재료를 구비한 기판을 더 포함하며, 상기 능동 전자 소자는 기판 상에 배치된 장치.
  24. 제15항에 있어서, 상기 반도체 장치 접속부는, 각각이 상기 능동 전자 소자의 단자를 반도체 장치의 단자에 전기 접속시키는, 복수의 스프링 접촉 요소를 포함하는 장치.
  25. 제24항에 있어서, 상기 각각의 스프링 접촉 요소는 개별적인 자유 직립형 구조체인 장치.
  26. 제15항에 있어서, 상기 반도체 장치 접속부는, 각각이 반도체 장치의 단자에 부착된 개별적인 자유 직립형 스프링 접촉 구조체를 수용하기 위한, 복수의 포획 패드를 포함하는 장치.
  27. 반도체 장치를 실행시키기 위한 장치이며,
    상기 반도체 장치용 지지체와,
    능동 전자 소자와,
    상기 능동 전자 소자를 시험기에 전기 접속시키기 위한 시험기 접속부와,
    상기 능동 전자 소자를 반도체 장치에 전기 접속시키기 위한 반도체 장치 접속부를 포함하며,
    상기 능동 전자 소자는 시험기 접속부를 통해 제1 시험 신호를 수용하고, 부가적인 시험 신호를 발생시키고, 반도체 장치 접속부를 통해 부가적인 시험 신호를 출력하는 장치.
  28. 제27항에 있어서, 상기 능동 전자 소자는 반도체 장치 접속부를 통해 제1 시험 신호를 출력하는 장치.
  29. 제27항에 있어서, 상기 능동 전자 소자는 반도체 장치에 입력된 부가적인 시험 신호에 응답하여 반도체 장치에 의해 발생된 응답 데이터를 수신하고, 상기 응답 데이터를 분석하고, 응답 데이터가 반도체 장치의 결함을 나타낼 경우 반도체 장치를 실행하는 것을 중지하는 장치.
  30. 제27항에 있어서, 상기 반도체 장치 접속부는 복수의 반도체 장치에 능동 전자 소자를 접속시키는 장치.
  31. 제30항에 있어서, 상기 제1 시험 신호는 제1번 반도체 장치를 시험하기에 충분하고, 부가적인 시험 신호들은 나머지 번호들의 반도체 장치들을 시험하기에 충분한 장치.
  32. 제30항에 있어서, 복수의 능동 전자 소자를 더 포함하는 장치.
  33. 제32항에 있어서, 상기 능동 전자 소자들 중 하나는 반도체 장치들 중 하나에 대응하는 장치.
  34. 제32항에 있어서, 상기 반도체 장치 접속부는 능동 전자 소자를 반도체 장치에 접속시키는 장치.
  35. 제32항에 있어서, 상기 반도체 장치는 단일화되지 않은 반도체 웨이퍼를 구성하고, 상기 장치는 반도체 웨이퍼의 열팽창 계수와 대략적으로 동일한 열팽창 계수를 갖는 재료를 갖는 기판을 더 포함하고, 상기 능동 전자 소자는 기판 상에 배치된 장치.
  36. 제27항에 있어서, 상기 반도체 장치 접속부는, 각각이 능동 전자 소자의 단자를 반도체 장치의 단자에 전기 접속시키는, 복수의 스프링 접촉 요소를 포함하는 장치.
  37. 제36항에 있어서, 상기 스프링 접촉 요소는 개별적인 자유 직립형 구조체인 장치.
  38. 제27항에 있어서, 상기 반도체 장치 접속부는, 각각이 반도체 장치의 단자에 부착된 개별적인 자유 직립형 스프링 접촉 구조체를 수용하는, 복수의 포획 패드를 포함하는 장치.
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* Cited by examiner, † Cited by third party
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WO1991012706A1 (en) * 1990-02-16 1991-08-22 Leedy Glenn J Making and testing an integrated circuit using high density probe points
EP0699912A2 (en) * 1994-08-31 1996-03-06 Motorola, Inc. An apparatus, method, and wafer used for testing integrated circuits formed on a product wafer

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