JPH08227921A

JPH08227921A - プローブ試験用の電源パッドを有する半導体チップ及び半導体ウエハ

Info

Publication number: JPH08227921A
Application number: JP7327691A
Authority: JP
Inventors: Yasuhiro Tomita; 泰弘冨田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-12-19
Filing date: 1995-12-15
Publication date: 1996-09-03
Anticipated expiration: 2015-12-15
Also published as: JP3522426B2

Abstract

(57)【要約】【課題】ウエハ状態の半導体チップに対するプローブ
を用いた動作試験において、電源ノイズの影響を抑制す
るとともに、最高動作周波数での試験を効率的且つ低コ
ストで実現する。【解決手段】検査対象の半導体チップに電源を接続す
るために使用する電源パッドとして、半導体チップをパ
ッケージに実装した最終製品の段階でも使用される電源
パッドに加えて、プローブ試験時のみに使用される付加
的な電源パッドをさらに設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プローブ試験用の
電源パッドを有する半導体チップ及び半導体ウエハに関
する。

【０００２】

【従来の技術】図１は、半導体チップに対する一般的な
動作試験（デバイス試験ともいう）の流れを示すフロー
チャートである。

【０００３】通常の半導体チップの試験では、まずウエ
ハ状態の半導体チップサンプル１０に対する動作試験２
０（ここでは、「ウエハテスト」と称する）を行って、
その結果に基づいて第１段階の判定ステップ３０を行
う。ここで、規定の機能を発揮しないと判定されたサン
プルは、不良品８０と判断され、その後に行われるテス
トの対象外とされる。

【０００４】次に、ウエハテスト２０に基づく判定ステ
ップ３０をパスしたサンプルをパッケージに実装するパ
ッケージング工程４０を行った後に、パッケージ状態の
サンプルに対する動作試験５０（ここでは、「パッケー
ジテスト」と称する）を行う。そして、その結果に基づ
いて第２段階の判定ステップ６０を行い、最終的な良品
サンプル７０の選別を行う。

【０００５】上記のようなウエハテスト２０では、一般
に、針状のプローブ（以下、単に「プローブ」と称す
る）を半導体チップの上のパッドに接触させて、テスト
信号の印加や電源からの電力の供給を行う。そして、印
加されたテスト信号に対する回路の動作を測定して、そ
の機能が正常かどうかを判定する。以下では、このよう
なプローブを使用して行われる動作試験を、「プローブ
試験」と称する。

【０００６】

【発明が解決しようとする課題】ところで、近年の半導
体チップの製造プロセスの微細化に伴って、従来よりも
高速で動作し且つ高機能を有していて、従来よりも多数
の信号ピンを備えた、サブミクロンで大規模な高速多ピ
ンチップの製造が可能になってきている。

【０００７】そのような高速多ピンチップの動作では、
多くの信号ピンが高速に且つ同時に変化するので、動作
時に流れる電流のピーク値が大きくなる。大きなピーク
電流は信号線や電源のノイズとなり、プローブ試験の測
定結果に悪影響を及ぼす。

【０００８】一方、半導体チップのサイズが大きくなる
と、必然的に、プローブ試験時に必要となる配線の長さ
が長くなる。しかし、そのような配線長の増加、特に電
源配線長の増加は、配線のインピーダンス、すなわち配
線の抵抗成分Ｒや自己インダクタンス成分Ｌを増加させ
る。このうち、抵抗成分Ｒの増加は、望ましくないジュ
ール熱の発生と電源電圧の降下とをもたらす。一方、配
線の自己インダクタンス成分Ｌの増加は、以下の理由か
ら回路の高速動作を困難にして、プローブ試験に要する
時間の短縮を妨げる結果になる。

【０００９】すなわち、多数の出力信号ピンが同時にＨ
レベル出力からＬレベル出力に或いはＬレベル出力から
Ｈレベル出力に遷移すると、その遷移の瞬間に半導体チ
ップの接地線に大きな電流が流入して、接地線の電位が
上昇する。この瞬時の電流変化（ｄｉ／ｄｔ）と配線の
自己インダクタンス成分Ｌとによって、配線には−Ｌ・
（ｄｉ／ｄｔ）として決定される誘導電圧成分が発生し
て、電圧レベルが振動する。この現象は、グラウンドバ
ウンス現象として知られている。

【００１０】図１２（ａ）の構成の回路におけるグラウ
ンドバウンス現象による電圧振動の一例を、図１２
（ｂ）の波形図に示す。出力信号ピンの電位がＨレベル
（３Ｖ）からＬレベル（０Ｖ）に、或いはＬレベル（０
Ｖ）からＨレベル（３Ｖ）に遷移すると、上記で説明し
たグラウンドバウンス現象によって、出力電圧波形Ｖｏ
に振動波形が現れる。このとき、入力ピンでは、入力し
きい値が変動する。さらに、一定レベルの入力電位が与
えられて一定レベルの電位を出力している出力ピンで
は、その出力電圧に変動が観察される。

【００１１】例えば、図１２（ｃ）は、Ｈレベル（例え
ば、３Ｖ）の入力電圧Ｖｉに対応して一定のＬレベル
（例えば、０Ｖ）を出力している出力ピンで観察される
電圧変動である。一方、図１２（ｄ）は、Ｌレベル（０
Ｖ）の入力電圧Ｖｉに対応して一定のＨレベル（３Ｖ）
を出力している出力ピンで観察される電圧変動である。
このような出力電位の変動は、リンギングとして観測さ
れる。

【００１２】グラウンドバウンス現象が発生している期
間の半導体チップ上の回路からの論理値出力は、その電
位レベルがグラウンドバウンス現象による振動電圧成分
を含んでいるという意味で、誤差を含む出力値である。
従って、グラウンドバウンス現象がおさまって出力信号
の電位レベルが正常値に戻るまで、出力される論理値の
サンプリングを待つ必要がある。このため、半導体チッ
プの高速動作が妨げられる。

【００１３】半導体チップのプローブ試験で使用される
プローブは、例えばタングステンなどの金属製の針状の
プローブである。しかし、従来のタングステン製プロー
ブを用いてウエハテスト２０を行う場合、試験のために
接続される配線の長さがパッケージテスト５０の場合に
比べて長くなる。そのため、配線インピーダンスが大き
くなって前述のグラウンドバウンス現象などの影響が大
きく現れるので、その影響を避けるために、パッケージ
テスト５０に比べてウエハテスト２０では、試験周波数
を十分に落とす必要があり、試験の効率化の点で問題が
ある。言い変えれば、従来の技術では、ウエハテスト２
０において、半導体チップの最高動作周波数における試
験を行うことは困難である。

【００１４】この問題を解決するために、試験に使用す
るプローブのインピーダンスを十分に低減させることに
よって、ウエハテスト２０における配線インピーダンス
を、パッケージテスト５０における配線インピーダンス
程度にまで低減させることが試みられている。

【００１５】最も単純な解決策は、プローブの断面積を
大きくするなど形状を工夫して、抵抗成分及びインダク
タンス成分を下げることである。しかし、そのように大
きな断面積を有するプローブは、半導体チップに形成さ
れる回路が高密度化して狭い範囲内に多くのパッドが密
集して形成される場合に、不利である。したがって、こ
の解決策は、実用上の観点からはあまり有効とは言えな
い。

【００１６】他の解決策としては、従来の針状の金属製
プローブに代わって、メンブレンプローブカードを使用
することが挙げられる。メンブレンプローブカードで
は、ポリイミド、ガラスエポキシなどの材料からなる薄
い絶縁性基材の上に、銅、ニッケル、金などの材料から
なる配線パターンを形成し、さらにその先端部に銅、
金、半田などのバンプを形成して、プローブとして使用
する。しかし、メンブレンプローブカードは、従来の針
状のタングステンプローブに比べて製造に要するコスト
が高く、十分な実用性を備えているとはいい難い。

【００１７】以上のような点から、従来技術では、半導
体チップの動作試験に関して、試験周波数を高くして、
例えば所定の最高動作周波数での半導体チップの動作が
正常であるかどうかを確認することは、ウエハテスト２
０では行うことができず、パッケージング工程４０を経
てパッケージに実装された後のパッケージテスト５０で
行われている。所定の最高動作周波数で所定の機能を発
揮しない半導体チップは、最終的には不良サンプルとし
て選別されるが、上記のようにウエハテストでその選別
のための試験を行うことが困難であるので、最終的には
不良サンプルとなるべき動作速度的に不良の半導体チッ
プも、パッケージ実装されることがある。これより、動
作試験の効率の低下、さらには半導体チップの全体的な
製造コストの上昇を招いている。

【００１８】さらに、近年では、半導体チップを含む各
種の電気電子機器に対する小型化の要求に応じて、１つ
の半導体チップを単体で１つのパッケージに実装する従
来の例とは異なった使用例が増えている。その一つは、
半導体ウエハから切り出したままのベアチップを、パッ
ケージに実装せずにそのまま電子電気機器の中のプリン
ト基板に実装する例である。或いは、配線パターンが形
成された基板（wiringsubstrate）を用いて複数の半導
体チップ（ベアチップ）を１つのパッケージに実装した
マルチチップモジュール（ＭＣＭ）の採用例も増えてい
る。

【００１９】このような状況では、半導体メーカは、供
給する半導体チップの性能を補償するために、ベアチッ
プに対して最高動作周波数での動作試験（「at speed t
est」とも称する）を行って、良品と不良品との選別を
行う必要が生じている。ＭＣＭでは、１つのパッケージ
に組込まれる複数のベアチップのうちの一つが不良であ
ると、そのＭＣＭ自体が正常に機能しない不良サンプル
になってしまい、結果的に製造の分留まりが低下する。
従って、ベアチップをそのまま使用する場合のみならず
ＭＣＭの場合でも、ウエハ状態の半導体チップ或いはベ
アチップに対して、高周波数でのプローブ試験を効率的
に低コストで行う必要がある。

【００２０】本発明は、上記課題に鑑みてなされたもの
であり、その目的は、ウエハ状態の半導体チップに対す
るプローブを用いた動作試験、すなわちプローブ試験に
おいて、電源ノイズの影響を抑制するとともに、最高動
作周波数での試験（「at speed test」）を効率的且つ
低コストで実現できる、プローブ試験用電源パッドを有
する半導体チップ、及びそのような半導体チップを含む
半導体ウエハを提供することである。

【００２１】

【課題を解決するための手段】本発明の半導体チップ
は、所定の機能を発揮する内部回路を有する半導体チッ
プであって、該内部回路に信号を入出力するために使用
される信号パッドと、実装時及びプローブを使用した動
作試験時の両方において、該内部回路に電力を供給する
ために使用される第１の電源パッドと、該プローブを使
用した動作試験時に該内部回路に電力を供給するために
使用される第２の電源パッドと、を備えており、そのこ
とによって上記目的が達成される。

【００２２】ある実施形態では、前記第２の電源パッド
は前記第１の電源パッドに電気的に接続されていて、前
記プローブを使用した動作試験時に、前記内部回路に電
源が並列に接続される。

【００２３】前記半導体チップは、典型的には、前記内
部回路が設けられている内部回路領域と前記信号パッド
及び前記第１の電源パッドが設けられているパッド領域
とを有しており、好ましくは、前記第２の電源パッドの
少なくとも一つは該パッド領域に設けられている。或い
は、前記半導体チップは、典型的には、前記内部回路が
設けられている内部回路領域と前記信号パッド及び前記
第１の電源パッドが設けられているパッド領域とを有し
ており、好ましくは、前記第２の電源パッドの少なくと
も一つは前記内部回路領域に設けられている。

【００２４】好ましくは、上記半導体チップはパッケー
ジングされて実装されている。また、本発明によれば、
上記の半導体チップがベアチップとして実装されている
プリント基板、或いは、上記半導体チップが複数個実装
されて形成されているマルチチップモジュールが提供さ
れる。

【００２５】本発明の半導体ウエハは、それぞれに所定
の機能を発揮する内部回路を有する半導体チップが形成
される複数のチップ領域と、該半導体ウエハをダイシン
グして該複数のチップ領域を区分するために使用される
スクライブライン領域と、を備える半導体ウエハであっ
て、該複数のチップ領域のそれぞれに設けられる該半導
体チップは、該内部回路に信号を入出力するために使用
される信号パッドと、実装時及びプローブを使用した動
作試験時の両方において、該内部回路に電力を供給する
ために使用される第１の電源パッドと、を備えており、
該半導体ウエハは、該プローブを使用した動作試験時に
該内部回路に電力を供給するために使用される少なくと
も１つの第２の電源パッドをさらに備えていて、該第２
の電源パッドは該スクライブライン領域に形成されてい
て、そのことによって上記目的が達成される。

【００２６】ある実施形態では、前記スクライブライン
領域において、前記第２の電源パッドが一列に配列され
ている。或いは、前記スクライブライン領域において、
前記第２の電源パッドが複数の列に配列されている。ま
たは、前記スクライブライン領域において、前記第２の
電源パッドが千鳥状に配列されている。

【００２７】他の実施形態では、前記第２の電源パッド
が、さらに前記チップ領域の中にも設けられている。

【００２８】好ましくは、前記第２の電源パッドは前記
第１の電源パッドに電気的に接続されていて、前記プロ
ーブを使用した動作試験時に、前記内部回路に電源が並
列に接続される。

【００２９】本発明の他の局面によれば、半導体チップ
の動作状態をチェックする試験方法が提供される。該半
導体チップは、所定の機能を発揮する内部回路と、該内
部回路に信号を入出力するために使用される信号パッド
と、実装時及びプローブを使用した動作試験時の両方に
おいて該内部回路に電力を供給するために使用される第
１の電源パッドと、を備えており、該方法は、半導体ウ
エハの上に該半導体チップのパターンを形成する際に、
該半導体チップが形成される複数のチップ領域を区分す
るスクライブライン領域に、プローブを使用した動作試
験時に該内部回路に電力を供給するために使用される少
なくとも１つの第２の電源パッドを形成する工程と、該
半導体チップが所定の機能を発揮するかどうかをチェッ
クする工程と、該スクライブライン領域に沿って該半導
体ウエハから個々の該半導体チップをカットして、同時
に該スクライブライン領域に形成された該第２の電源パ
ッドを除去する工程と、を包含しており、そのことによ
って上記目的が達成される。

【００３０】以下、作用について説明する。

【００３１】本発明の構成によれば、半導体ウエハに含
まれている半導体チップの動作をプローブを用いてチェ
ックするウエハテスト（プローブ試験）で、検査対象の
半導体チップに電源を接続するために使用する電源パッ
ドとして、半導体チップをパッケージに実装した最終製
品の段階でも使用される第１の電源パッドに加えて、プ
ローブ試験時のみに使用される第２の電源パッドが設け
られている。この結果、プローブ試験時には、複数のプ
ルーブが、電源と第１及び第２の電源パッドとの間に並
列に接続される。これによって、プローブの抵抗と、プ
ローブと電源パッドとの接触抵抗との和として得られる
プローブの直流抵抗が並列に接続されることになり、結
果的に直流抵抗が減少する。また、複数のプローブが密
集して配置されるために、自己インダクタンスが低減す
る。この結果、プローブ試験における電源インピーダン
スが低減する。

【００３２】さらに、使用するプローブの数が増えるの
で、プローブ１本あたりに流れる電流量が減少し、結果
的に電流の時間変化率が小さくなる。このため、プロー
ブの自己インダクタンスによって発生する逆起電力が小
さくなる。この結果、グラウンドバウンス現象の発生が
抑制されるとともに、プローブ試験時に生じる電源ノイ
ズが低減される。また、グラウンドバウンス現象が抑制
されることから、誤差を含んだ論理値が出力される時間
が短くなり、半導体ウエハ状態の半導体チップの動作試
験における試験周波数を高めることができる。

【００３３】また、プローブ試験のみにおいて使用する
第２の電源パッドを、最終製品において必要とされる第
１の電源パッドとは別に設けるため、パッケージ実装時
に半導体チップに含まれる電源パッドの数は、パッケー
ジの実装条件に合わせた最小数に押さえられる。これよ
り、パッケージのサイズ（ピン数）の増加が抑制され
て、低コスト化が図られる。

【００３４】さらに、プローブ試験時のみに用いられる
第２の電源パッドに対しては、パッケージに実装された
最終製品でも用いられる第１の電源パッドのようにボン
ディングワイヤを接続する必要がない。そのため、第２
の電源パッドに関しては、ワイヤボンディング工程に関
連する形成位置の制限がなく、配置の自由度が高い。従
って、半導体チップにおける空き領域を有効に活用し
て、プローブ試験用の第２の電源パッドを設けることが
できる。これより、チップ面積の増加を極力抑制しなが
ら半導体ウエハに対するプローブ試験での半導体チップ
の高速動作化が可能となり、低コストでの動作試験効率
の改善が実現される。

【００３５】さらに、複数のプローブが密集してパッド
に接続される領域では、電源パッドに接続するプローブ
の自己インダクタンスだけではなく、信号パッドに接続
するプローブの自己インダクタンスも減少し、配線イン
ピーダンスと伝送線のインピーダンスとのマッチングが
得られる。この結果、得られる信号のリンギングが低減
して、動作試験の対象である半導体チップの高速動作が
可能になって、動作試験の効率が向上する。

【００３６】さらに、上記のようなプローブ試験時のみ
に使用される第２の電源パッドは、半導体ウエハから個
々の半導体チップを切り出す際に必要とされるスクライ
ブライン領域に形成されることができる。この場合に
は、プローブ試験用の第２の電源パッドは、半導体チッ
プをウエハから切り出す際に、スクライブライン領域と
同時に削り取られる。したがって、スクライブライン領
域の上にプローブ試験用の第２の電源パッドを形成する
ことによって、半導体チップの面積を増加させることな
く、半導体ウエハに対するプローブ試験での半導体チッ
プの高速動作が可能となる。このときには、チップ面積
が増加しないことから、最も低コストで上記の目的を達
成することができる。なお、スクライブライン領域の第
２の電源パッドは、隣接する半導体チップにおいてＧＮ
Ｄ用のパッドが共通に使用されるように形成してもよ
い。

【００３７】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら説明する。

【００３８】（第１の実施の形態）図２は、本発明の第
１の実施形態における、プローブ試験用の電源パッドを
有する半導体チップ１００の構成を示す部分平面図であ
る。なお、図２及び以下の同様の図面では、半導体チッ
プ１００の一部（一つのコーナの近傍）のみが描かれて
いる。

【００３９】半導体チップ１００では、半導体基板１０
１の上に、半導体チップ１００に含まれている回路（以
下では、「内部回路」と称する）と半導体チップ１００
の外部の回路（以下では、「外部回路」と称する）との
間の信号伝達に使用される信号パッド１０２と、外部電
源から内部回路への電力の供給に使用される電源パッド
１０３、１０４及び１０５とが設けられている。但し、
図面では、簡単のために各パッドと内部回路とを接続す
る配線は省略している。

【００４０】電源パッドのうちで参照符号１０３が付け
られているものは、最終製品においても使用される電源
パッドである。一方、参照符号１０４及び１０５が付け
られている電源パッドは、プローブ試験においてのみ使
用される付加的な電源パッドである。プローブ試験で
は、電源パッド１０３に加えて、電源パッド１０４及び
１０５を通じても、電源から内部回路へ電力を供給す
る。電源パッド１０３と１０４、及び電源パッド１０３
と１０５は、配線１０６でそれぞれ接続されている。従
って、半導体チップ１００の内部回路には、電源が並列
に接続されることになる。

【００４１】プローブ試験用に設けられる電源パッド１
０４及び１０５のうちで、電源パッド１０５は、半導体
チップ１００の側辺に沿った、信号パッド１０２や電源
パッド１０３と同じ領域１０７（「パッド領域」と称す
る）の中の空き領域に配置されている。一方、電源パッ
ド１０４は、図面では点線で示されている内部回路が設
けられる領域１０８（「内部回路領域」と称する）のう
ちの空き領域に設けられている。従って、電源パッド１
０４は、信号パッド１０２や電源パッド１０３及び１０
５に比べて、半導体チップ１００の側辺から、より内部
に位置している。

【００４２】半導体チップ１００がパッケージングされ
る前であるので、電源パッドの配置の自由度が大きい。
プローブ試験用の電源パッド１０４及び１０５は、後述
するボンディングワイヤと接続する必要がないので、半
導体チップ１００の内部回路領域１０８を含めて任意の
空き領域に配置することができる。また、電源パッド１
０４及び１０５は、信号パッド１０２、電源パッド１０
３、及び内部回路パターンを形成する工程で、同時に形
成することができる。

【００４３】図３及び図４は、プローブ試験時に、半導
体チップ１００にプローブ１１２〜１１４を接触させて
いる状態を示している。

【００４４】具体的には、信号パッド１０２にはプロー
ブ１１２が接触して、信号の伝達を担う。電源パッド１
０３にはプローブ１１３が接触して、電源からの電力を
供給する。さらに、試験用の電源パッド１０４及び１０
５に対してはプローブ１１４が接触して、やはり電源か
らの電力を供給する。プローブは３次元的に配置される
ので、その配置の自由度は大きく、半導体チップ１００
の内部回路領域１０８に設けられている試験用電源パッ
ド１０４に対しても、図４に示されているように、プロ
ーブ１１４が容易に且つ確実に接触する。従って、半導
体チップ１００に含まれる空き領域の任意の位置に、半
導体チップ１００の面積が増加しない或いは増加が最小
限になるように、プローブ試験用の付加的な電源パッド
１０４及び１０５を設けることができる。

【００４５】プローブ１１２〜１１４は、典型的にはタ
ングステンでできており、またその長さは典型的には数
ｃｍである。そのような長さのタングステンプローブ
は、典型的には数Ωの抵抗値と数１０ｎＨの自己インダ
クタンスとを有している。また、半導体基板１０１の上
に設けられるパッドとタングステンプローブとの間の接
触面積は、典型的には数１０μｍ²であって、数１０ｍ
Ωから数Ω程度の接触抵抗が存在する。しかし、本発明
の半導体チップ１００では、半導体基板１０１の上に通
常の信号パッド１０２や電源パッド１０３に加えてさら
にプローブ試験用の電源パッド１０４及び１０５を設け
るので、これら付加的な電源パッド１０４及び１０５に
接続するためのプローブ１１４が追加して使用される。
これによって、従来技術の半導体チップに対するプロー
ブ試験の場合に比べてプローブ１１２〜１１４が密集し
て配置されることになり、その結果として、プローブ１
１２〜１１４が有する自己インダクタンスが低減する。

【００４６】図５は、プローブ試験終了後にウエハから
個片に分離した本発明の半導体チップ１００をパッケー
ジ１２１に実装した後のチップ１５０を、模式的に示す
平面図である。

【００４７】半導体基板１０１の表面に設けられたパッ
ドのうちで信号パッド１０２と電源パッド１０３が、ボ
ンディングワイヤ１２３によって、パッケージ１２１に
設けられたパッケージパッド１２２に接続されている。
一方、プローブ試験用の電源パッド１０４及び１０５に
対しては、ワイヤボンディング接続は施されない。な
お、ボンディングワイヤ１２３は、通常は長さが数１０
０μｍであって、数十ｎＨの自己インダクタンスを有す
るが、この自己インダクタンス値は、プローブの自己イ
ンダクタンス値に比べて十分に小さい。

【００４８】図６は、プローブ試験時に半導体チップと
プローブとによって構成される測定回路の等価回路であ
る。

【００４９】等価回路において、プローブ１４３〜１４
５は、それぞれ配線抵抗１３９と配線インダクタンス１
４０とで表される。半導体チップ１００の上には、パッ
ドドライバ１３２が設けられていて、信号パッド１３３
を駆動している。パッドドライバ１３２は、プローブ１
４４及び電源パッド１３４を通じて電源線１３６に接続
されて電力の供給を受けるとともに、電源パッド１３５
及びプローブ１４５を通じて接地線１３７に接続されて
いる。図６に示されるように、パッドドライバ１３２と
接地線１３７との間には、２組の電源パッド１３５及び
プロープ１４５が並列に接続される。

【００５０】ここで、パッド出力ドライバ１３２がＨ出
力からＬ出力に遷移する場合を考えると、出力負荷容量
１３８の放電電流ＩｘＮが、プローブ１４３及び信号パ
ッド１３３を通じてパッドドライバ１３２に流入する。
さらに、流入した電流は、電源パッド１３５からプルー
ブ１４５を通じて、接地線１３７に流出する（より正確
には、パッドドライバ１３２への入力信号が遷移状態に
ある間には、電源線１３６から接地線１３７への貫通電
流も流れる）。この電流の流れによってグラウンドバウ
ンス現象が発生して、電源パッド１３５の電位には、流
入電流の大きさ及びその時間変化率とプローブ１４５の
インピーダンスの大きさとによって決定される変動が発
生する。

【００５１】しかし、本発明の半導体チップ１００で
は、パッドドライバ１３２と接地線１３７との間に２組
の電源パッド１３５及びプロープ１４５が並列に接続さ
れている。従って、プローブ１４５のそれぞれのインピ
ーダンスは、プローブが１本である場合に比べて１／２
になる。また、プローブ１本あたりに流れる電流の値
も、プローブが１本である場合に流れる電流値（Ｉｘ
Ｎ）に比べて１／２（すなわち、ＩｘＮ／２）になる。
さらに、プローブ１４５は、複数のプルーブが密集して
存在していることになるので、その自己インダクタンス
Ｌ^*は、１本のプローブが孤立して存在している場合の
値Ｌよりも小さい値となる（すなわち、Ｌ^*＜Ｌであ
る）。

【００５２】図６の等価回路を流れる電流の量に変化が
生じると、プローブの自己インダクタンスＬと電流変化
率との積で決定される誘導電圧−Ｌ・（ｄＩ／ｄｔ）が
生じる。このとき、本発明の半導体チップ１００では、
上記のようにプローブの自己インダクタンス値やプロー
ブを流れる電流のピーク値などが従来のものに比べて低
減されているので、発生する誘導電圧の値が低減され
る。

【００５３】さらに、高速で動作する多ピンのデバイス
では、電流のピーク値が大きいばかりでなく、その時間
変化率も多い。したがって、本発明に従って電源パッド
に複数のプローブを並列に接続して電源を内部回路に並
列に接続することによって、大きなノイズ低減効果を得
ることができる。

【００５４】図１３（ａ）及び図１３（ｂ）、ならびに
図１４（ａ）及び図１４（ｂ）は、本発明によってグラ
ウンドバウンス現象が低減される様子を示すシミュレー
ション結果である。

【００５５】図１３（ａ）のように、回路が１本のプロ
ーブで電源及び接地線に接続されている場合、図１３
（ｂ）に示すように、出力電圧がＨレベル及びＬレベル
の間で変化した際に、上述の誘導電圧の影響で大きな振
動が発生する。この振動は、Ｌレベルの判定レベルＶol
及びＨレベルの判定電圧Ｖohを越える程の大きなもので
あることもある。

【００５６】出力電圧がこれらの判定レベルを越えて変
化すると、回路からの誤った出力が出されることにな
り、結果的に回路の誤動作につながる。そのような回路
の誤動作を防ぐためには、出力電圧の振動がおさまって
から出力電圧の判定を行わなければならない。しかし、
高周波（高速）で動作する回路の場合には、出力電圧の
レベルが変化してからそのレベルを判定をするまでの時
間が短くならざるを得ず、結果的に、グラウンドバウン
ス現象にともなう回路の誤動作が生じ易くなっている。

【００５７】それに対して、図１４（ａ）のように、本
発明に従って複数（この場合には４本）のプローブで回
路を電源及び接地線に接続する場合には、図１４（ｂ）
に示すように、誘導電圧の影響による電圧振動が抑制さ
れる。これより、高周波（高速）で動作する回路におい
て、出力電圧のレベルが変化してからそのレベルを判定
をするまでの時間が短くなっても、グラウンドバウンス
現象にともなう回路の誤動作が生じ難い。

【００５８】以上に説明してきたように、本発明によれ
ば、ウエハ状態の半導体チップに対するプローブ試験、
すなわちウエハテストの実施にあたって、最終製品にお
いても使用される電源パッドに加えて、プローブ試験時
のみに使用する電源パッドを半導体チップの中に設け
る。これによって、プローブ試験における測定配線のイ
ンピーダンス及び測定信号に生じるリンギングが低減さ
れ、ウエハ状態にある半導体チップの動作試験における
試験周波数を増加することができる。この結果、ウエハ
テストにおいて、半導体チップが所定の最高動作速度
（周波数）で所望の機能を正常に行うかどうかをチェッ
クすることができる。従って、ウエハ状態で、半導体チ
ップの最終的な良品の選別を行うことができる。これよ
り、半導体ウエハに含まれる半導体チップに対するプロ
ーブ試験の効率化を図ることが可能になる。

【００５９】なお、上記の説明では、図５を参照して、
プローブ試験終了後の本発明の半導体チップをワイヤボ
ンディング接続を利用してパッケージングする例を説明
しているが、本発明の半導体チップは、他の形式での実
装も可能である。ウエハから個別のチップ（ベアチッ
プ）に分離された後のベアチップを、例えばフリップチ
ップ方式などによって、プリント基板へ直接的に実装し
てモジュールに加工することもできる。さらに、複数個
のベアチップを１つのモジュール内部に実装してＭＣＭ
を形成することもできる。いずれの場合でも、ウエハ段
階ですでに最終的な動作試験が終了しているので、所期
の機能を発揮する良品だけを選別して最終製品を加工す
ることができて、その製造工程における分留まりが向上
する。

【００６０】（第２の実施の形態）次に、本発明の第２
の実施形態における半導体ウエハについて、図面を参照
しながら説明する。図７は、本発明の第２の実施形態に
おける半導体ウエハ２００の構成を示す平面図である。

【００６１】半導体ウエハ２００では、その表面に複数
のチップ領域２２１がマトリクス状に設けられており、
このチップ領域２２１のそれぞれに半導体チップが形成
される。隣接するチップ領域２２１は、半導体チップを
切り出すのに必要な領域であるスクライブライン領域２
２２によって、相互に分離されている。

【００６２】半導体ウエハ２００の表面の部分的な拡大
図にさらに明瞭に示されているように、各チップ領域２
２１の内部には、信号パッド２２５及び電源パッド２２
４が形成される。これらのパッド２２４及び２２５は、
ベアチップをパッケージに実装するときに、パッケージ
に設けられたパッケージパッドに接続される。

【００６３】一方、プローブ試験用の付加的な電源パッ
ド２２３は、チップ領域２２１の中ではなくスクライブ
ライン領域２２２に形成されて、チップ領域２２１の内
部に設けられた電源パッド２２４と接続されている。こ
のように、プローブ試験用の電源パッド２２３をスクラ
イブライン領域２２２に設ければ、プローブ試験の終了
後に半導体ウエハから各ベアチップを切り出す際に、ス
クライブライン領域２２２と同時に電源パッド２２３も
削りとられる。

【００６４】本実施形態の半導体ウエハ２００を利用す
ることによって、形成される半導体チップの動作試験
は、例えば以下のような流れで実施することができる。

【００６５】まず、半導体ウエハの上に所定のチップパ
ターンを形成する際に、プローブ試験用の電源パッド２
２３をスクライブライン領域２２２に同時に形成する。
そして、このように形成された電源パッド２２３を利用
してプローブ試験を行って、各チップ領域２２１に形成
された半導体チップが所望の機能を発揮するかどうかを
チェックして、良品と不良品とを選別する。その後に、
スクライブライン領域２２２に沿って各チップ領域２２
１を個別に分離して、良品と判定された半導体チップの
みを使用して、最終製品を組み立てる。なお、スクライ
ブライン領域２２２に設けられる電源パッド２２３は、
隣接する半導体チップ領域の間でＧＮＤパッドやＶ_DDパ
ッドが共通に使用されるように設けてもよい。

【００６６】このとき、第１の実施形態で説明したよう
に、最終的な実装形態は、ワイヤボンディングを使用し
たパッケージングの他に、フリップチップ実装などによ
るベアチップのプリント基板への実装やそれによるモジ
ュール化、或いはさらにＭＣＭ化を行うこともできる。
いずれの場合でも、ウエハ段階ですでに最終的な動作試
験が終了しているので、所期の機能を発揮する良品だけ
を選別して最終製品を加工することができて、その製造
工程における分留まりが向上する。

【００６７】図８は、半導体ウエハに対するプローブ試
験を実施する際の、１つのチップ領域２２１におけるパ
ッドの配置を示す。各パッドは、プローブ試験用の電源
パッド２２３がスクライブライン領域（すなわち、チッ
プ領域２２１の外）に一列に配置されるようにレイアウ
トされている。

【００６８】一方、図９は、プローブ試験終了後に、ス
クライブライン領域でそれぞれのチップ領域２２１を個
片に切断した後の、１つのチップ領域２２１の構成を示
している。プローブ試験用の電源パッドは、チップ領域
２２１の内部に設けられていた電源パッド２２４への接
続配線の一部を残して、削りとられている。

【００６９】このように、スクライブライン領域２２２
を配置に利用することによって、最終製品に使用される
ベアチップの面積を増加させることなくプローブ試験用
の電源パッド２２３を配置することができ、チップ面積
の増加を招かずに、ウエハに対するプローブ試験時に高
速動作試験を行うことが可能となる。

【００７０】なお、第２の実施形態に関する上記の説明
では、スクライブライン領域２２に配置されるプローブ
試験用の電源パッド２２３は、一列に配置している。し
かし、これらの電源パッド２２３の配列はこれに限られ
るものではなく、図１０に示すように千鳥状に配置して
も、或いは図１１に示すように複数列に配置しても、同
様の効果を得ることができる。

【００７１】また、本実施形態のようにプローブ試験用
の電源パッド２２３をスクライブライン領域２２２に設
ける場合であっても、その一部をチップ領域２２１の中
の内部回路領域やパッド領域に設けてもよいことは、言
うまでもない。

【００７２】

【発明の効果】以上のように、本発明の半導体チップ
は、最終製品において使用される本来の電源パッド（第
１の電源パッド）に加えて、ウエハに対するプローブ試
験時のみに用いる付加的な電源パッド（第２の電源パッ
ド）を備えている。これによって、ウエハに対するプロ
ーブ試験において、電源ノイズの影響を効果的に削減す
るとともに、ベアチップに対して最高動作周波数での試
験を行うことができる。この結果、半導体チップの動作
試験の全体的な効率が向上するとともに、製品コストを
低減することが可能になる。

【００７３】また、プローブ試験用の第２の電源パッド
を半導体ウエハ上のスクライブライン領域に形成すれ
ば、試験終了後には、半導体ウエハから個々のベアチッ
プを切り出す工程で、試験用に設けられた第２の電源パ
ッドはスクライブライン領域とともに削り取られる。従
って、最終製品である半導体チップの面積の増加や大幅
なレイアウト変更を招くことがなく、上記の効果を得る
ことができる。

【図面の簡単な説明】

【図１】一般的な半導体チップの動作試験のフローチャ
ートである。

【図２】本発明の第１の実施形態における、プローブ試
験用の電源パッドを有する半導体チップの構成を示す部
分平面図である。

【図３】図２に示す本発明の半導体チップに対するプロ
ーブの接続状態を模式的に示す平面図である。

【図４】図２に示す本発明の半導体チップに対するプロ
ーブの接続状態を模式的に示す断面図である。

【図５】図２に示す本発明の半導体チップがパッケージ
に実装された状態を示す部分平面図である。

【図６】本発明の半導体チップに対するプローブ試験時
の測定回路の等価回路を示す図である。

【図７】本発明の第２の実施形態における、プローブ試
験用の電源パッドを有する半導体ウエハの構成を示す平
面図、及びその部分的な拡大図である。

【図８】図７に示す半導体ウエハに対してプローブ試験
を実施する際の、１つのチップ領域におけるパッドの配
置を示す平面図である。

【図９】図７に示す半導体ウエハに対してプローブ試験
を実施した後に、スクライブライン領域でそれぞれのチ
ップ領域を個片に切断した後の１つのチップ領域の構成
を示す平面図である。

【図１０】本発明の第２の実施形態における試験用電源
パッドの他の配列方法を模式的に示す平面図である。

【図１１】本発明の第２の実施形態における試験用電源
パッドのさらに他の配列方法を模式的に示す平面図であ
る。

【図１２】（ａ）は、半導体チップに含まれる出力パッ
ドの回路構成の一例であり、（ｂ）は、（ａ）の回路に
おけるグラウンドバウンス現象による電圧振動の一例を
示す波形図である。また、（ｃ）は、一定のＬレベルを
出力している出力ピンで、グラウンドバウンス現象の影
響で観察される電圧変動であり、（ｄ）は、一定のＨレ
ベルを出力している出力ピンで、グラウンドバウンス現
象の影響で観察される電圧変動である。

【図１３】（ａ）は、１本のプローブで電源及び接地線
に接続されている出力パッドの回路構成の一例であり、
（ｂ）は、（ａ）の回路におけるグラウンドバウンス現
象による電圧振動を示すシミュレーション波形図であ
る。

【図１４】（ａ）は、４本のプローブで電源及び接地線
に接続されている出力パッドの回路構成の一例であり、
（ｂ）は、（ａ）の回路におけるグラウンドバウンス現
象による電圧振動を示すシミュレーション波形図であ
る。

【符号の説明】

１００半導体チップ１０１半導体基板１０２信号パッド１０３電源パッド１０４、１０５プローブ試験用電源パッド１０６接続配線１０７パッド領域１０８内部回路領域１１２、１１３、１１４プローブ１２１パッケージ１２２パッケージパッド１２３ボンディングワイヤ１３２パッドドライバ１３３信号パッド１３４、１３５電源パッド１３６電源線１３７接地線１３８出力負荷容量１３９配線抵抗１４０配線インダクタンス１４３、１４４、１４５プローブ１５０パッケージ実装された半導体チップ２００半導体ウエハ２２１チップ領域２２２スクライブライン領域２２３プローブ試験用の電源パッド２２４電源パッド２２５信号パッド

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 9169−4ＭＨ０１Ｌ 21/92 ６０４Ｔ

Claims

【特許請求の範囲】

【請求項１】所定の機能を発揮する内部回路を有する
半導体チップであって、該内部回路に信号を入出力するために使用される信号パ
ッドと、実装時及びプローブを使用した動作試験時の両方におい
て、該内部回路に電力を供給するために使用される第１
の電源パッドと、該プローブを使用した動作試験時に該内部回路に電力を
供給するために使用される第２の電源パッドと、を備え
る半導体チップ。
【請求項２】前記第２の電源パッドは前記第１の電源
パッドに電気的に接続されていて、前記プローブを使用
した動作試験時に、前記内部回路に電源が並列に接続さ
れる、請求項１に記載の半導体チップ。
【請求項３】前記内部回路が設けられている内部回路
領域と、前記信号パッド及び前記第１の電源パッドが設
けられているパッド領域と、を有しており、前記第２の
電源パッドの少なくとも一つは、該パッド領域に設けら
れている、請求項１または２に記載の半導体チップ。
【請求項４】前記内部回路が設けられている内部回路
領域と、前記信号パッド及び前記第１の電源パッドが設
けられているパッド領域と、を有しており、前記第２の
電源パッドの少なくとも一つは、該内部回路領域に設け
られている、請求項１または２に記載の半導体チップ。
【請求項５】パッケージングされて実装されている請
求項１〜４のいずれかに記載の半導体チップ。
【請求項６】請求項１〜４のいずれかに記載の半導体
チップがベアチップとして実装されているプリント基
板。
【請求項７】請求項１〜４のいずれかに記載の半導体
チップが複数個実装されて形成されているマルチチップ
モジュール。
【請求項８】それぞれに所定の機能を発揮する内部回
路を有する半導体チップが形成される複数のチップ領域
と、該半導体ウエハをダイシングして該複数のチップ領
域を区分するために使用されるスクライブライン領域
と、を備える半導体ウエハであって、該複数のチップ領
域のそれぞれに設けられる該半導体チップは、該内部回路に信号を入出力するために使用される信号パ
ッドと、実装時及びプローブを使用した動作試験時の両方におい
て、該内部回路に電力を供給するために使用される第１
の電源パッドと、を備えており、該半導体ウエハは、該プローブを使用した動作試験時に
該内部回路に電力を供給するために使用される少なくと
も１つの第２の電源パッドをさらに備えていて、該第２
の電源パッドは該スクライブライン領域に形成されてい
る、半導体ウエハ。
【請求項９】前記スクライブライン領域において、前
記第２の電源パッドが一列に配列されている、請求項８
に記載の半導体ウエハ。
【請求項１０】前記スクライブライン領域において、
前記第２の電源パッドが複数の列に配列されている、請
求項８に記載の半導体ウエハ。
【請求項１１】前記スクライブライン領域において、
前記第２の電源パッドが千鳥状に配列されている、請求
項８に記載の半導体ウエハ。
【請求項１２】前記第２の電源パッドが、さらに前記
チップ領域の中にも設けられている、請求項８〜１１の
いずれかに記載の半導体ウエハ。
【請求項１３】前記第２の電源パッドは前記第１の電
源パッドに電気的に接続されていて、前記プローブを使
用した動作試験時に、前記内部回路に電源が並列に接続
される、請求項８〜１２のいずれかに記載の半導体ウエ
ハ。
【請求項１４】半導体チップの動作状態をチェックす
る試験方法であって、該半導体チップは、所定の機能を
発揮する内部回路と、該内部回路に信号を入出力するた
めに使用される信号パッドと、実装時及びプローブを使
用した動作試験時の両方において該内部回路に電力を供
給するために使用される第１の電源パッドと、を備えて
おり、該方法は、半導体ウエハの上に該半導体チップのパターンを形成す
る際に、該半導体チップが形成される複数のチップ領域
を区分するスクライブライン領域に、プローブを使用し
た動作試験時に該内部回路に電力を供給するために使用
される少なくとも１つの第２の電源パッドを形成する工
程と、該半導体チップが所定の機能を発揮するかどうかをチェ
ックする工程と、該スクライブライン領域に沿って該半導体ウエハから個
々の該半導体チップをカットして、同時に該スクライブ
ライン領域に形成された該第２の電源パッドを除去する
工程と、を包含する試験方法。