JP2002343839A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Design And Manufacture Of Integrated Circuits (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 スクライブ領域にウェハテスト用パッドを形
成することなく、かつ半導体集積回路装置のレイアウト
面積を増大させることなく、ウェハテスト用パッドの数
を増やす。 【解決手段】 半導体チップ３の内部セル領域７とＩ／
Ｏセル領域１１の間の領域に電源ライン１３及びグラン
ドライン１５が形成されている。スクライブ領域５には
何も形成されていない。電源ライン１３上に、電源ライ
ン１３と電気的に接続された複数のウェハテスト用電源
パッド１７が形成されている。グランドライン１５上
に、グランドライン１５と電気的に接続された複数のウ
ェハテスト用グランドパッド１９が形成されている。ウ
ェハテストの際には、電源用のボンディングパッド９を
介して行なわれる電源供給の他、ウェハテスト用電源パ
ッド１７及びウェハテスト用グランドパッド１９を介し
ても電源供給が行なわれる。
成することなく、かつ半導体集積回路装置のレイアウト
面積を増大させることなく、ウェハテスト用パッドの数
を増やす。 【解決手段】 半導体チップ３の内部セル領域７とＩ／
Ｏセル領域１１の間の領域に電源ライン１３及びグラン
ドライン１５が形成されている。スクライブ領域５には
何も形成されていない。電源ライン１３上に、電源ライ
ン１３と電気的に接続された複数のウェハテスト用電源
パッド１７が形成されている。グランドライン１５上
に、グランドライン１５と電気的に接続された複数のウ
ェハテスト用グランドパッド１９が形成されている。ウ
ェハテストの際には、電源用のボンディングパッド９を
介して行なわれる電源供給の他、ウェハテスト用電源パ
ッド１７及びウェハテスト用グランドパッド１９を介し
ても電源供給が行なわれる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップ上で
中央部に内部セル領域、周辺部に外部接続用のボンディ
ングパッドを備えたＩ／Ｏセル領域、上記内部セル領域
と上記Ｉ／Ｏセル領域との間に電源ライン及びグランド
ラインの少なくとも一方を備えた半導体集積回路装置に
関するものである。
中央部に内部セル領域、周辺部に外部接続用のボンディ
ングパッドを備えたＩ／Ｏセル領域、上記内部セル領域
と上記Ｉ／Ｏセル領域との間に電源ライン及びグランド
ラインの少なくとも一方を備えた半導体集積回路装置に
関するものである。
【０００２】
【従来の技術】図３は従来の半導体集積回路装置を示す
上面図であり、（Ａ）はウェハ全体を示し、（Ｂ）は一
つの半導体チップを示し、（Ｃ）は（Ｂ）の円で囲まれ
た部分を拡大して示す。ウェハ３１の一表面に、マトリ
ックス状に配列された複数の半導体チップ３３の能動面
が形成されている。隣り合う半導体チップ３３，３３間
にはスクライブ領域３５が設けられている。一般的な半
導体集積回路装置では、半導体チップ３３の中央部に内
部セル領域３７が形成され、半導体チップ３３の周辺部
にボンディングパッド３９を備えた複数のＩ／Ｏセル領
域４１が形成されている。内部セル領域３７とＩ／Ｏセ
ル領域４１の間の領域に電源ライン４３及びグランドラ
イン４５が形成されている。
上面図であり、（Ａ）はウェハ全体を示し、（Ｂ）は一
つの半導体チップを示し、（Ｃ）は（Ｂ）の円で囲まれ
た部分を拡大して示す。ウェハ３１の一表面に、マトリ
ックス状に配列された複数の半導体チップ３３の能動面
が形成されている。隣り合う半導体チップ３３，３３間
にはスクライブ領域３５が設けられている。一般的な半
導体集積回路装置では、半導体チップ３３の中央部に内
部セル領域３７が形成され、半導体チップ３３の周辺部
にボンディングパッド３９を備えた複数のＩ／Ｏセル領
域４１が形成されている。内部セル領域３７とＩ／Ｏセ
ル領域４１の間の領域に電源ライン４３及びグランドラ
イン４５が形成されている。
【０００３】図４は、従来の半導体集積回路装置のウェ
ハテスト時の状態を示す断面図である。ウェハテスト時
には、プローブカード５１の複数のプローブ針５３が対
応するボンディングパッド３９にそれぞれ接触される。
ウェハテスト時には、テスト装置から、プローブ針５３
を介して、内部セル領域３７及びＩ／Ｏセル領域４１の
論理回路素子へのテスト信号の入出力及び電源供給が行
なわれ、ウェハテストが実行される。
ハテスト時の状態を示す断面図である。ウェハテスト時
には、プローブカード５１の複数のプローブ針５３が対
応するボンディングパッド３９にそれぞれ接触される。
ウェハテスト時には、テスト装置から、プローブ針５３
を介して、内部セル領域３７及びＩ／Ｏセル領域４１の
論理回路素子へのテスト信号の入出力及び電源供給が行
なわれ、ウェハテストが実行される。
【０００４】最近の半導体集積回路装置は微細化技術の
進歩に伴って集積度が増大しており、当然Ｉ／Ｏセル数
も増えて多ピン化している。回路規模が大きくなると、
測定すべき内部信号数も増加し、ウェハテストに使用す
るボンディングパッド数も増加する傾向にある。
進歩に伴って集積度が増大しており、当然Ｉ／Ｏセル数
も増えて多ピン化している。回路規模が大きくなると、
測定すべき内部信号数も増加し、ウェハテストに使用す
るボンディングパッド数も増加する傾向にある。
【０００５】しかし、実装面積等を考慮して製品仕様か
ら定められたパッケージピン数や、多ピン化した場合の
パッケージコストなどの制限があるため、ウェハテスト
のために製品仕様以上に多ピン化することはできない。
また、外部接続に使用しないボンディングパッドを備え
たウェハテスト用Ｉ／Ｏセルを別途用意するという方法
があるが、これもＩ／Ｏセル数の増加に伴って製品仕様
以上に半導体集積回路装置のレイアウト面積が大きくな
ってしまう。
ら定められたパッケージピン数や、多ピン化した場合の
パッケージコストなどの制限があるため、ウェハテスト
のために製品仕様以上に多ピン化することはできない。
また、外部接続に使用しないボンディングパッドを備え
たウェハテスト用Ｉ／Ｏセルを別途用意するという方法
があるが、これもＩ／Ｏセル数の増加に伴って製品仕様
以上に半導体集積回路装置のレイアウト面積が大きくな
ってしまう。
【０００６】このような不具合を解決する手段として、
ウェハ切断前のスクライブ領域にウェハテスト用パッド
を形成する方法が提案されている（特開平０６−１２０
３０８号公報、特開平０７−５０３２６号公報などを参
照）。図５に示すように、通常の信号を入出力するため
のパッド４９ａの他に、スクライブ領域３５上に、ウェ
ハテスト信号を入出力するためのパッド４９ｂが形成さ
れている。ウェハから半導体チップ３３を切り出す際に
はスクライブ領域３５が切断される。このとき、パッド
４９ｂは除去される。スクライブ領域３５にウェハテス
ト用パッド４９ｂを形成することにより、半導体集積回
路装置のレイアウト面積を増大させることなくウェハテ
ストに使用するパッド数を増加させることができる。
ウェハ切断前のスクライブ領域にウェハテスト用パッド
を形成する方法が提案されている（特開平０６−１２０
３０８号公報、特開平０７−５０３２６号公報などを参
照）。図５に示すように、通常の信号を入出力するため
のパッド４９ａの他に、スクライブ領域３５上に、ウェ
ハテスト信号を入出力するためのパッド４９ｂが形成さ
れている。ウェハから半導体チップ３３を切り出す際に
はスクライブ領域３５が切断される。このとき、パッド
４９ｂは除去される。スクライブ領域３５にウェハテス
ト用パッド４９ｂを形成することにより、半導体集積回
路装置のレイアウト面積を増大させることなくウェハテ
ストに使用するパッド数を増加させることができる。
【０００７】
【発明が解決しようとする課題】しかし、スクライブ領
域にウェハテスト用パッドを形成する方法では、半導体
集積回路装置のレイアウト面積が大きくなることはない
が、後工程でのパッケージング時にウェハから半導体集
積回路装置を切り出す際に、ウェハテスト用パッドがボ
ンディングパッドの外側やスクライブ領域に形成されて
いるため、配線メタル上を切断することになってしま
い、配線メタルのカスに起因するショートが発生し、歩
留を下げてしまうという問題があった。
域にウェハテスト用パッドを形成する方法では、半導体
集積回路装置のレイアウト面積が大きくなることはない
が、後工程でのパッケージング時にウェハから半導体集
積回路装置を切り出す際に、ウェハテスト用パッドがボ
ンディングパッドの外側やスクライブ領域に形成されて
いるため、配線メタル上を切断することになってしま
い、配線メタルのカスに起因するショートが発生し、歩
留を下げてしまうという問題があった。
【０００８】そこで本発明は、半導体集積回路装置にお
いて、スクライブ領域にウェハテスト用パッドを形成す
ることなく、かつ半導体集積回路装置のレイアウト面積
を増大させることなく、ウェハテスト用パッドの数を増
やすことを目的とするものである。
いて、スクライブ領域にウェハテスト用パッドを形成す
ることなく、かつ半導体集積回路装置のレイアウト面積
を増大させることなく、ウェハテスト用パッドの数を増
やすことを目的とするものである。
【０００９】
【課題を解決するための手段】本発明は、半導体チップ
上で中央部に内部セル領域、周辺部に外部接続用のボン
ディングパッドを備えたＩ／Ｏセル領域、上記内部セル
領域と上記Ｉ／Ｏセル領域との間に電源ライン及びグラ
ンドラインの少なくとも一方を備えた半導体集積回路装
置であって、上記電源ライン領域上及び上記グランドラ
イン領域上又はそのいずれかにウェハテスト用パッドを
少なくとも１つ備えているものである。
上で中央部に内部セル領域、周辺部に外部接続用のボン
ディングパッドを備えたＩ／Ｏセル領域、上記内部セル
領域と上記Ｉ／Ｏセル領域との間に電源ライン及びグラ
ンドラインの少なくとも一方を備えた半導体集積回路装
置であって、上記電源ライン領域上及び上記グランドラ
イン領域上又はそのいずれかにウェハテスト用パッドを
少なくとも１つ備えているものである。
【００１０】内部セル領域とＩ／Ｏセル領域との間に電
源ライン及びグランドラインの少なくとも一方が形成さ
れ、その電源ライン領域上及びグランドライン領域上又
はそのいずれかに、ウェハテスト用パッドを形成するこ
とにより、スクライブ領域にウェハテスト用パッドを形
成しなくても、半導体集積回路装置のレイアウト面積を
増大させることなく、ウェハテスト用パッドの数を増や
すことができる。
源ライン及びグランドラインの少なくとも一方が形成さ
れ、その電源ライン領域上及びグランドライン領域上又
はそのいずれかに、ウェハテスト用パッドを形成するこ
とにより、スクライブ領域にウェハテスト用パッドを形
成しなくても、半導体集積回路装置のレイアウト面積を
増大させることなく、ウェハテスト用パッドの数を増や
すことができる。
【００１１】
【発明の実施の形態】従来技術において、ウェハテスト
に用いるボンディングパッドの数を増やすことなくウェ
ハテストを行なう方法として、ウェハテスト時に半導体
集積回路装置内の論理回路素子にテスト信号を入出力す
る際、テスト信号を時分割にしたり、テストモードに応
じて選択的に入力したりする方法がある。これにより、
複数のテスト信号を同じボンディングパッドを通して入
出力し、１つのボンディングパッドを兼用して、ウェハ
テスト時にテスト信号の入出力に使用するボンディング
パッドの数を減らしている。
に用いるボンディングパッドの数を増やすことなくウェ
ハテストを行なう方法として、ウェハテスト時に半導体
集積回路装置内の論理回路素子にテスト信号を入出力す
る際、テスト信号を時分割にしたり、テストモードに応
じて選択的に入力したりする方法がある。これにより、
複数のテスト信号を同じボンディングパッドを通して入
出力し、１つのボンディングパッドを兼用して、ウェハ
テスト時にテスト信号の入出力に使用するボンディング
パッドの数を減らしている。
【００１２】しかし、ウェハテスト時に半導体集積回路
装置内の論理回路素子に対する電源供給を行なうための
電源用ボンディングパッド及びグランド用ボンディング
パッドについては、時分割や選択的な入力ができないた
め、どうしても電源用ボンディングパッド及びグランド
用ボンディングパッドの数が不足する傾向にある。一般
的に、電源用ボンディングパッド及びグランド用ボンデ
ィングパッドの数が少ない場合、ウェハテスト時に半導
体集積回路装置内部で大きな電流変動が生じると、テス
ト装置やプローブカードを含むウェハテスト用の配線
や、半導体集積回路装置内部の配線などがもつインダク
タンス成分の影響によってノイズ電圧が発生する。その
ようなノイズ電圧はウェハテスト結果に悪影響を及ぼす
ので、安定したウェハテストができないという問題があ
った。
装置内の論理回路素子に対する電源供給を行なうための
電源用ボンディングパッド及びグランド用ボンディング
パッドについては、時分割や選択的な入力ができないた
め、どうしても電源用ボンディングパッド及びグランド
用ボンディングパッドの数が不足する傾向にある。一般
的に、電源用ボンディングパッド及びグランド用ボンデ
ィングパッドの数が少ない場合、ウェハテスト時に半導
体集積回路装置内部で大きな電流変動が生じると、テス
ト装置やプローブカードを含むウェハテスト用の配線
や、半導体集積回路装置内部の配線などがもつインダク
タンス成分の影響によってノイズ電圧が発生する。その
ようなノイズ電圧はウェハテスト結果に悪影響を及ぼす
ので、安定したウェハテストができないという問題があ
った。
【００１３】また、電源用ボンディングパッド及びグラ
ンド用ボンディングパッドの数が少ない場合、ウェハテ
スト時に１本のプローブ針当りに流れる電流値が大きく
なるため、ある一定のウェハテスト回数毎にプローブ針
先の研磨を実施しないと、プローブ針の酸化によるコン
タクト不良が発生する。そのようなコンタクト不良はウ
ェハテスト結果に悪影響を及ぼすので、安定したウェハ
テストができないという問題があった。
ンド用ボンディングパッドの数が少ない場合、ウェハテ
スト時に１本のプローブ針当りに流れる電流値が大きく
なるため、ある一定のウェハテスト回数毎にプローブ針
先の研磨を実施しないと、プローブ針の酸化によるコン
タクト不良が発生する。そのようなコンタクト不良はウ
ェハテスト結果に悪影響を及ぼすので、安定したウェハ
テストができないという問題があった。
【００１４】このような不具合を解決するための手段と
して、マスタースライス方式の半導体集積回路装置にお
いて、未使用のＩ／Ｏセル領域にウェハテスト用の電源
パッド及びグランドパッドを形成する方法がある（特公
平０６−０９１１８６号公報参照）。しかし、余分なＩ
／Ｏセル領域が必要になるので、マスタースライス方式
以外の半導体集積回路装置に実施すると、必要以上にレ
イアウト面積が大きくなってしまう。そのため、未使用
のＩ／Ｏセル領域があらかじめ存在するマスタースライ
ス方式の半導体集積回路装置にしか実施できないという
欠点があった。
して、マスタースライス方式の半導体集積回路装置にお
いて、未使用のＩ／Ｏセル領域にウェハテスト用の電源
パッド及びグランドパッドを形成する方法がある（特公
平０６−０９１１８６号公報参照）。しかし、余分なＩ
／Ｏセル領域が必要になるので、マスタースライス方式
以外の半導体集積回路装置に実施すると、必要以上にレ
イアウト面積が大きくなってしまう。そのため、未使用
のＩ／Ｏセル領域があらかじめ存在するマスタースライ
ス方式の半導体集積回路装置にしか実施できないという
欠点があった。
【００１５】また、ウェハ切断前のスクライブ領域に大
型電源パッドを形成する方法が開示されているが（特開
平２−２３２５７４号公報参照）、上記で説明したスク
ライブ領域にウェハテスト用パッドを形成した実施例と
同様に、配線メタル上を切断することになってしまい、
配線メタルのカスに起因するショートが発生し、歩留を
下げてしまうという問題があった。
型電源パッドを形成する方法が開示されているが（特開
平２−２３２５７４号公報参照）、上記で説明したスク
ライブ領域にウェハテスト用パッドを形成した実施例と
同様に、配線メタル上を切断することになってしまい、
配線メタルのカスに起因するショートが発生し、歩留を
下げてしまうという問題があった。
【００１６】そこで、本発明の半導体集積回路装置にお
いて、上記ウェハテスト用パッドは、上記電源ラインと
電気的に接続されたウェハテスト用電源パッド及び上記
グランドラインと電気的に接続されたウェハテスト用グ
ランドパッドをそれぞれ１つ以上備えていることが好ま
しい。その結果、スクライブ領域にウェハテスト用パッ
ドを形成しなくても、半導体集積回路装置のレイアウト
面積を増大させることなく、ウェハテスト用電源パッド
及びウェハテスト用グランドパッドの数を増やすことが
でき、ウェハテスト時のノイズ電圧の低減を実現でき、
安定したウェハテストを実現できるようになる。さら
に、ウェハテスト時に１本のプローブ針当りに流れる電
流値を小さくすることができるので、ウェハテスト時に
発生するプローブ針の酸化によるコンタクト不良を低減
することができる。
いて、上記ウェハテスト用パッドは、上記電源ラインと
電気的に接続されたウェハテスト用電源パッド及び上記
グランドラインと電気的に接続されたウェハテスト用グ
ランドパッドをそれぞれ１つ以上備えていることが好ま
しい。その結果、スクライブ領域にウェハテスト用パッ
ドを形成しなくても、半導体集積回路装置のレイアウト
面積を増大させることなく、ウェハテスト用電源パッド
及びウェハテスト用グランドパッドの数を増やすことが
でき、ウェハテスト時のノイズ電圧の低減を実現でき、
安定したウェハテストを実現できるようになる。さら
に、ウェハテスト時に１本のプローブ針当りに流れる電
流値を小さくすることができるので、ウェハテスト時に
発生するプローブ針の酸化によるコンタクト不良を低減
することができる。
【００１７】上記ウェハテスト用電源パッド及び上記ウ
ェハテスト用グランドパッドをそれぞれ複数備え、それ
らのパッドが千鳥状に配置されていることが好ましい。
その結果、ウェハテスト用電源パッド及びウェハテスト
用グランドパッドに接触されるプローブカードのプロー
ブ針を互いに交差させることなく配置することができ、
構成が簡単なプローブカードを用いることができる。
ェハテスト用グランドパッドをそれぞれ複数備え、それ
らのパッドが千鳥状に配置されていることが好ましい。
その結果、ウェハテスト用電源パッド及びウェハテスト
用グランドパッドに接触されるプローブカードのプロー
ブ針を互いに交差させることなく配置することができ、
構成が簡単なプローブカードを用いることができる。
【００１８】上記ウェハテスト用電源パッド及び上記ウ
ェハテスト用グランドパッドが配置される間隔の一例は
５０μｍ（マイクロメートル）以上である。これによ
り、高精度の高価な特殊プローブカードや、高位置合わ
せ精度の高価な特殊プロービング装置（プローブカード
のプローブ針をパッドに位置合わせするための装置）で
はなく、既存のプローブカードやプロービング装置を用
いても、ウェハテスト用電源パッドに対応するプローブ
針とウェハテスト用グランドパッドに対応するプローブ
針間の電気的短絡を防止して、安定したウェハテストを
行なうことができる。
ェハテスト用グランドパッドが配置される間隔の一例は
５０μｍ（マイクロメートル）以上である。これによ
り、高精度の高価な特殊プローブカードや、高位置合わ
せ精度の高価な特殊プロービング装置（プローブカード
のプローブ針をパッドに位置合わせするための装置）で
はなく、既存のプローブカードやプロービング装置を用
いても、ウェハテスト用電源パッドに対応するプローブ
針とウェハテスト用グランドパッドに対応するプローブ
針間の電気的短絡を防止して、安定したウェハテストを
行なうことができる。
【００１９】
【実施例】図１は一実施例を示す上面図であり、（Ａ）
はウェハ全体を示し、（Ｂ）は一つの半導体チップを示
し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示
す。ウェハ１の一表面に、マトリックス状に配列された
複数の半導体チップ３の能動面が形成されている。隣り
合う半導体チップ３，３間には、半導体チップ３を切り
出す際に切断されるスクライブ領域５が設けられてい
る。ここで、スクライブ領域５には何も形成されていな
い。半導体チップ３の中央部には、各種の論理回路素子
を備えた内部セル領域７が形成されている。半導体チッ
プ３の周辺部には、内部セル領域７との信号の受け渡し
を行なうための各種の論理回路素子及び外部接続用のボ
ンディングパッド９を備えた複数のＩ／Ｏセル領域１１
が備えられている。
はウェハ全体を示し、（Ｂ）は一つの半導体チップを示
し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示
す。ウェハ１の一表面に、マトリックス状に配列された
複数の半導体チップ３の能動面が形成されている。隣り
合う半導体チップ３，３間には、半導体チップ３を切り
出す際に切断されるスクライブ領域５が設けられてい
る。ここで、スクライブ領域５には何も形成されていな
い。半導体チップ３の中央部には、各種の論理回路素子
を備えた内部セル領域７が形成されている。半導体チッ
プ３の周辺部には、内部セル領域７との信号の受け渡し
を行なうための各種の論理回路素子及び外部接続用のボ
ンディングパッド９を備えた複数のＩ／Ｏセル領域１１
が備えられている。
【００２０】内部セル領域７とＩ／Ｏセル領域１１の間
の領域には、内部セル領域７の外周に電源ライン１３が
形成されている。電源ライン１３の外周にはグランドラ
イン１５が形成されている。電源ライン１３及びグラン
ドライン１５は、内部セル領域７及びＩ／Ｏセル領域１
１の論理回路素子に電源供給を行なうためのものであ
る。電源ライン１３及びグランドライン１５は例えば線
幅が５０〜１００μｍであり、ここでは１００μｍであ
る。電源ライン１３及びグランドライン１５の材料とし
ては、例えばＡｌ（アルミニウム）やＡｌ−Ｓｉ（アル
ミニウムとシリコンの合金）、Ａｌ−Ｓｉ−Ｃｕ（アル
ミニウムとシリコンと銅の合金）などを用いることがで
きる。電源ライン１３及びグランドライン１５には例え
ば５０〜１００ｍＡ（ミリアンペア）の電流が流され
る。
の領域には、内部セル領域７の外周に電源ライン１３が
形成されている。電源ライン１３の外周にはグランドラ
イン１５が形成されている。電源ライン１３及びグラン
ドライン１５は、内部セル領域７及びＩ／Ｏセル領域１
１の論理回路素子に電源供給を行なうためのものであ
る。電源ライン１３及びグランドライン１５は例えば線
幅が５０〜１００μｍであり、ここでは１００μｍであ
る。電源ライン１３及びグランドライン１５の材料とし
ては、例えばＡｌ（アルミニウム）やＡｌ−Ｓｉ（アル
ミニウムとシリコンの合金）、Ａｌ−Ｓｉ−Ｃｕ（アル
ミニウムとシリコンと銅の合金）などを用いることがで
きる。電源ライン１３及びグランドライン１５には例え
ば５０〜１００ｍＡ（ミリアンペア）の電流が流され
る。
【００２１】電源ライン１３上に、電源ライン１３と電
気的に接続された複数のウェハテスト用電源パッド１７
が形成されている。グランドライン１５上に、グランド
ライン１５と電気的に接続された複数のウェハテスト用
グランドパッド１９が形成されている。ウェハテスト用
電源パッド１７及びウェハテスト用グランドパッド１９
は例えば一辺が５０μｍの正方形に形成されている。ウ
ェハテスト用電源パッド１７とウェハテスト用グランド
パッド１９は互いに千鳥状に配置されており、それらの
間隔は例えば５０μｍである。ここでは、隣り合うウェ
ハテスト用電源パッド１７，１７間及びウェハテスト用
グランドパッド１９，１９間の間隔はそれぞれ１５０μ
ｍである。
気的に接続された複数のウェハテスト用電源パッド１７
が形成されている。グランドライン１５上に、グランド
ライン１５と電気的に接続された複数のウェハテスト用
グランドパッド１９が形成されている。ウェハテスト用
電源パッド１７及びウェハテスト用グランドパッド１９
は例えば一辺が５０μｍの正方形に形成されている。ウ
ェハテスト用電源パッド１７とウェハテスト用グランド
パッド１９は互いに千鳥状に配置されており、それらの
間隔は例えば５０μｍである。ここでは、隣り合うウェ
ハテスト用電源パッド１７，１７間及びウェハテスト用
グランドパッド１９，１９間の間隔はそれぞれ１５０μ
ｍである。
【００２２】図２は、この実施例のウェハテスト時の状
態を示す断面図である。ウェハテスト時には、プローブ
カード２１のプローブ針２３ａが対応するボンディング
パッド９に接触され、プローブ針２３ｂが対応するウェ
ハテスト用電源パッド１７に接触され、プローブ針２３
ｃが対応するウェハテスト用グランドパッド１９に接触
される。ウェハテスト用電源パッド１７及びウェハテス
ト用グランドパッド１９が互いに千鳥状に配置されてい
るので、プローブカード２１としては、プローブ針２３
ｂ及び２３ｃが互いに交差していないので、構造が簡単
なものを用いることができる。
態を示す断面図である。ウェハテスト時には、プローブ
カード２１のプローブ針２３ａが対応するボンディング
パッド９に接触され、プローブ針２３ｂが対応するウェ
ハテスト用電源パッド１７に接触され、プローブ針２３
ｃが対応するウェハテスト用グランドパッド１９に接触
される。ウェハテスト用電源パッド１７及びウェハテス
ト用グランドパッド１９が互いに千鳥状に配置されてい
るので、プローブカード２１としては、プローブ針２３
ｂ及び２３ｃが互いに交差していないので、構造が簡単
なものを用いることができる。
【００２３】ウェハテスト時の内部セル領域７及びＩ／
Ｏセル領域１１への信号入出力は、従来の半導体集積回
路装置と同様に、プローブ針２３ａからボンディングパ
ッド９を介して行なわれる。ウェハテスト時の内部セル
領域７及びＩ／Ｏセル領域１１への電源供給は、従来の
半導体集積回路装置と同様にしてプローブ針２３ａから
ボンディングパッド９を介して行なわれる電源供給の
他、プローブ針２３ｂ及び２３ｃからウェハテスト用電
源パッド１７及びウェハテスト用グランドパッド１９を
介しても行なわれる。
Ｏセル領域１１への信号入出力は、従来の半導体集積回
路装置と同様に、プローブ針２３ａからボンディングパ
ッド９を介して行なわれる。ウェハテスト時の内部セル
領域７及びＩ／Ｏセル領域１１への電源供給は、従来の
半導体集積回路装置と同様にしてプローブ針２３ａから
ボンディングパッド９を介して行なわれる電源供給の
他、プローブ針２３ｂ及び２３ｃからウェハテスト用電
源パッド１７及びウェハテスト用グランドパッド１９を
介しても行なわれる。
【００２４】このように、この実施例によれば、スクラ
イブ領域にウェハテスト用パッドを形成しなくても、半
導体集積回路装置のレイアウト面積を増大させることな
く、ウェハテスト用パッド、特にウェハテスト用電源パ
ッド１７及びウェハテスト用グランドパッド１９を追加
してウェハテスト時に使用する電源用パッド及びグラン
ド用パッドの数を増加させることができる。ウェハテス
ト時に使用する電源用パッド及びグランド用パッドの数
を増加させることにより、ウェハテスト時のノイズ電圧
の低減を実現でき、安定したウェハテストを実現できる
ようになる。
イブ領域にウェハテスト用パッドを形成しなくても、半
導体集積回路装置のレイアウト面積を増大させることな
く、ウェハテスト用パッド、特にウェハテスト用電源パ
ッド１７及びウェハテスト用グランドパッド１９を追加
してウェハテスト時に使用する電源用パッド及びグラン
ド用パッドの数を増加させることができる。ウェハテス
ト時に使用する電源用パッド及びグランド用パッドの数
を増加させることにより、ウェハテスト時のノイズ電圧
の低減を実現でき、安定したウェハテストを実現できる
ようになる。
【００２５】さらに、電源供給用のボンディングパッド
９に対応するプローブ針２３ａを含むウェハテスト時に
おける電源供給用のプローブ針２３ａ，２３ｂ，２３ｃ
において、プローブ針当りに流れる電流値を小さくする
ことができるので、ウェハテスト時に発生するプローブ
針の酸化によるコンタクト不良を低減することができ
る。
９に対応するプローブ針２３ａを含むウェハテスト時に
おける電源供給用のプローブ針２３ａ，２３ｂ，２３ｃ
において、プローブ針当りに流れる電流値を小さくする
ことができるので、ウェハテスト時に発生するプローブ
針の酸化によるコンタクト不良を低減することができ
る。
【００２６】上記の実施例では、電源ライン１３領域上
及びグランドライン１５上に形成するウェハテスト用パ
ッドとしてウェハテスト用電源パッド１７及びウェハテ
スト用グランドパッド１９を形成しているが、本発明は
これに限定されるものではなく、電源ライン領域上及び
グランドライン領域上に形成するウェハテスト用パッド
は、内部セル領域及びＩ／Ｏセル領域へテスト信号を入
出力するためのパッドであってもよい。また、上記の実
施例で示した寸法、数値、形状及び配置は一例であり、
本発明はこの実施例に限定されるものではなく、特許請
求の範囲に記載された本発明の範囲内で種々の変更が可
能である。
及びグランドライン１５上に形成するウェハテスト用パ
ッドとしてウェハテスト用電源パッド１７及びウェハテ
スト用グランドパッド１９を形成しているが、本発明は
これに限定されるものではなく、電源ライン領域上及び
グランドライン領域上に形成するウェハテスト用パッド
は、内部セル領域及びＩ／Ｏセル領域へテスト信号を入
出力するためのパッドであってもよい。また、上記の実
施例で示した寸法、数値、形状及び配置は一例であり、
本発明はこの実施例に限定されるものではなく、特許請
求の範囲に記載された本発明の範囲内で種々の変更が可
能である。
【００２７】
【発明の効果】本発明の半導体集積回路装置では、半導
体チップ上に、内部セル領域と、Ｉ／Ｏセル領域と、電
源ライン及びグランドラインの少なくとも一方を備えた
半導体集積回路装置において、上記電源ライン領域上及
び上記グランドライン領域上又はそのいずれかにウェハ
テスト用パッドを少なくとも１つ備えているようにした
ので、スクライブ領域にウェハテスト用パッドを形成す
ることなく、かつ半導体集積回路装置のレイアウト面積
を増大させることなく、ウェハテスト用パッドの数を増
やすことができる。
体チップ上に、内部セル領域と、Ｉ／Ｏセル領域と、電
源ライン及びグランドラインの少なくとも一方を備えた
半導体集積回路装置において、上記電源ライン領域上及
び上記グランドライン領域上又はそのいずれかにウェハ
テスト用パッドを少なくとも１つ備えているようにした
ので、スクライブ領域にウェハテスト用パッドを形成す
ることなく、かつ半導体集積回路装置のレイアウト面積
を増大させることなく、ウェハテスト用パッドの数を増
やすことができる。
【００２８】本発明の半導体集積回路装置において、ウ
ェハテスト用パッドは、上記電源ラインと電気的に接続
されたウェハテスト用電源パッド及び上記グランドライ
ンと電気的に接続されたウェハテスト用グランドパッド
をそれぞれ１つ以上備えているようにすれば、スクライ
ブ領域にウェハテスト用パッドを形成することなく、か
つ半導体集積回路装置のレイアウト面積を増大させるこ
となく、ウェハテスト用電源パッド及びウェハテスト用
グランドパッドの数を増やすことができ、ウェハテスト
時のノイズ電圧の低減を実現でき、安定したウェハテス
トを実現できるようになる。さらに、ウェハテスト時に
１本のプローブ針当りに流れる電流値を小さくすること
ができるので、ウェハテスト時に発生するプローブ針の
酸化によるコンタクト不良を低減することができる。
ェハテスト用パッドは、上記電源ラインと電気的に接続
されたウェハテスト用電源パッド及び上記グランドライ
ンと電気的に接続されたウェハテスト用グランドパッド
をそれぞれ１つ以上備えているようにすれば、スクライ
ブ領域にウェハテスト用パッドを形成することなく、か
つ半導体集積回路装置のレイアウト面積を増大させるこ
となく、ウェハテスト用電源パッド及びウェハテスト用
グランドパッドの数を増やすことができ、ウェハテスト
時のノイズ電圧の低減を実現でき、安定したウェハテス
トを実現できるようになる。さらに、ウェハテスト時に
１本のプローブ針当りに流れる電流値を小さくすること
ができるので、ウェハテスト時に発生するプローブ針の
酸化によるコンタクト不良を低減することができる。
【００２９】さらに、上記ウェハテスト用電源パッド及
び上記ウェハテスト用グランドパッドをそれぞれ複数備
え、それらのパッドが千鳥状に配置されているようにす
れば、ウェハテスト用電源パッド及びウェハテスト用グ
ランドパッドに接触されるプローブカードのプローブ針
を互いに交差させることなく配置することができ、構成
が簡単なプローブカードを用いることができる。
び上記ウェハテスト用グランドパッドをそれぞれ複数備
え、それらのパッドが千鳥状に配置されているようにす
れば、ウェハテスト用電源パッド及びウェハテスト用グ
ランドパッドに接触されるプローブカードのプローブ針
を互いに交差させることなく配置することができ、構成
が簡単なプローブカードを用いることができる。
【００３０】さらに、上記ウェハテスト用電源パッド及
び上記ウェハテスト用グランドパッドが５０μｍ以上の
間隔で配置されているようにすれば、既存のプローブカ
ードやプロービング装置を用いても、ウェハテスト用電
源パッドに対応するプローブ針とウェハテスト用グラン
ドパッドに対応するプローブ針間の電気的短絡を防止し
て、安定したウェハテストを行なうことができる。
び上記ウェハテスト用グランドパッドが５０μｍ以上の
間隔で配置されているようにすれば、既存のプローブカ
ードやプロービング装置を用いても、ウェハテスト用電
源パッドに対応するプローブ針とウェハテスト用グラン
ドパッドに対応するプローブ針間の電気的短絡を防止し
て、安定したウェハテストを行なうことができる。
【図１】一実施例を示す上面図であり、（Ａ）はウェハ
全体を示し、（Ｂ）は一つの半導体チップを示し、
（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示す。
全体を示し、（Ｂ）は一つの半導体チップを示し、
（Ｃ）は（Ｂ）の円で囲まれた部分を拡大して示す。
【図２】同実施例のウェハテスト時の状態を示す断面図
である。
である。
【図３】従来の半導体集積回路装置を示す上面図であ
り、（Ａ）はウェハ全体を示し、（Ｂ）は一つの半導体
チップを示し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡
大して示す。
り、（Ａ）はウェハ全体を示し、（Ｂ）は一つの半導体
チップを示し、（Ｃ）は（Ｂ）の円で囲まれた部分を拡
大して示す。
【図４】従来の半導体集積回路装置のウェハテスト時の
状態を示す断面図である。
状態を示す断面図である。
【図５】従来の半導体集積回路装置の他の例を示す上面
図である。
図である。
１ ウェハ ３ 半導体チップ ５ スクライブ領域 ７ 内部セル領域 ９ ボンディングパッド １１ Ｉ／Ｏセル領域 １３ 電源ライン １５ グランドライン １７ ウェハテスト用電源パッド １９ ウェハテスト用グランドパッド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０１Ｒ 1/073 Ｈ０１Ｌ 21/82 Ｐ Ｆターム(参考） 2G011 AA01 AC14 AE03 4M106 AA01 AA02 AA11 AD01 AD21 AD22 5F033 UU03 VV04 VV05 VV07 VV12 XX37 5F038 BE05 BH19 CA10 CA13 CD02 CD03 CD18 DT15 EZ20 5F064 BB31 DD44 DD46 EE32 EE33 EE52 EE53
Claims (4)
- 【請求項１】 半導体チップ上で中央部に内部セル領
域、周辺部に外部接続用のボンディングパッドを備えた
Ｉ／Ｏセル領域、前記内部セル領域と前記Ｉ／Ｏセル領
域との間に電源ライン及びグランドラインの少なくとも
一方を備えた半導体集積回路装置において、 前記電源ライン領域上及び前記グランドライン領域上又
はそのいずれかにウェハテスト用パッドを少なくとも１
つ備えたことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ウェハテスト用パッドは、前記電源
ラインと電気的に接続されたウェハテスト用電源パッド
及び前記グランドラインと電気的に接続されたウェハテ
スト用グランドパッドをそれぞれ１つ以上備えている請
求項１に記載の半導体集積回路装置。 - 【請求項３】 前記ウェハテスト用電源パッド及び前記
ウェハテスト用グランドパッドをそれぞれ複数備え、そ
れらのパッドが千鳥状に配置されている請求項２に記載
の半導体集積回路装置。 - 【請求項４】 前記ウェハテスト用電源パッド及び前記
ウェハテスト用グランドパッドは５０μｍ以上の間隔で
配置されている請求項３に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150732A JP2002343839A (ja) | 2001-05-21 | 2001-05-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150732A JP2002343839A (ja) | 2001-05-21 | 2001-05-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343839A true JP2002343839A (ja) | 2002-11-29 |
Family
ID=18995698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001150732A Pending JP2002343839A (ja) | 2001-05-21 | 2001-05-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343839A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303787A (ja) * | 2003-03-28 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US7567484B2 (en) | 2006-04-28 | 2009-07-28 | Kawasaki Microelectronics, Inc. | Method of preventing dielectric breakdown of semiconductor device and semiconductor device preventing dielectric breakdown |
| CN105322943A (zh) * | 2014-06-03 | 2016-02-10 | Arm有限公司 | 具有接口电路的集成电路、和用于接口电路的接口单元 |
-
2001
- 2001-05-21 JP JP2001150732A patent/JP2002343839A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303787A (ja) * | 2003-03-28 | 2004-10-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP4601910B2 (ja) * | 2003-03-28 | 2010-12-22 | パナソニック株式会社 | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
| US7567484B2 (en) | 2006-04-28 | 2009-07-28 | Kawasaki Microelectronics, Inc. | Method of preventing dielectric breakdown of semiconductor device and semiconductor device preventing dielectric breakdown |
| CN105322943A (zh) * | 2014-06-03 | 2016-02-10 | Arm有限公司 | 具有接口电路的集成电路、和用于接口电路的接口单元 |
| CN105322943B (zh) * | 2014-06-03 | 2020-07-07 | Arm 有限公司 | 具有接口电路的集成电路、和用于接口电路的接口单元 |
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