JP2006339228A - 大規模集積回路のウェハおよびその製造方法 - Google Patents

Abstract

【課題】 スクライブライン幅を増加することなく、半導体装置を容易に短時間で評価することができるように改良された大規模集積回路のウェハを提供する。
【解決手段】 第１のスクライブライン１２ａが延びる方向に、複数個の半導体装置１が並んで半導体装置の列を形成している。半導体装置の列は、第１のスクライブライン１２ａと直交する第２のスクライブライン１２ｂが延びる方向に複数並んで設けられる。第２のスクライブライン１２ｂ内に、各半導体装置１と対になるように、中継回路９が設けられる。中継回路９と半導体装置１は、ポリシリコン配線１３で接続される。中継回路９にその一方端が接続された第２層配線６が、第２スクライブライン１２ｂ内に延びている。テストチップ３内に形成されたパッド電極４ａにその一方端が接続された第３層配線５ｃが、第１のスクライブライン１２ａ内に延びている。第２層配線６と第３層配線５ａは、ビアホール１０を介して電気的に接続されている。
【選択図】図５

Description

本発明は一般に大規模集積回路のウェハに関し、より特定的には、スクライブライン幅を増加することなく、半導体装置を容易に短時間で評価することができるように改良された大規模集積回路のウェハに関する。この発明はまたそのような大規模集積回路のウェハの製造方法に関する。より具体的には、半導体装置の製造工程におけるスクライブライン内の配線層の形成技術と、複数の半導体装置の特定電極を電気的に繋ぎ一括テストする評価技術とに関し、さらに具体的には、基板上に設けられる複数の半導体装置をいくつかの電気的に独立したブロックに分割し、各々のブロック毎に、テスト専用チップを繋ぐ配線層の形成技術に関する。

半導体装置のサイズは、微細化の進展とともに縮小し、一方半導体装置を製造する基板は大口径化し、結果として基板１枚当たりに製造される半導体装置の数は増加する傾向にあり、１０００ヶ以上ある場合も珍しくは無い。また、製造方法の完成度は向上し、基板１枚当たりの良品半導体装置の比率（歩留まり）は９０％を超えている。しかし、このような状況下でも、半導体装置の評価は、基板上に製造された全ての半導体装置に対して実施している。従って、半導体装置の評価時間が多大なものとなり、ＴＡＴ、評価設備の保有台数に負荷を与えている。さらに、基板からダイシングによって個片化された半導体装置は、テープなどに実装された後、再び評価されている。

このような状況下、半導体装置の評価方法について、いくつかの提案がなされている。

特許文献１においては、基板レベルでの一括バーンインを実現するため、基板上の全ての半導体装置の特定パッドを接続する試みがされている。特許文献２では、基板上にテストチップを設置し、これと半導体装置とを接続することで一括テストを可能とする試みがなされている。また、特許文献３では、１つの半導体装置に１つのテストパッドを設置することでテスト時間短縮の試みがされている。

特許文献２に開示された技術を、図７〜図１０を参照して、説明する。

図７は、テストの対象であるウェハ７１０を示し、図８はその一部を拡大して示している。これらの図を参照して、ウェハ７１０上に、複数の被テストデバイスチップ７１１が設けられている。複数のデバイスチップ７１１はさらに複数ずつ組になっており、１組のデバイスチップ７１１に対し、１つのテスト専用チップ７１２が設けられている。そして、テスト専用チップ７１２とその組に属する複数のデバイスチップ７１１がテスト用バス７１３で結ばれている。各組のテスト専用チップ７１２には、複数のワイヤボンディングパッド７１４が設けられている。

図９は、１つのテスト専用チップ７１２の概略構成を示し、図１０は１つのデバイスチップ７１１の概略構成を示している。

図９に示すように、テスト専用チップ７１２には、デコーダ９１５、テスト信号発生部９１６、マルチプレクサ９１７、ｎ個（その組のデバイスチップ７１１の数）のドライバ９１８、期待値発生部９１９、判定部９２０およびラッチ回路９２１が設けられている。ドライバ９１８およびラッチ回路９２１は、バス７１３を介してデバイスチップ７１１に接続されている。

図１０に示すように、デバイスチップ７１１には、被テスト回路１０２２、テスト結果圧縮回路１０２３およびテストパターン・結果スキャン回路１０２４が設けられている。テストを行なう場合、１つの組のテスト専用チップ７１２にプロービングし、テスタを接続する。テスト専用チップ７１２に電源が印加され、デコーダ９１５にクロックＳ１、テストスタート信号Ｓ２、コマンドＳ３が印加されると、テスト専用チップ７１２はデバイスチップ７１１に対してテストモード信号Ｓ４を発する。テスト専用チップ７１２からテストモード信号Ｓ４が印加されると、デバイスチップ７１１はテスト専用チップ７１２に対してテストモードアクティブ信号Ｓ５を出力し、テストモードになる。

このようにデバイスチップ７１１よりテストモードアクティブ信号Ｓ５が返ってくることにより、テスト専用チップ７１２とデバイスチップ７１１の通信が確かめられる。そして、テスト専用チップ７１２はテストモードアクティブ信号Ｓ５を受け、テストモード信号Ｓ４に対してテストモードアクティブ信号Ｓ５が返ってきたデバイスチップ７１１すなわちテスト可能デバイスチップ７１１の数をカウントし、テスト可能デバイスチップ７１１について次のようにテストを行なう。

まず、デコーダ９１５はテスタより送られてくるコマンドＳ３のデコードを開始する。テスト信号発生部９１６はデコードされたコマンドに従いテスト信号を発生する。このテストパターンは、マルチプレクサ９１７およびドライバ９１８を介してテスト可能デバイスチップ７１１につながっているバス７１３に印加され、テスト信号Ｓ６としてテスト可能デバイスチップ７１１に送られる。デバイスチップ７１１では、テスト専用チップ７１２からのテスト信号Ｓ６がスキャン回路１０２４に印加され、スキャン回路１０２４は被テスト回路１０２２の各入力端子にテストパターンを分配し、テストが実行される。

そのテスト信号Ｓ６に対する出力であるテスト結果は、再びスキャン回路１０２４に収集され、テスト結果信号Ｓ７としてテスト結果圧縮回路１０２３に送られる。テスト結果信号Ｓ７はテスト結果圧縮回路１０２３にて圧縮され、テスト結果圧縮信号Ｓ８がテスト専用チップ７１２に送られる。テスト専用チップ７１２においては、上記のようにテスト信号Ｓ６を出力すると同時に、期待値発生部９１９から期待値を発生し、デバイスチップ７１１からのテスト結果圧縮信号Ｓ８をラッチ回路９２１でラッチし、これが判定部９２０で期待値と比較判定される。テストの結果、不良デバイスチップ７１１がある場合、不良デバイスチップ７１１の座標が判定結果と同時に出力される。予めカウントされていたテスト可能デバイスチップ７１１全てのテストが終了すれば、テストエンド信号を出力して、その組のテストを終了する。そして、次の組のテスト専用デバイス７１２にプロービングし、同様にテストが行なわれる。

特開平５-５５３２７号公報

特開平６-１３４４５号公報

特開２００１-８５４８０号公報

特許文献１で提案された手法においては、基板上の全ての半導体装置に接続されるため、バーンインなどの電圧供給には支障が無いが、微小リークなどの評価を実施する際には基板上の、少数ではあるが必ず存在する、不良品から生じる大電流により、適正な評価が困難となる。

この問題を解消すべく、特許文献２においては、図７に示すように、テスト専用チップ７１２とその組に入る複数のデバイスチップ７１１がテスト用バス７１３で結ばれているが、このバス７１３は同一配線層で形成されている。そのために、１つのテスト専用チップ７１２で接続するデバイスチップ７１１の数が増えると、テスト用バス７１３の本数が増加し、スクライブライン内に設置すべき配線の数が増え、ひいてはスクライブライン幅の増大を招き、結果として基板から得られる半導体装置の数の減少を招く結果となる。

たとえばテスト用バス７１３を２０個の半導体装置に接続する場合、スクライブライン内に設けられる配線の幅を２ｕｍ、配線間スペースを１ｕｍとした場合、スクライブライン内に形成される配線／配線間スペース領域の幅は５９ｕｍとなる。これは半導体装置を個片化することを考えた場合、ダイシング時にメタル材料を完全に除去したうえで、ダイシングによるチッピングを半導体装置内に影響しないようにするためには、約１１０ｕｍ幅のスクライブラインの形成を必要とする。２０個以上の半導体装置を一括して１つのテスト専用チップに接続しようとした場合には、スクライブライ内の配線数が増加し、スクライブライン幅を１１０ｕｍ幅より広くすることが必要になり、結果として基板上に形成できる半導体装置の数が減少してしまう。また、テスト専用チップ７１２内は複雑な回路が形成されるため面積が必要となる。したがって、トランジスタ単体の評価が行えるよう従来からある専用チップを同時に形成した場合、テストチップの面積は増大し、基板上に形成される半導体装置の数は減少する。

同様に特許文献３で提案された手法では、基板上に形成される半導体装置の数が増えることで、テストチップの数の増大を招き、半導体装置の数は減少する結果となっている。

さらに、いずれの提案においても、配線材料に関しての記載が無い。しかし、大型ＴＦＴ液晶モニター用ドライバなどにおいては、基板上に形成された半導体装置をダイシングにより個片化した後、テープへ実装する場合がある。そのようなとき、スクライブライン内にメタル材料が存在する場合は、メタル材料が存在する領域を全て取り除き、個片化された半導体装置の端部にメタル材料を残さないようにしている。これは半導体装置の端部にメタル材質が存在すると、ダイシングによりメタル材質が露出し、テープへの実装時にテープに形成された配線を短絡させることがあり、ひいては半導体装置の信頼性を著しく低下させるからである。このためスクライブライン内に存在するメタル材料は、スクライブラインの中心から３０ｕｍ以内の領域に形成するのが一般的である。

テスト専用チップと半導体装置を接続する場合、スクライブラインから半導体装置内へ接続するための配線が必ず存在し、この配線材料にメタル材料を用いると、半導体装置の個片化のためのダイシングを実施した場合、必ずメタル材料を切断する領域が発生する。しかし、メタル材料は材質特性的に安定した切断面を形成できず、その一部が半導体装置の端部に露出し、信頼性を著しく低下させることになる。

この発明は上記のような問題点を解決するためになされたもので、半導体装置のテスト時間の短縮を、基板上に形成される半導体装置の数を減少させることなく実現することができるように改良された大規模集積回路のウェハを提供することを目的とする。

この発明の他の目的は、基板上に形成される半導体装置の数が１０００ヶを超えるような場合においても、スクライブライン幅を増大することなく、すなわち基板上に形成される半導体装置の数を減少させることなく、個々の半導体装置のテスト評価を大幅に簡略化することができるように改良された大規模集積回路のウェハを提供することを目的とする。

本発明のさらに他の目的は、テープへの実装後もその信頼性を損なわないように改良された大規模集積回路のウェハを提供することにある。

この発明の他の目的は、そのような大規模集積回路のウェハの製造方法を提供することにある。

この発明に従う大規模集積回路のウェハは、半導体基板の上に設けられ、半導体装置のテストを行うための、パッド電極を含むテストチップと、上記半導体基板の上に、上記テストチップを間に挟んで、第１のスクライブラインが延びる方向に、複数個の半導体装置が並んでなる半導体装置の列とを備える。上記半導体装置の列は、上記第１のスクライブラインと直交する第２のスクライブラインが延びる方向に複数並んで設けられている。上記第２のスクライブライン内に、各半導体装置と対になるように、該半導体装置と上記テストチップを中継する中継回路が設けられている。上記半導体装置は、該半導体装置の最も基板側に形成された第１層配線を有する。上記中継回路と上記半導体装置は、ポリシリコン配線で接続されている。上記中継回路にその一方端が接続された第２層配線が、上記第２スクライブライン内に延びている。上記テストチップ内に形成された上記パッド電極にその一方端が接続された第３層配線が、上記第１のスクライブライン内に延びている。上記第２層配線と上記第３層配線は、その間に設けられた絶縁膜を介して上下に隔てて形成されており、かつ該絶縁膜中に設けられたビアホールを介して電気的に接続されている。

このように構成することにより、１つのテストチップに接続すべき半導体装置の数が増大しても、スクライブライン内の配線数は増大しない。

この発明の好ましい実施態様によれば、上記ビアホールの形成位置は上記第１スクライブラインと上記第２スクライブラインが直交する領域である。

上記第２層配線及び第３層配線の配線幅は、それぞれ１〜２μｍであるのが好ましい。

上記第２層配線及び第３層配線は、それぞれ複数本形成されており、配線の間隔は１〜２μｍであるのが好ましい。

上記第２層配線及び第３層配線は、それぞれ６本以上形成されているのが好ましい。

上記ポリシリコン配線はトランジスタのゲート電極の構成と同一であるのが好ましい。

上記テストチップ１つに対し、接続する上記半導体装置の数が２０以上であることが好ましい。

上記テストチップ内に設けられた上記テストパッド電極は２列に配置されるのが好ましい。このように構成することにより、テスト工程において、上記テストパッド電極にテスト針を接触させることで、上記テストパッドの左右に形成された上記半導体装置を一度に一括して短時間でテストすることが可能になる。

この発明の他の局面に従う大規模集積回路のウェハの製造方法は、半導体基板の上に、テストチップを間に挟んで、第１のスクライブラインが延びる方向に、第１層配線を有する半導体装置が複数個並んでなる半導体装置の列を、前記第１のスクライブラインと直交する第２のスクライブラインが延びる方向に複数並べて設ける工程と、前記第２のスクライブライン内に、前記半導体装置と前記テストチップを中継する中継回路を設ける工程と、前記中継回路と前記半導体装置を、ポリシリコン配線で接続する工程と、前記中継回路にその一方端が接続され、かつ前記第２スクライブライン内に延びるように第２層配線を形成する工程と、前記第２層配線を覆うように前記半導体基板の上に絶縁層を形成する工程と、前記絶縁層中に、前記第２層配線に至るビアホールを形成する工程と、前記テストチップ内に形成されたパッド電極にその一方端が接続されるように、かつ前記ビアホールに接触させながら前記第１のスクライブライン内に延びるように、上記絶縁層の上に第３層配線を形成する工程とを備える。

上記ビアホールの形成位置を、上記第１スクライブラインと前記第２スクライブラインが直交する領域に選ぶのが好ましい。

テストチップ内に設置されたテスト専用チップのパッド電極を介して、各ブロック内で接続された半導体装置の全てを一括テストすることが可能となり、基板上に製造された半導体装置の評価を大幅に簡素化できた。この評価は、スクライブラインの幅を増大することなく、すなわち、基板上に設置可能な半導体装置の数を減少させることなく実現できた。

より具体的には、テストチップ内に設置された専用チップ(半導体装置を構成する単体のトランジスタ等の特性を評価するチップ)の評価をするときに合わせて、今回設置したテスト専用チップの評価を行うことができ、従来実施していた、各半導体装置の個別の評価をする工程を削除することができた。

さらに各半導体装置を基板上から個片化し、テープへの実装をする際にも、ポリシリコン材料を用いることで、テープ側の配線を短絡させることなく、実装することができ、デバイスの信頼性を確保することができた。

この発明は、一つのテスト専用チップに複数の半導体装置を電気的に接続してなるブロックを、基板上に複数個形成する手段を提供する。これにより、基板上に形成される半導体装置の数が１０００ヶを超えるような場合においても、スクライブラインの幅を増大することなく、すなわち基板上に形成される半導体装置の数を減少させることなく、個々の半導体装置のテスト評価を行え、評価作業が大幅に簡略化する。

本発明においては、まず基板上に半導体装置とテストチップ(テスト専用チップを含む)を形成する。垂直方向に延びる第２スクライブライン内であって、上記半導体装置の直近に、該半導体装置と対になるように、上記テストチップと上記半導体装置を中継する中継回路を設ける。中継回路と半導体装置はポリシリコン配線で接続する。

第２スクライブラインに沿って、上記各半導体装置の直近までメタル配線(最上層−１層目メタル配線)を形成した後、この最上層−１層目メタル配線を、上記中継回路へ接続することで終端させる。次に、後に形成される最上層メタル配線と上記最上層−１層目メタル配線とを接続するビアーホールを形成する。これらの工程は、ステッパ露光装置の１ショット内であって、垂直方向に形成される第２スクライブライン内に、ビアホール及び最上層−１層目メタル配線を形成することで実現できる。

次に、テストチップ内に形成されたパッド（最上層メタルで形成される）にその一方端が接続された最上層メタル配線を、上記ビアホールに接続させながら、水平方向に形成された第１スクライブライン内に延びるように形成する。これは、ステッパ露光装置の１ショット内にて、２段に形成された半導体装置の間に水平方向に形成される第１スクライブライン内に、配線を形成することで実現可能である。

また、テストチップ内に設置するパッド（評価時にテスト針を接触させるもの）は２列に形成する。左側の列のパッドに、テストチップの左側に設置された各半導体装置を１つのブロックとして、これに電流を送り込むように配線を形成する。右側の列のパッドに、テストチップの右側に設置された各半導体装置を同様に１つのブロックとして、これに電流を送り込むように配線を形成する。これにより、１つのテストチップの設置により、電気的に分離された２つのブロックが接続されることとなる。テストチップを基板上にｎ個設置することで、電気的に分離されたブロックを２ｎ個形成できることとなる。

そして、１つのテストチップに接続すべき半導体装置の数が増大しても、スクライブライン内の配線数は増大しない。そのため、１テストチップ(基板上で電気的に独立して複数個形成される)と複数（少なくとも２０以上）の半導体装置の接続を、スクライブライン幅の増大を招くことなく実現できる。その結果、スクライブライン幅の増大を招くことなく、各テストチップを介して電気的に接続された、複数個の半導体装置を一括して評価することが可能となる。

なお、テストチップ内に、半導体装置内で構成される各個別能動素子、受動素子単体および、それらを組み合わせて構成される基本回路の電気的特性を評価するための各回路および各パッドを形成することで、半導体装置の一括評価と同時に、これらの評価も可能となり、さらに半導体装置の評価時間の短縮が可能となる。

さらに、上記中継回路から各半導体装置内に設置されたパッドへの電気的接続を実現する配線に、メタル配線層より下層にて形成されるポリシリコン材料による配線を用いることで、ダイシング完了時点での個片化された半導体装置の端面にメタル材料が露出することはなくなる。ひいては、メタル材料を介して、テープ側に形成された配線が短絡するという不具合は発生しなくなる。

以下この発明の実施例を図面を用いて説明する。

本実施例では、メタル配線層を３層、ポリシリコン配線を１層で形成する大規模集積回路のウェハに適用した場合について説明する。

本明細書において、第３層メタル配線とは半導体装置のもっとも表面側に形成される配線をいう。第２層メタル配線とは、第３層メタル配線より１層下に形成される配線をいう。第１層メタル配線とは半導体装置の中でもっとも基板側に形成されるメタル配線をいう。ポリシリコン配線は第１層メタル配線よりさらに下層に形成される。

図１は、基板上に複数の半導体装置およびスクライブラインを作りこむための、ステッパ露光装置の１ショットの各層の重ね合わせ（マスクセット）を示す概念図である。

図１を参照して、１ショット内には、水平方向に形成された第１のスクライブライン１２ａが延びる方向に、４個の半導体装置１が並んでなる半導体装置１の列が形成される。半導体装置１の列は、第２のスクライブライン１２ｂ(第１のスクライブライン１２ａと直交する)が延びる方向に、２段に並んで設けられる。図１では、８つの半導体装置を一括して露光する場合を図示しているが、この数に制限されるものではない。

図１に示すように、テストチップ３の中に、テスト専用チップ８が設置される。テスト専用チップ８には、第３層配線材にて形成されたパッド電極４が１２ヶ（６ヶ×２列）設置される。第３層配線５ｃは、各々のパッド電極４に接続される。テストチップ３内には、テスト専用チップ８以外に、半導体装置内で使用されるトランジスタのスレッシュ電圧等を測定するための特性テストチップ１４が１０ヶ設置される。

図１に示すように、半導体装置の上下の列の間に形成された水平方向に延びる第１スクライブライン１２ａ内に、第３層メタル配線５が形成される。本実施例では２ｕｍ幅の第３層メタル配線３本と１ｕｍ幅の第３層メタル配線３本を配線間スペース１ｕｍで形成することで、第１スクライブライン１２ａ内のメタル材料の存在する領域は１４ｕｍ幅にすることができた。本実施例では水平方向に延びる第１スクライブラン１２ａの幅としては１１０ｕｍを採用した。この配線本数、配線幅、配線間スペースには制限を加えるものではない。

図１に示すように、第１スクライブライン１２ａと第２スクライブライン１２ｂとの交差領域にビアホール１０が形成される。ビアホール１０によって、第１スクライブライン１２ａ内に形成された第３層メタル配線５と、第２スクライブライン１２ｂ内に形成された第２層メタル配線６が接続される。本実施例では２ｕｍ幅の第２層メタル配線３本と１ｕｍ幅の第２層メタル配線３本を配線間スペース１ｕｍで形成したことで、第２スクライブライン１２ｂ内のメタル材料の存在する領域は１４ｕｍ幅にすることができた。本実施例では垂直方向のスクライブラン１２ｂ幅としては１１０ｕｍを採用した。この配線本数、配線幅、配線間スペースには制限を加えるものではない。

図１に示すように、第２層メタル配線６は、第２スクライブライン１２ｂ内に形成された中継回路９に接続されており、この中継回路９内で３つのポリシリコン配線１３（半導体装置内の第１層メタル配線よりも下層に形成されている）に接続され、この３つのポリシリコン配線１３は各半導体装置の３つの特定パッド２に接続されている。図１では、各半導体装置の特定電極として３つの特定パッド２を示しているが、その数に制限されるものではない。

図１に示すようなスクライブライン内に多層配線を形成するにあたり、半導体装置の製造工程と全く同一の工程フローでこれを実現するために、スクライブライン内の配線は、半導体装置を形成するために用いた多層メタル配線材を用いて形成される。

なお、図１に示すように、ステッパ用のマーク類７(露光時に下地との位置合わせをするためのもの)が、１ショットの領域１１内に設置されており、この部分には配線を設置しない。

次に図２から図５を参照して、上記の露光用マスクセットを用いて、基板上に半導体装置およびテストチップを形成する工程を説明する。半導体装置１内には第１層メタル配線を用いてパターンが形成されるが、図示しない。

図２は、第１層メタル配線（図示しない）を形成した後の、基板上のパターンの概念図を示す。
図２に示すように、基板の上に、まず、半導体装置１と、一つのテスト専用チップ８と１０ケのトランジスタ等特性テストチップ１４を含むテストチップ３を形成する。垂直方向に延びる第２スクライブライン１２ｂ内であって、半導体装置１の直近に、該半導体装置１と対になるように、テストチップ３と半導体装置１を中継するための中継回路９を設ける。第２スクライブライン１２ｂ内において、中継回路９と半導体装置１とをポリシリコン配線１３で接続した。これにより基板上の各半導体装置１の個片化を目的としたダイシングを実施したとき、ダイシングラインをまたぐのはポリシリコン配線のみとすることができる。

本実施例においては、中継回路９を、後述する第２層メタル配線(テストチップ３内に形成されたテスト専用チップ８から延び、第２スクライブライン１２ｂ内を通って形成されるもの)と半導体装置１の特定電極との電気的接続をｏｎ/ｏｆｆさせる、スイッチング回路で形成した。しかし、中継回路９は、このような回路に制限されるものではない。この後、第１層メタル配線層（図示せず）まで形成することで、中継回路９が完成する。なお、図中、下の２列の半導体装置の列は、基板内の平坦性を確保するためのダミーである。

図３は、第１層メタル配線(図示せず)と第２層メタル配線６をつなぐビアホール（図示せず）を形成後に、第２層メタル配線６まで形成した工程における、基板上のパターンの概念図を示す。図３に示すように、第２スクライブライン１２ｂ内に形成された第２層メタル配線６は、各半導体装置１の直近に形成された中継回路９に接続されている。第２層メタル配線６は、中継回路９へ接続することで終端させている。図示しないが、第２層メタル配線６を覆うように絶縁膜が形成される。

図４は、第２層メタル配線６と第３層メタル配線(図示せず)を接続するためのビアホール１０を上記絶縁膜中に形成した後の、基板上のパターンの概念図を示す。図４に示すように、ビアホール１０は、第１スクライブライン１２ａと第２スクライブライン１２ｂが直交する領域内に形成される。

図５は、第３層メタル配線５ａまで形成した工程における、基板上のパターンの概念図を示す。図５に示すように、テスト専用チップ８内のパッド電極４aから延びる第３層メタル配線５ｃ（６本）が、水平方向に延びる第１スクライブライン１２ａ内の第３層メタル配線５ａ（６本）と基板上で接続されることになる。

さらに、第３層メタル配線５ａ（６本）は、対応するビアホール１０および第２層メタル配線６（６本）を経由し、各半導体装置１の直近に設けられた中継回路９に平行して接続されることになる。さらに、中継回路９からポリシリコン配線１３を用いて半導体装置１の特定パッド２へ接続されることになる。

また同様に図５で示すようにテストチップ３内に設置されたテスト専用チップ８中の右列側に設置されたの６つの電極４ｂから第３層メタル配線５ｄ（６本）が延び、そしてこの第３層メタル配線５ｄ（６本）は、基板上で対応する第３層メタル配線５ｂ（６本）に接続され、さらに、対応するビアホール１０および第２層メタル配線６（６本）を経由し、各半導体装置１の直近に設けられた中継回路９に平行して接続される。さらに、中継回路９からポリシリコン配線１３を用いて半導体装置の特定パッド２へ接続されることになる。

この際、図５に示すように、第３層メタル配線５ａは、第１スクライブライン１２ａ内を横方向に延びていき、ビアーホール１０を介して、横方向に並んで形成される第２層メタル配線６のそれぞれに順次接続されていき、最後に基板の最外周に設けられた半導体装置１にまで接続されることになる。よって、テストチップ３の左側に形成された全ての半導体装置１は、テスト専用チップ８内の６つの電極４aに電気的に接続されることになる。同様にテストチップの右側でも全ての半導体装置１は、６つの電極４ｂに電気的に接続されることになる。

結果的に図５に示すようにテストチップ３の左右に、２つの、電気的に独立に接続されたブロックが形成された。

本実施例では、図６に示すように、基板６０上に、テスト専用チップを含むテストチップ６２を３つ形成し、６つの電気的に独立に接続されたブロック６１を形成した。本実施例では、１つのテストチップ３内に形成されたテスト専用チップ８の左側のパッド電極４ａを、最大５６ヶの半導体装置の特定パッド２に接続した。この場合でも本手法を用いることで、スクライブライン内の配線数は６本のみで形成されるので、スクライブライン幅を大きくする必要がない。

テスト工程においては、テストチップ３内に形成されたテスト専用チップ８の左側のパッド電極４ａおよび右側のパッド電極４ｂに対してテスト針を接触させることで、テストチップ３の左右に形成された半導体装置を一度に一括してテストすることが可能となり、基板の歩留まりを容易に短時間で評価することが可能となった。

半導体装置を基板６０から個片化するダイシング工程においても、スクライブライン内に形成されたメタル配線の存在領域は第１、第２スクライブライン１２ａ，１２ｂ共に，スクライブラインの中心から７ｕｍまでの領域に抑えられており、かつ、第２スクライブライン１２ｂから半導体装置１内へ接続するための配線はメタル材料ではなく、ポリシリコン材料であるので、半導体装置１の個片化のためのダイシングを実施した場合、ポリシリコン材料は安定した断面形状を形成するので、半導体装置１の端にまで露出することはない。また、メタル材料は存在しないのでメタル材料の露出もなく、テープへの実装時にテープに形成された配線を短絡させることのない半導体装置が得られ、半導体装置の高い信頼性が確保される。

今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、特に大型ＴＦＴ液晶モニター用ドライバなど、基板上に形成された半導体装置をダイシングにより個片化した後、テープへ実装する場合に有効である。

本発明の実施例にかかる、基板上に複数の半導体装置およびスクライブラインを作りこむための、ステッパ露光装置の１ショットの各層の重ね合わせ（マスクセット）を示す概念図（基板上に形成された半導体装置、スクライブライン、およびテストチップの概念図）である。 第１層配線形成工程後の、基板上に形成された半導体装置、スクライブライン、およびテストチップの概念図を示す。 第１層配線と第２層配線をつなぐビアホールを形成後に第２配線層まで形成した工程における、基板上に形成された半導体装置、スクライブライン、およびテストチップの概念図を示す。 第２配線層と第３配線層を接続するためのビアホールを形成した工程における、基板上に形成された半導体装置、スクライブライン、およびテストチップの概念図を示す。 第３配線層まで形成した工程における、基板上に形成された半導体装置、スクライブライン、およびテストチップの概念図を示す。 本実施例にかかる、基板上に形成された、テストチップと、６つの電気的に独立に接続されたブロック（半導体装置の集合体）を示す図である。 従来の規模集積回路のウェハーの平面図である。 図７のウェハーの一部を拡大して示す平面図である。 従来のテスト専用チップのブロック図である。 従来の被テストデバイスのブロック図である。

符号の説明

１ 半導体装置
２ パッド電極
３ テストチップ
４ 第３層配線材にて形成されたパッド電極
４ａ 第３層配線材にて形成された左列側のパッド電極
４ｂ 第３層配線材にて形成された右列側のパッド電極
５ 第３層メタル配線
５ａ テストチップより左側に形成された第３層メタル配線
５ｂ テストチップより右側に形成された第３層メタル配線
５ｃ テストチップ内に形成された第３層メタル配線
５ｄ テストチップ内に形成された第３層メタル配線
６ 第２層メタル配線
７ ステッパ用マーク類
８ テスト専用チップ
９ スクライブライン内に設置した中継回路
１０ ビアホール
１１ ステッパによる１ショットの領域
１２ａ 水平方向に延びる第１のスクライブライン
１２ｂ 垂直方向に延びる第２のスクライブライン
１３ ポリシリコン配線
１４ テストチップ内のトランジスタ等特性テストチップ
６１ 半導体装置の集合体
６２ テストチップ

Claims (10)

1. 半導体基板の上に設けられ、半導体装置のテストを行うための、パッド電極を含むテストチップと、
   前記半導体基板の上に、前記テストチップを間に挟んで、第１のスクライブラインが延びる方向に、複数個の半導体装置が並んでなる半導体装置の列とを備え、
   前記半導体装置の列は、前記第１のスクライブラインと直交する第２のスクライブラインが延びる方向に複数並んで設けられ、
   前記第２のスクライブライン内に、各半導体装置と対になるように、該半導体装置と前記テストチップを中継する中継回路が設けられ、
   前記半導体装置は、該半導体装置の最も基板側に形成された第１層配線を有し、
   前記中継回路と前記半導体装置は、ポリシリコン配線で接続されており、
   前記中継回路にその一方端が接続された第２層配線が、前記第２スクライブライン内に延びており、
   前記テストチップ内に形成された前記パッド電極にその一方端が接続された第３層配線が、前記第１のスクライブライン内に延びており、
   前記第２層配線と前記第３層配線は、その間に設けられた絶縁膜を介して上下に隔てて形成されており、かつ該絶縁膜中に設けられたビアホールを介して電気的に接続されている大規模集積回路のウェハ。
2. 前記ビアホールの形成位置は前記第１スクライブラインと前記第２スクライブラインが直交する領域である請求項１に記載の大規模集積回路のウェハ。
3. 前記第２層配線及び第３層配線の配線幅は、それぞれ１〜２μｍである、請求項１または２に記載の大規模集積回路のウェハ。
4. 前記第２層配線及び第３層配線は、それぞれ複数本形成されており、該配線の間隔は１〜２μｍである請求項１から３のいずれか１項に記載の大規模集積回路のウェハ。
5. 前記第２層配線及び第３層配線は、それぞれ６本以上形成されている請求項４に記載のの大規模集積回路のウェハ。
6. 前記ポリシリコン配線はトランジスタのゲート電極の構成と同一である請求項１に記載の大規模集積回路のウェハ。
7. 前記テストチップ１つに対し、接続する前記半導体装置の数が２０以上であることを特徴とする請求項１に記載の大規模集積回路のウェハ。
8. 前記テストチップ内に設けられた前記テストパッド電極は２列に配置され、
   テスト工程において、前記テストパッド電極にテスト針を接触させることで、前記テストパッドの左右に形成された前記半導体装置を一度に一括してテストすることが可能にされた請求項１から７のいずれか１項に記載の大規模集積回路のウェハ。
9. 半導体基板の上に、テストチップを間に挟んで、第１のスクライブラインが延びる方向に、第１層配線を有する半導体装置が複数個並んでなる半導体装置の列を、前記第１のスクライブラインと直交する第２のスクライブラインが延びる方向に複数並べて設ける工程と、
   前記第２のスクライブライン内に、前記半導体装置と前記テストチップを中継する中継回路を設ける工程と、
   前記中継回路と前記半導体装置を、ポリシリコン配線で接続する工程と、
   前記中継回路にその一方端が接続され、かつ前記第２スクライブライン内に延びるように第２層配線を形成する工程と、
   前記第２層配線を覆うように前記半導体基板の上に絶縁層を形成する工程と、
   前記絶縁層中に、前記第２層配線に至るビアホールを形成する工程と、
   前記テストチップ内に形成されたパッド電極にその一方端が接続されるように、かつ前記ビアホールに接触させながら前記第１のスクライブライン内に延びるように、前記絶縁層の上に第３層配線を形成する工程とを備えた大規模集積回路のウェハの製造方法。
10. 前記ビアホールの形成位置を、前記第１スクライブラインと前記第２スクライブラインが直交する領域に選ぶ請求項９に記載の大規模集積回路のウェハの製造方法。
    
    

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