JPH0613445A - 大規模集積回路のウェハテスト方法 - Google Patents
大規模集積回路のウェハテスト方法Info
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- JPH0613445A JPH0613445A JP16714292A JP16714292A JPH0613445A JP H0613445 A JPH0613445 A JP H0613445A JP 16714292 A JP16714292 A JP 16714292A JP 16714292 A JP16714292 A JP 16714292A JP H0613445 A JPH0613445 A JP H0613445A
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- Japan
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- test
- chip
- wafer
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Abstract
(57)【要約】
【目的】 大規模集積回路のテストの効率化、テスト時
間の短縮およびテストコストの低減を図る。 【構成】 ウェハ10上に複数の被テストデバイスチップ
11に対し共通のテスト専用チップ12を設け、テスト専用
チップ12とデバイスチップ11をテスト用バス13で結び、
外部から共通のテスト専用チップ12にアクセスして複数
のデバイスチップ11のテストを行なう。
間の短縮およびテストコストの低減を図る。 【構成】 ウェハ10上に複数の被テストデバイスチップ
11に対し共通のテスト専用チップ12を設け、テスト専用
チップ12とデバイスチップ11をテスト用バス13で結び、
外部から共通のテスト専用チップ12にアクセスして複数
のデバイスチップ11のテストを行なう。
Description
【０００１】
【産業上の利用分野】この発明は大規模集積回路（ＬＳ
Ｉと略す）のウェハテスト方法に関する。
Ｉと略す）のウェハテスト方法に関する。
【０００２】
【従来の技術】図５〜図７を参照して、従来のＬＳＩの
ウェハテスト方法について説明する。図５はテストの対
象であるウェハ(1) を示し、図６および図７はテストを
行なうためのプローブカード(2) を示している。
ウェハテスト方法について説明する。図５はテストの対
象であるウェハ(1) を示し、図６および図７はテストを
行なうためのプローブカード(2) を示している。
【０００３】図５に示すように、ウェハ(1) 上には多数
のデバイスチップ(3) が設けられ、各チップ(3) には複
数のワイヤボンディングパッド(4) が設けられている。
図６および図７に示すように、プローブカード(2) には
複数のプローブ針(5) が設けられており、これを使用し
て各チップ(3) に対するプロービング（プローブ針(5)
を対応するボンディングパッド(4) に位置合わせして接
触させること）が行なわれる。プローブカード(2) には
図示しないテスタが接続され、ウェハ(1) 上の１つのチ
ップ(3) にプロービングした状態で、テスタからプロー
ブカード(2) のプローブ針(5) およびボンディングパッ
ド(4) を介してチップ(3) にテストパターンを印加する
ことにより、テストが行なわれる。そして、１つのチッ
プ(3) のテストが済むと、次のチップ(3) にプロービン
グし、同じテストが繰り返される。
のデバイスチップ(3) が設けられ、各チップ(3) には複
数のワイヤボンディングパッド(4) が設けられている。
図６および図７に示すように、プローブカード(2) には
複数のプローブ針(5) が設けられており、これを使用し
て各チップ(3) に対するプロービング（プローブ針(5)
を対応するボンディングパッド(4) に位置合わせして接
触させること）が行なわれる。プローブカード(2) には
図示しないテスタが接続され、ウェハ(1) 上の１つのチ
ップ(3) にプロービングした状態で、テスタからプロー
ブカード(2) のプローブ針(5) およびボンディングパッ
ド(4) を介してチップ(3) にテストパターンを印加する
ことにより、テストが行なわれる。そして、１つのチッ
プ(3) のテストが済むと、次のチップ(3) にプロービン
グし、同じテストが繰り返される。
【０００４】
【発明が解決しようとする課題】集積回路のウェハテス
トにおいては、プロービングと機能テストがテスト時間
の大部分を占めている。そして、上記のような従来のテ
スト方法では、ウェハ上のすべてのデバイスチップに１
つずつプロービングしてテストを行なう必要があり、し
たがって、テスト時間が長く、テストの効率が良くな
い。さらに、ＬＳＩの高集積化、多機能化が進めば、テ
ストパターンが増え、結果としてますます機能テストに
要する時間が長くなる。また、デバイスチップの多ピン
化により、プローブ針が密集し、そのためにプロービン
グやプローブカードの設計、製作に高い精度が要求され
ことから、さらにテスト時間、テストコストが増加す
る。
トにおいては、プロービングと機能テストがテスト時間
の大部分を占めている。そして、上記のような従来のテ
スト方法では、ウェハ上のすべてのデバイスチップに１
つずつプロービングしてテストを行なう必要があり、し
たがって、テスト時間が長く、テストの効率が良くな
い。さらに、ＬＳＩの高集積化、多機能化が進めば、テ
ストパターンが増え、結果としてますます機能テストに
要する時間が長くなる。また、デバイスチップの多ピン
化により、プローブ針が密集し、そのためにプロービン
グやプローブカードの設計、製作に高い精度が要求され
ことから、さらにテスト時間、テストコストが増加す
る。
【０００５】この発明の目的は、上記の問題を解決し、
テストの効率化、テスト時間の短縮およびテストコスト
の低減が可能な大規模集積回路のウェハテスト方法を提
供することにある。
テストの効率化、テスト時間の短縮およびテストコスト
の低減が可能な大規模集積回路のウェハテスト方法を提
供することにある。
【０００６】
【課題を解決するための手段】この発明による大規模集
積回路のウェハテスト方法は、ウェハ上に複数の被テス
トデバイスチップに対し共通のテスト専用チップを設
け、テスト専用チップとデバイスチップをテスト用バス
で結び、外部から共通のテスト専用チップにアクセスし
て複数のデバイスチップのテストを行なうことを特徴と
するものである。
積回路のウェハテスト方法は、ウェハ上に複数の被テス
トデバイスチップに対し共通のテスト専用チップを設
け、テスト専用チップとデバイスチップをテスト用バス
で結び、外部から共通のテスト専用チップにアクセスし
て複数のデバイスチップのテストを行なうことを特徴と
するものである。
【０００７】
【作用】ウェハ上のすべての被テストデバイスチップを
プロービングするのではなく、テスト機能を有するテス
ト専用チップのみをプロービングする。外部からテスタ
などでテスト専用チップにアクセスし、これにテスト開
始信号、コントロール信号などを印加する。テスト専用
チップは、テストパターン、期待値、テストに必要なコ
ントロール信号を発生し、ウェハ上のテスト用バスを通
して被テストデバイスにテストパターンを印加し、テス
トを行なう。
プロービングするのではなく、テスト機能を有するテス
ト専用チップのみをプロービングする。外部からテスタ
などでテスト専用チップにアクセスし、これにテスト開
始信号、コントロール信号などを印加する。テスト専用
チップは、テストパターン、期待値、テストに必要なコ
ントロール信号を発生し、ウェハ上のテスト用バスを通
して被テストデバイスにテストパターンを印加し、テス
トを行なう。
【０００８】複数のデバイスチップに共通のテスト専用
チップのみをフロービングすればよいので、プロービン
グに要する時間が短くなる。また、印加されるテストパ
ターンは各被テストデバイスチップ共通のため、同時に
複数個並列にテストできる。なお、外部よりテスト専用
チップに送られる信号は電源、クロックと数種のコント
ロール信号（数種のコマンドも含む）のみであるため、
プローブカードも簡略化できる。
チップのみをフロービングすればよいので、プロービン
グに要する時間が短くなる。また、印加されるテストパ
ターンは各被テストデバイスチップ共通のため、同時に
複数個並列にテストできる。なお、外部よりテスト専用
チップに送られる信号は電源、クロックと数種のコント
ロール信号（数種のコマンドも含む）のみであるため、
プローブカードも簡略化できる。
【０００９】
【実施例】以下、図１〜図４を参照して、この発明の実
施例について説明する。
施例について説明する。
【００１０】図１はテストの対象であるウェハ(10)を示
し、図２はその一部を拡大して示している。
し、図２はその一部を拡大して示している。
【００１１】ウェハ(10)上に、複数の被テストデバイス
チップ(11)が設けられている。複数のデバイスチップ(1
1)はさらに複数ずつ組になっており、１組のデバイスチ
ップ(11)に対し１つのテスト専用チップ(12)が設けられ
ている。そして、テスト専用チップ(12)とその組の複数
のデバイスチップ(11)がテスト用バス(13)で結ばれてい
る。各組のテスト専用チップ(12)には、複数のワイヤボ
ンディングパッド(14)が設けられている。
チップ(11)が設けられている。複数のデバイスチップ(1
1)はさらに複数ずつ組になっており、１組のデバイスチ
ップ(11)に対し１つのテスト専用チップ(12)が設けられ
ている。そして、テスト専用チップ(12)とその組の複数
のデバイスチップ(11)がテスト用バス(13)で結ばれてい
る。各組のテスト専用チップ(12)には、複数のワイヤボ
ンディングパッド(14)が設けられている。
【００１２】図３は１つのテスト専用チップ(12)の概略
構成を示し、図４は１つのデバイスチップ(11)の概略構
成を示している。
構成を示し、図４は１つのデバイスチップ(11)の概略構
成を示している。
【００１３】図３に示すように、テスト専用チップ(12)
には、デコーダ(15)、テスト信号発生部(16)、マルチプ
レクサ(17)、ｎ個（その組のデバイスチップ(11)の数）
のドライバ(18)、期待値発生部(19)、判定部(20)および
ラッチ回路(21)が設けられている。ドライバ(18)および
ラッチ回路(21)は、バス(13)を介してデバイスチップ(1
1)に接続されている。
には、デコーダ(15)、テスト信号発生部(16)、マルチプ
レクサ(17)、ｎ個（その組のデバイスチップ(11)の数）
のドライバ(18)、期待値発生部(19)、判定部(20)および
ラッチ回路(21)が設けられている。ドライバ(18)および
ラッチ回路(21)は、バス(13)を介してデバイスチップ(1
1)に接続されている。
【００１４】図４に示すように、デバイスチップ(11)に
は、被テスト回路(22)、テスト結果圧縮回路(23)および
テストパターン・結果スキャン回路(24)が設けられてい
る。
は、被テスト回路(22)、テスト結果圧縮回路(23)および
テストパターン・結果スキャン回路(24)が設けられてい
る。
【００１５】テストを行なう場合、１つの組のテスト専
用チップ(12)にプロービングし、テスタを接続する。テ
スト専用チップ(12)に電源が印加され、デコーダ(15)に
クロックＳ1 、テストスタート信号Ｓ2 、コマンドＳ3
が印加されると、テスト専用チップ(12)はデバイスチッ
プ(11)に対してテストモード信号Ｓ4 を発する。テスト
専用チップ(12)からテストモード信号Ｓ4 が印加される
と、デバイスチップ(11)はテスト専用チップ(12)に対し
てテストモードアクティブ信号Ｓ5 を出力し、テストモ
ードになる。このようにデバイスチップ(11)よりテスト
モードアクティブ信号Ｓ5 が返ってくることにより、テ
スト専用チップ(12)とデバイスチップ(11)の通信が確か
められる。そして、テスト専用チップ(12)はテストモー
ドアクティブ信号Ｓ5 を受け、テストモード信号Ｓ4 に
対してテストモードアクティブ信号Ｓ5 が返ってきたデ
バイスチップ(11)すなわちテスト可能デバイスチップ(1
1)の数をカウントし、テスト可能デバイスチップ(11)に
ついて次のようにテストを行なう。まず、デコーダ(15)
はテスタより送られてくるコマンドＳ3 のデコードを開
始する。テスト信号発生部(16)はデコードされたコマン
ドに従いテスト信号を発生する。このテストパターン
は、マルチプレクサ(17)およびドライバ(18)を介してテ
スト可能デバイスチップ(11)につながっているバス(13)
に印加され、テスト信号Ｓ6 としてテスト可能デバイス
チップ(11)に送られる。デバイスチップ(11)では、テス
ト専用チップ(12)からのテスト信号Ｓ6 がスキャン回路
(24)に印加され、スキャン回路(24)は被テスト回路(22)
の各入力端子にテストパターンを分配し、テストが実行
される。そのテスト信号Ｓ6 に対する出力であるテスト
結果は再びスキャン回路(24)に収集され、テスト結果信
号Ｓ7 としてテスト結果圧縮回路(23)に送られる。テス
ト結果信号Ｓ7 はテスト結果圧縮回路(23)にて圧縮さ
れ、テスト結果圧縮信号Ｓ8 がテスト専用チップ(12)に
送られる。テスト専用チップ(12)においては、上記のよ
うにテスト信号Ｓ6 を出力すると同時に、期待値発生部
(19)から期待値を発生し、デバイスチップ(11)からのテ
スト結果圧縮信号Ｓ8 をラッチ回路(21)でラッチし、こ
れが判定部(20)で期待値と比較判定される。テストの結
果、不良デバイスチップ(11)がある場合、不良デバイス
チップ(11)の座標が判定結果と同時に出力される。予め
カウントされていたテスト可能デバイスチップ(11)すべ
てのテストが終了すれば、テストエンド信号を出力し
て、その組のテストを終了する。そして、次の組のテス
ト専用デバイス(12)にプロービングし、同様にテストが
行なわれる。
用チップ(12)にプロービングし、テスタを接続する。テ
スト専用チップ(12)に電源が印加され、デコーダ(15)に
クロックＳ1 、テストスタート信号Ｓ2 、コマンドＳ3
が印加されると、テスト専用チップ(12)はデバイスチッ
プ(11)に対してテストモード信号Ｓ4 を発する。テスト
専用チップ(12)からテストモード信号Ｓ4 が印加される
と、デバイスチップ(11)はテスト専用チップ(12)に対し
てテストモードアクティブ信号Ｓ5 を出力し、テストモ
ードになる。このようにデバイスチップ(11)よりテスト
モードアクティブ信号Ｓ5 が返ってくることにより、テ
スト専用チップ(12)とデバイスチップ(11)の通信が確か
められる。そして、テスト専用チップ(12)はテストモー
ドアクティブ信号Ｓ5 を受け、テストモード信号Ｓ4 に
対してテストモードアクティブ信号Ｓ5 が返ってきたデ
バイスチップ(11)すなわちテスト可能デバイスチップ(1
1)の数をカウントし、テスト可能デバイスチップ(11)に
ついて次のようにテストを行なう。まず、デコーダ(15)
はテスタより送られてくるコマンドＳ3 のデコードを開
始する。テスト信号発生部(16)はデコードされたコマン
ドに従いテスト信号を発生する。このテストパターン
は、マルチプレクサ(17)およびドライバ(18)を介してテ
スト可能デバイスチップ(11)につながっているバス(13)
に印加され、テスト信号Ｓ6 としてテスト可能デバイス
チップ(11)に送られる。デバイスチップ(11)では、テス
ト専用チップ(12)からのテスト信号Ｓ6 がスキャン回路
(24)に印加され、スキャン回路(24)は被テスト回路(22)
の各入力端子にテストパターンを分配し、テストが実行
される。そのテスト信号Ｓ6 に対する出力であるテスト
結果は再びスキャン回路(24)に収集され、テスト結果信
号Ｓ7 としてテスト結果圧縮回路(23)に送られる。テス
ト結果信号Ｓ7 はテスト結果圧縮回路(23)にて圧縮さ
れ、テスト結果圧縮信号Ｓ8 がテスト専用チップ(12)に
送られる。テスト専用チップ(12)においては、上記のよ
うにテスト信号Ｓ6 を出力すると同時に、期待値発生部
(19)から期待値を発生し、デバイスチップ(11)からのテ
スト結果圧縮信号Ｓ8 をラッチ回路(21)でラッチし、こ
れが判定部(20)で期待値と比較判定される。テストの結
果、不良デバイスチップ(11)がある場合、不良デバイス
チップ(11)の座標が判定結果と同時に出力される。予め
カウントされていたテスト可能デバイスチップ(11)すべ
てのテストが終了すれば、テストエンド信号を出力し
て、その組のテストを終了する。そして、次の組のテス
ト専用デバイス(12)にプロービングし、同様にテストが
行なわれる。
【００１６】
【発明の効果】この発明の大規模集積回路のウェハテス
ト方法によれば、上述のように、複数の被テストデバイ
スチップのテストが同時に行なえるため、テストの効率
化が図られ、テスト時間の短縮およびテストコストの低
減が可能になる。また、テスト専用チップ内でテスト信
号を発生できるため、テスト専用チップとこれに外部か
らアクセスするテスタなどとの間の入出力信号は少なく
てすみ、プローブカードなどを簡略化することができ
る。さらに、テスタなど外部からのテスト専用チップへ
の入出力信号を共通化することができ、数種類の大規模
集積回路についてプローブカードなどを共通化すること
ができる。
ト方法によれば、上述のように、複数の被テストデバイ
スチップのテストが同時に行なえるため、テストの効率
化が図られ、テスト時間の短縮およびテストコストの低
減が可能になる。また、テスト専用チップ内でテスト信
号を発生できるため、テスト専用チップとこれに外部か
らアクセスするテスタなどとの間の入出力信号は少なく
てすみ、プローブカードなどを簡略化することができ
る。さらに、テスタなど外部からのテスト専用チップへ
の入出力信号を共通化することができ、数種類の大規模
集積回路についてプローブカードなどを共通化すること
ができる。
【図１】この発明の実施例を示す大規模集積回路のウェ
ハの平面図である。
ハの平面図である。
【図２】図１のウェハの一部を拡大して示す平面図であ
る。
る。
【図３】テスト専用チップのブロック図である。
【図４】被テストデバイスのブロック図である。
【図５】従来例を示す大規模集積回路のウェハの平面図
である。
である。
【図６】プローブカードを示す平面図である。
【図７】プローブカードを示す側面図である。
(10) ウェハ (11) 被テストデバイスチップ (12) テスト専用チップ (13) テスト用バス
Claims (1)
- 【請求項１】ウェハ上に複数の被テストデバイスチップ
に対し共通のテスト専用チップを設け、テスト専用チッ
プとデバイスチップをテスト用バスで結び、外部から共
通のテスト専用チップにアクセスして複数のデバイスチ
ップのテストを行なうことを特徴とする大規模集積回路
のウェハテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16714292A JPH0613445A (ja) | 1992-06-25 | 1992-06-25 | 大規模集積回路のウェハテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16714292A JPH0613445A (ja) | 1992-06-25 | 1992-06-25 | 大規模集積回路のウェハテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613445A true JPH0613445A (ja) | 1994-01-21 |
Family
ID=15844206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16714292A Withdrawn JPH0613445A (ja) | 1992-06-25 | 1992-06-25 | 大規模集積回路のウェハテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2391706A (en) * | 2002-05-24 | 2004-02-11 | Agilent Technologies Inc | Wafer testing |
| JP2006339228A (ja) * | 2005-05-31 | 2006-12-14 | Sharp Corp | 大規模集積回路のウェハおよびその製造方法 |
-
1992
- 1992-06-25 JP JP16714292A patent/JPH0613445A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2391706A (en) * | 2002-05-24 | 2004-02-11 | Agilent Technologies Inc | Wafer testing |
| GB2391706B (en) * | 2002-05-24 | 2005-12-28 | Agilent Technologies Inc | Test system and method |
| US7412639B2 (en) | 2002-05-24 | 2008-08-12 | Verigy (Singapore) Pte. Ltd. | System and method for testing circuitry on a wafer |
| JP2006339228A (ja) * | 2005-05-31 | 2006-12-14 | Sharp Corp | 大規模集積回路のウェハおよびその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |