JP2004156976A - 半導体集積回路のテスト方法、プローブカード、半導体集積回路装置と半導体集積回路装置の製造方法 - Google Patents

Abstract

【課題】ＬＳＩテスタの能力拡大を実現した半導体集積回路装置のテスト方法、プローブカード及び半導体集積回路装置を提供する。高効率化を実現した半導体集積回路装置のテスト方法及び半導体集積回路装置の製造方法を提供する。
【解決手段】半導体集積回路テスト装置とテスト対象半導体集積回路との間にテスト処理回路を備えたテスト治具を設け、上記半導体集積回路テスト装置において圧縮された第１テスト信号を発生させて上記テスト治具に伝え、上記テスト治具の上記テスト信号処理回路により上記第１テスト信号を伸長してテスト対象半導体集積回路に向けて第２テスト信号を出力し、テスト対象半導体集積回路からの応答信号を圧縮して上記半導体集積回路テスト装置に出力してテストを行う。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のテスト方法、プローブカード、半導体集積回路装置と半導体集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩ（半導体集積回路）のテスト方法として、ＬＳＩの全てのピンをＬＳＩテスタ（半導体集積回路テスト装置）のピンに治具を介して１対１に接続し、ＬＳＩテスタのパターン発生・観測機能によりＬＳＩの良否を判定する方法が一般的である。また、テストのスループットを向上させる方法として、複数個のＬＳＩの全ピンをＬＳＩテスタのピンに治具を介して１対１に接続し、多数個のＬＳＩを並列にテストする「多数個並列テスト方法」が知られている。一方、ＬＳＩの一部のピンのみにＬＳＩテスタのピンを接続してテストする方法として、バウンダリスキャン方式や組込み自己テスト（ＢＩＳＴ）方式のようにＬＳＩにテスト容易化設計を施す方法がある。
【０００３】
【特許文献１】
特開２００１−０９１５８６公報
【特許文献２】
特開平１０−０９０３６２号公報
【０００４】
ＬＳＩ内部の一部の論理回路を機能的にテストする方法として、テスト対象の論理回路の全入出力信号線をＬＳＩのピンに引き出し、その論理回路のみをＬＳＩテスタにより直接パターン印加・観測してテストする方法が考えられる。このとき、テスト対象の論理回路の全入出力信号線数はＬＳＩピン数以下という制限がある。この制限を回避する方法として、上記特許文献１で述べられているように、ＬＳＩ内部に入力パターン列と出力（応答）パターン列を格納するメモリを持つ方法が考えられる。つまり、入力パターン列を少数のＬＳＩピンから入力パターン列用メモリにロードした後、そのパターンをテスト対象論理回路に印加しつつ応答パターンを出力パターン列用メモリに格納し、最後にそれを読み出す。別のＬＳＩピン数の制限回避方法として、上記特許文献２では、テスト対象論理回路の出力線に多入力符号圧縮回路（ＭＩＳＲ）を設けてＬＳＩピンに引き出す必要のある信号線数を減らす方法が述べられている。
【０００５】
【発明が解決しようとする課題】
テスト容易化設計の施されていないＬＳＩのテスト方法に関して、ＬＳＩピン数がＬＳＩテスタのピン数を超えると機能的なパターンを使ったテスト（機能テスト）ができないという問題がある。多数個並列テスト方法に関しても、並列に機能テストをするＬＳＩ数にＬＳＩピン数を乗じた数はＬＳＩテスタのピン数以下でなければならないため、テストのスループット向上の効果が小さいという問題がある。一方、テスト容易化設計は回路面積が増加するという欠点があるほか、バウンダリスキャン方式による機能テストではシリアルにパターンをロードするため実動作速度のテストができない、テスト実行時間がかかるという問題がある。
【０００６】
ＬＳＩ内部の一部の論理回路を機能的にテストする方法に関して、パターン列のデータをそのまま少数のＬＳＩピンからロードするので、データのロードに要するステップ数が本来のパターンを実行するステップ数より多くなるために、テスト時間が２倍以上となるか、高速なＬＳＩテスタが必要となる。また、テスト対象論理回路の出力線にＭＩＳＲを設ける方法に関して、その出力線には不確定な信号値（不定値）が禁止されるが、多くの機能テスト用パターンでは不定値が頻出するという問題がある。
【０００７】
この発明は、ＬＳＩテスタの能力拡大を実現した半導体集積回路装置のテスト方法、プローブカード及び半導体集積回路装置を提供することにある。この発明の他の目的は、高効率化を実現した半導体集積回路装置のテスト方法及び半導体集積回路装置の製造方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。半導体集積回路テスト装置とテスト対象半導体集積回路との間にテスト処理回路を備えたテスト治具を設け、上記半導体集積回路テスト装置において圧縮された第１テスト信号を発生させて上記テスト治具に伝え、上記テスト治具の上記テスト信号処理回路により上記第１テスト信号を伸長してテスト対象半導体集積回路に向けて第２テスト信号を出力し、テスト対象半導体集積回路からの応答信号を圧縮して上記半導体集積回路テスト装置に出力してテストを行う。
【０００９】
半導体ウェハ上に形成され、隣接する複数の半導体チップを１纏まりとして、その周辺から上記半導体チップの電極に延びる第１層目のプローブと、第２層目のプローブを設け、上記第１層目のプローブでは、各チップの互いに衝突することの無い少なくとも１つの辺に沿って配置される電極に向けて配置し、上記第２層目のプローブでは、各チップ互に衝突することの無い残りの辺に沿って設けられる電極に向けて配置してプローブカードを構成する。
【００１０】
論理回路と、圧縮された第１テスト信号を受けて、それを伸長して上記論理回路に向けて第２テスト信号を出力し、かかる論理回路からの応答信号を圧縮して出力する動作を行うテスト用信号処理回路を１つの半導体集積回路装置に設ける。
【００１１】
半導体集積回路テスト装置とテスト対象半導体集積回路との間に設けられたテスト処理回路を備えたテスト治具とを用い、上記半導体集積回路テスト装置において圧縮された第１テスト信号を発生させて上記テスト治具のテスト信号処理回路に伝えて、上記第１テスト信号を伸長して半導体ウェハ上に完成されたテスト対象半導体集積回路に向けて第２テスト信号を出力し、テスト対象半導体集積回路からの応答信号を圧縮して上記半導体集積回路テスト装置に出力してなるプロービング工程を含むようにして半導体集積回路装置の製造する。
【００１２】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置のテスト方法に用いられるテストシステムの一実施例のブロック図が示されている。この実施例では、ＬＳＩテスタ（ＡＴＥ）１１０とテスト対象ＬＳＩ（ＤＵＴ）１３０とは、ボード１２０を介して接続される。ボード１２０は、テスト治具を構成し、テスト信号処理回路（ＤＥＣ−ＣＭＰ）を含むものである。テスト信号処理回路１００は、パターン伸長圧縮手段からなり、配線１４０によりＬＳＩテスタ１１０と接続され、配線１５０によりテスト対象ＬＳＩ１２０と接続される。
【００１３】
上記ボード１２０には、上記ＬＳＩテスタ１１０からテスト対象ＬＳＩ１３０に直接接続するための配線１６０も設けられる。配線１４０、１５０、１６０の本数をそれぞれｎ＿ｄ、ｎ＿ｃ、ｎ＿ｆとするとき、配線１４０と１６０に対応した本数（ｎ＿ｄ＋ｎ＿ｆ）は、上記ＬＳＩテスタ１１０のピン数に一致し、配線１５０と１６０に対応した本数（ｎ＿ｃ＋ｎ＿ｆ）は、テスト対象ＬＳＩ１３０のピン数に一致する。また、テスト信号処理回路１００のパターン伸長圧縮手段の性質として配線１４０と１５０に対応した本数ｎ＿ｄとｎ＿ｃとの関係は、ｎ＿ｄ＜ｎ＿ｃとなるため、上記テスト治具を構成するボード１２０のテスト信号処理回路（ＤＥＣ−ＣＭＰ）を介在させることにより、ＬＳＩテスタ１１０のピン数よりも多いピン数を持つＬＳＩ１３０をテストできるようになる。
【００１４】
この実施例では、上記のようにＬＳＩテスタ１１０とパターン伸長圧縮手段としてのテスト信号処理装置（ＤＥＣ−ＣＭＰ）１００を搭載したボード１２０とによりテスト対象半導体集積回路装置のテストを行うテストシステムが構成される。このとき、配線１６０はＬＳＩテスタに直結しており、タイミングやレベルの精度やリソース数といった性能をそのまま引き継げることから、配線１６０で供給されるテスト対象半導体集積回路装置１３０のピンは高性能ピンとされ、逆に、テスト信号処理回路１００で発生する信号はその構成によっては必ずしもタイミングの精度が高くないため、配線１５０で供給されるテスト対象半導体集積回路装置１３０のピンは低性能ピンとされる。
【００１５】
このように、テスト対象半導体集積回路装置に設けられるピンを高性能ピンと低性能ピンを分け、上記ボード１２０を介在させることにより、みかけ上のＬＳＩテスタによりテスト可能な全体のピン数を増やすことができるのが本発明の特徴である。一般に、多くのＬＳＩで性能を要求しないピンがあるため、これらのピンに上記のような低性能ピンを割り当てる。例えば、マイコンではクロックやデータバスの機能を持つピンは高性能を要求するので前記信号センスアンプ１６に対応した高性能ピンを用い、一般のポートピンは性能を要求しないから、上記低性能ピンを用いる。以上から、本実施例によれば、テスト対象ＬＳＩのピン数がＬＳＩテスタのピン数より大きい場合でも、テスト精度を落とさずに機能テストが可能となる。
【００１６】
半導体集積回路テスト装置（ＬＳＩテスタ、ＡＴＥ）は、（１）ファンクショナル測定リソース、（２）ＤＣパラメトリック測定リソース、（３）測定系制御及びヒューマン・インタフェイス（テストコントローラ：ＣＰＵ）（４）電源供給ユニットのような４つの主要機能・機構で構成される。このうち、上記（２）〜（４）は、半導体集積回路テスト装置１台あたり、１〜８（〜３２）ユニット程度の比較的少量で構成される。残りの（１）ファンクショナル測定リソースは、テスト対象半導体集積回路装置（ＤＵＴ）が備える信号ピンと同数又はそれ以上のピン数を備えている必要があり、１２８ピン〜２５６ピン（〜１０２４ピン）を備えている必要がある。
【００１７】
上記（１）ファンクショナル測定リソースは、１ピン当たり（ａ）ＤＵＴへの試験信号の印加回路（ドライバ）、（ｂ）ＤＵＴからの応答信号観測回路（コンパレータ）、（ｃ）負荷条件（電子負荷）回路（アクティブロード）、（ｄ）その他付加機能（電源クランパ、加電流防止（安全）回路、測定精度補償機構等）のような４つの回路を備える。その上に、これらの測定回路は高精度で、広い測定範囲を求められるために、効果な電子部品を用いて構成、作成される。加えて、測定結果の高安定（信頼）性を確保するために、冷却機構や自動校正等の付加機能も不可欠である。このように（１）ファンクショナル測定リソースは、５００Ｋ円／ピン〜１５００Ｋ円／ピンのように高価なものとなっている。
【００１８】
したがって、テスト対象ＬＳＩのピン数がＬＳＩテスタのピン数より大きい場合でも、テスト精度を落とさずに機能テストが可能となる本願発明に係る半導体集積回路装置のテスト方法では、それが持つ（１）ファンクショナル測定リソースの数を超えるテスト対象半導体集積回路装置のテストが可能となる。このことは、本来は１ランク上の高価格のＬＳＩテスタを用いなければならないか、あるいはそのようなテスタが存在しないときには新たに開発しなくてはならないテスト対象半導体集積回路装置のテストを簡便に実施できることを意味するものである。
【００１９】
図２には、この発明に係る半導体集積回路装置のテスト方法に用いられるテストシステムの他の一実施例のブロック図が示されている。この実施例は、多数個並列テスト方法に向けられている。ＬＳＩテスタ（ＡＴＥ）２１０とｍ個のテスト対象ＬＳＩ（ＤＵＴ１〜ｍ）２３０〜２３１はテスト治具としてのボード２２０を介して接続される。上記ボード２２０に、テスト信号処理回路（ＤＥＣ−ＣＰＭ）２００〜２０１としてのパターン伸長圧縮手段が搭載される。
【００２０】
上記ＬＳＩテスタ２１０からｎ＿ｄ０本の配線２４０は、ボード２２０のｍ個のパターン伸長圧縮手段（ＤＥＣ−ＣＰＭ）２００〜２０１に接続され、ＬＳＩテスタ２１０と各パターン伸長圧縮手段２００〜２０１との双方向の配線はそれぞれｎ＿ｄ１本ある。ボード２２０のパターン伸長圧縮手段２００〜２０１はそれぞれｎ＿ｃ本の配線２５１、２５２により対応するテスト対象ＬＳＩ２３０〜２３１に接続される。
【００２１】
また、ＬＳＩテスタ２１０からテスト対象ＬＳＩ２３０〜２３１のそれぞれに直接接続するための配線２６１〜２６２がそれぞれｎ＿ｆ本設けられる。このとき、（ｎ＿ｄ０＋ｎ＿ｄ１×ｍ＋ｎ＿ｆ×ｍ）はＬＳＩテスタのピン数に一致し、（ｎ＿ｃ＋ｎ＿ｆ）は１個のテスト対象ＬＳＩのピン数に一致する。また、パターン伸長圧縮手段２００〜２０１の性質としてｎ＿ｄ０＋ｎ＿ｄ１＜ｎ＿ｃであるため、ｍ個のテスト対象ＬＳＩの総ピン数（（ｎ＿ｃ＋ｎ＿ｆ）×ｍ）がＬＳＩテスタのピン数よりも多い場合にもｍ個並列にテスト可能になる。
【００２２】
本実施例でも前記図１の実施例と同様に、高性能ピンと低性能ピンをテスト対象ＬＳＩのピンに適切に割り当てることが必要である。これにより、多数個並列テスト方法において、テスト対象ＬＳＩの総ピン数がＬＳＩテスタのピン数より大きい場合でもテスト精度を落とさずに機能テストが可能であるので、テストのスループットを向上できるという効果がある。
【００２３】
以下に、図１、図２の実施例で用いるテスト信号処理回路を構成するパターン伸長圧縮手段１００，２００による信号処理方法について説明する。なお、図１のパターン伸長圧縮手段１００と図２のパターン伸長圧縮手段２００〜２０１と同じである。
【００２４】
図３には、テスト対象半導体集積回路ＤＵＴの機能テストに用いるビットパターン列の一実施例のパターン図が示されている。同図のように、発明の理解を容易するために、テスト対象ＬＳＩのピン数は１３とし、パターン列のステップ（時刻）数は１ないし２０とする。図の縦方向３０１にパターン列のステップ（ＳＴＰ：時刻）、横方向３０２にテスト対象ＬＳＩのピン名称Ａ〜Ｐが記載されている。信号値表現に関して、「０」がローレベル印加、「１」がハイレベル印加、「Ｘ」がハイインピーダンス状態、「Ｌ」がローレベル期待の観測、「Ｈ」がハイレベル期待の観測、「Ｚ」はハイインピーダンス状態の観測である。
【００２５】
本発明におけるパターン伸長圧縮手段１００の信号処理では、「Ｈ」「Ｌ」「Ｚ」の観測及び期待値比較は、圧縮回路を用いてパターン列実行後に一括して期待値を比較することを前提に、上記６つの信号値を２ビットの論理値から生成する。即ち、信号値「０」「１」「Ｘ」を順に（１、０）、（１、１）、（０、０）から生成し、信号値「Ｈ」「Ｌ」「Ｚ」を（０、１）から生成する。上記論理値の表現では、１ビット目がドライバのイネーブル、２ビット目をデータの意味で使用している。つまり、信号値「０」の（１、０）は、ドライバが１ビット目のイネーブルの論理１で動作状態であり、２ビット目の論理０を出力することを意味し、「１」の（１、１）は、ドライバが１ビット目のイネーブルが論理１で動作状態であり、２ビット目の論理１を出力することを意味する。「Ｘ」の（０、０）は、ドライバが１ビット目の論理０により非動作状態であり、２ビット目の論理０によりハイインピーダンス状態（入力を無効）にすることを意味する。
【００２６】
以下では説明のために、信号観測を意味する信号値「Ｈ」「Ｌ」「Ｚ」を纏めて信号値「Ｃ」と表現する。また、信号値「０」または「１」の場合は、ドライバのイネーブルに対応する１ビット目の論理１で共通なため信号値「Ｅ」と表現し、信号値「Ｘ」または「Ｃ」の場合は、ドライバのイネーブルに対応する１ビット目の論理０で共通なため信号値「Ｄ」と表現する。
【００２７】
さらに本発明におけるパターン伸長圧縮手段１００では、機能テストのパターン列は一部のＬＳＩピンで変化が少ないという特徴に着目する。図３のパターン列を上記に述べた信号値の表現方法に基づいて分割すると、ステップ１〜７は第１ベクトル３１１が連続し、ステップ８〜１２は第２ベクトル３１２が連続し、ステップ１３〜２０は第３ベクトル３１３が連続する。
【００２８】
このように、全２０ステップのパターン列を再現するための情報として、上記３つのベクトルと、それらのベクトルが変化するステップと、信号値「Ｅ」「Ｄ」が出現するピンＭ、Ｐに対する全ステップの論理値表現２ビット目（ドライバのデータ）の情報が必要である。この性質を利用して、発生したいパターン列を事前に半導体集積回路テスト装置（ＡＴＥ）側において圧縮して第１テスト信号を発生させ、上記配線１４０又は２４０を介してパターン伸長圧縮手段１００に供給し、かかる第１テスト信号を展開して第２テスト信号に伸長して配線１５０又は２５１〜２５２を通してテスト対象半導体集積回路装置（ＤＵＴ、ＤＵＴ１，ｍ）に伝える。
【００２９】
図４には、本発明に係る信号処理回路（パターン伸長圧縮手段）の一実施例のブロック図が示されている。パターン伸長圧縮手段１００は、信号値の論理値表現からなるパターンを格納するメモリ（ＭＥＭ）４０１と、メモリ４０１の書き込みアドレスを生成するカウンタ（ＷＡＣ）４０２と、メモリ４０１の読出しアドレスを生成するカウンタ（ＲＡＣ）４０３と、入出力を制御するバス（ＢＵＳ）４０４と、メモリ４０１の出力線の一部をバス４０４からの直接入力にできるように切り換えるセレクタ（ＳＥＬ）４１５と、セレクタ４１５の制御情報を格納するレジスタ（ＲＥＧ）４０５と、セレクタ４１５から出力されるパターンに対して遷移するタイミングの生成など波形の整形を行う波形整形部（ＦＣ）４１１と、波形整形部４１１からのパターンをテスト対象ＬＳＩに供給するレベルや状態に変換するドライバ（ＤＲＶ）４１２と、テスト対象ＬＳＩの応答レベルと比較をするコンパレータ（ＣＰＭ）４２２と、コンパレータ４２２の結果を取り込むストローブ部（ＳＴＶ）４２１と、ストローブ部４２１で取り込んだ結果のうち観測不要なピン（「Ｘ」のピン）の情報をマスクして固定値を書き込むマスク部（ＭＳＫ）４３１と、マスク部の出力パターンを圧縮する応答圧縮部（ＲＣ）４３２とから構成される。
【００３０】
このパターン伸長圧縮手段１００は、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）や半導体集積回路装置で実現できる。なお、ドライバ４１２、コンパレータ４２２は、ＦＰＧＡから独立させてピンエレクトロニクスを利用してもよい。
【００３１】
上記パターン伸長圧縮手段１００は、パターン伸長圧縮手段１００におけるＬＳＩテスタ１１０側のインターフェースとして、クロック信号ＣＬＫと、リセット信号ＲＥＳと、ドライバ４１２が出力するレベルを供給する信号ＶＩＬ、ＶＩＨと、コンパレータ４２２で比較するレベルを供給する信号ＶＣＨ、ＶＣＬと、波形整形部４１１のタイミングを供給する信号ＴＭＦと、ストローブ部のタイミングを供給する信号ＴＭＳと、メモリ４０１への書き込みを制御し書き込みアドレス生成用カウンタ４０２のインクリメントを制御する信号ＷＡＩと、読み出しアドレス生成用カウンタ４０３を制御する信号ＲＡＩと、読み出しアドレス生成用カウンタ４０３の状態を設定するときに用いるＲＡＪと、バス４０４の入力・出力を切り換える信号ＢＩＯと、パターンデータを入力・出力する信号ＤＡＴとを備える。
【００３２】
これらの信号はＬＳＩテスタ１１０から直接発生してもよいし、パターン伸長圧縮手段１００内にステートマシン等を設けてこれらの信号を発生させてもよい。一方、パターン伸長圧縮手段１００の信号ＣＨＮからテスト対象ＬＳＩ１３０へ信号の印加・観測が行われる。
【００３３】
パターン伸長圧縮手段１００の動作を説明するために、図３に記載したパターン列をパターン伸長圧縮手段１００により印加・観測する例を次に説明する。図４の中の信号線本数に関して、ｎ＿ｃ＝１３、ｎ＿ｂ＝６、ｎ＿ｂ１＝４、ｎ＿ｂ２＝２、ｎ＿ｍ＝２４とする。応答圧縮部４３２は３０ビットＭＩＳＲ（Ｍｕｌｔｉｐｌｅ−ｉｎｐｕｔ ｓｉｇｎａｔｕｒｅ ｒｅｇｉｓｔｅｒ）とする。
【００３４】
図５には、この発明に係る半導体集積回路装置のテスト方法を説明するための一実施例のパターン図が示されている。同図には、ＬＳＩテスタ１１０におけるパターン列（第１テスト信号）が示されている。同図の縦方向５０１にパターン列のステップを記載し、横方向５０２にパターン伸長圧縮手段１００のインターフェースのピン名称が示されている。ピンＤＡＴ１〜４はメモリ４０１への入力とし、ピンＤＡＴ５〜６がセレクタ４０５への入力として用いられる。また、全３１ステップは３つのフェーズに分けられ、ステップ１〜６はメモリ初期化フェーズ、ステップ７〜２６はオリジナルパターン復元フェーズ、ステップ２７〜３１は応答圧縮パターン読み出しフェーズである。なお、オリジナルパターンは信号ＣＨＮで発生し、図３において対応するステップ１〜２０が５１１に記載されている。
【００３５】
以下に、図５のステップに従って、前記パターン伸長圧縮手段の動作を説明する。ステップ１の前にリセットがかかってカウンタ等は論理０に初期化されるとする。ステップ１〜６のパターンデータ５２１は、前記図３における第１ベクトルをメモリ４０１のアドレス０にロードしている。ベクトルにおけるピンＡ〜Ｌに対応するビットは２ビットで表現し、ピンＭ、Ｐに対応するビットはドライバのＥＮを表す１ビットで表現する。
【００３６】
前記図３の第１ベクトル（００１１１０１１１００ＥＥ）に必要な論理値データは２４ビット必要である。この２４ビットのうち、上位２２ビット分は、上記（００１１１０１１１００）の１１ビットのそれぞれが前記信号値「０」「１」「Ｘ」を表現する（１、０）、（１、１）、（０、０）のような２ビットに割り当てられる。そして、残り２ビットが、ピンＭ、Ｐに対応するドライバのＥＮを表す１ビットに割り当てられる。このデータ（２４ビット）をピンＤＡＴ１〜４の４本から入力するので、全２４ビットの入力には６ステップ必要である。このとき、書き込み許可及び書き込みアドレスのインクリメントのために、ピンＷＡＩを論理値１に設定する。なお、メモリ初期化フェーズの間は波形整形及びストローブのタイミングＴＭＦ、ＴＭＳは不要である。
【００３７】
ステップ７では、波形整形及びストローブのタイミングＴＭＦ、ＴＭＳを発生させることにより、メモリ４０１のアドレス０に書き込まれた第１ベクトルを発生し、テスト対象ＬＳＩをテストする。ステップ７〜１３の間は、読込みアドレスが変わらないので、第１ベクトルを保持したままである。また、パターンデータ５２４は非圧縮データのロードで、図３におけるピンＭ、Ｐの２ビット目を読み込み、セレクタ３０５に入力する。
【００３８】
一方、パターンデータ５２２、５２３は、オリジナルパターン実行のバックグランドでメモリ４０１に第２ベクトル、第３ベクトルをロードすることを表している。その結果、第２ベクトル、第３ベクトルをそれぞれメモリ４０１のアドレス１、２に書き込む。ピンＲＡＩが論理値１となっているステップ１３、１８で読み出しアドレスがインクリメントされ、ステップ１４〜１８に第２ベクトル、ステップ１９〜２６に第３ベクトルが復元、実行される。このため、図４のメモリ（ＭＥＭ）４０１は、上記のような書き込みと読み出しが独立して並行に行われる２ポートメモリから構成される。
【００３９】
ステップ２７〜３１では、ピンＢＩＯを論理値１に設定することでバス４０４を出力モードとし、ＭＩＳＲの状態（３０ビット）をピンＤＡＴ１〜６の６ピンを使って読み出す。
【００４０】
以上がパターン伸長圧縮手段１００の動作である。本実施例により、テスト対象ＬＳＩの１３ピン２０ステップのパターン列を、１２ピン３１ステップでテストできることが分かる。なお、テスト対象ＬＳＩのピン数が多ければ、パターン伸長圧縮手段に用いたピン数を減らす効果が大きくなる。また、ステップ数が大きければパターン伸長圧縮手段を用いた場合のステップ数の増加割合が無視できる程度に小さくなる。したがって本実施例により、テスト対象ＬＳＩの機能テストを、テスト対象ＬＳＩのピン数より少ないピン数のＬＳＩテスタを用いて機能テストが僅かなテスト時間増加で可能になるという効果がある。
【００４１】
図６には、この発明に係る半導体集積回路装置のテスト方法に用いられる前記図１、図２の実施例に対応したテスタプログラム（パターンとテスト条件を記述したもの）を自動変換するツールの概略図が示されている。テスタプログラム変換ツール６００は、テスト対象ＬＳＩのピン機能（データバス、アドレスバス等）の仕様６０１と、パターン伸長圧縮手段を搭載したボードのピン仕様６０２と、例えば前記図３に示したようなオリジナルテスタプログラム６０３を入力とし、テスト対象ＬＳＩとパターン伸長圧縮手段搭載ボードとの対応情報６０４と、パターン伸長圧縮手段用テスタプログラム６０５と、図５に示したような診断圧縮用テスタプログラム６０６とを出力する。本発明によれば、パターン伸長圧縮手段を用いたテスト方法を実製品に適用するときに必要となる工数を減らすことができるという効果がある。
【００４２】
図７には、この発明に係る半導体集積回路装置のテスト方法が適用された半導体集積回路装置の一実施例のブロック図が示されている。この実施例では、テスト対象ＬＳＩの内部に伸長圧縮技術を適用した回路を搭載したものである。つまり、ＬＳＩ７００内部に、テスト対象論理回路（前記図１のＤＵＴに対応したもの）７１０と、前記図１のパターン伸長圧縮手段１００に対応した発生パターン伸長手段７２０と、応答パターン圧縮手段７３０とを備えた構成である。発生パターン伸長手段７２０及び応答パターン圧縮手段７３０の構成及び動作は、図４で示した例とほぼ同様なため割愛する。本実施例に拠れば、テスト対象論理回路７１０の入出力信号線数がＬＳＩのピンより大きい場合にも僅かなテスト時間増加で機能テストができるという効果がある。
【００４３】
図８には、この発明に係るプローブカードの一実施例の平面図が示されている。この実施例では、特に制限されないが、同時に４個の半導体チップへの電気的接触を可能とした、いわゆる４個取りのプローブカードに向けられている。円形の回路基板（プリント基板等）の周辺部から中央部に割り当てられた４個分の半導体チップに対応したボンディングパッドに向けてプローブ針（ニードル）が配置される。図９の断面図に示すように針先固定樹脂によってプローブ針の針先が半導体チップの電極の位置に合うように固定され、他端が回路基板の図示しない配線に接続される。図９では、１層構造にプローブ針が配列されるが、図８のような４個取りを実現するものでは、必要に応じて２層構造に配列される。
【００４４】
現状では、半導体集積回路テスト装置（ＬＳＩテスタ）は、２５６ピンクラスが主流である。テスト対象半導体集積回路装置は、回路機能の拡張に伴い増大する傾向にあり、１２０ピン以上の信号端子を備えたものが開発される傾向にある。したがって、ＬＳＩタスタとテスト対象半導体集積回路装置との間を直接接続すると、同時測定個数はせいぜい２個が限度となり、１２９ピンを超えると１個しか測定できない。
【００４５】
今後の技術開発によりＬＳＩテスタが、５１２や１０２４ピンとなったときや、前記現状のＬＳＩテスタと前記図２のようなテスト治具（パターン伸長圧縮手段搭載ボード）との組み合わせにより、４個同時測定が可能なったときには、前記図８に示したような４個取りのプローブカードが必要となるものである。
【００４６】
図１０には、図８のプローブカードの一実施例のプローブ針配置図が示されている。この実施例では、（Ａ）のような１層目プローブ針と、（Ｂ）のような２層目プローブ針の２層構造が採用される。（Ａ）の１層目のプローブ針は、同図の縦横に２個ずつ合計４個並んだ半導体チップの４つの辺に設けらた電極のうち、外側に位置する２辺ずつに設けられた電極に対してプローブ針が配置される。
【００４７】
つまり、図１０（Ａ）の１層目においては、次のような配置とされる。左上のチップＡでは、上側と左側の２つの辺に沿って設けられた電極に対して上側からと左側からプローブ針が延びて接触される。右上のチップＢでは、上側と右側の２つの辺に沿って設けられた電極に対して上側からと右側からプローブ針が延びて接触される。左下のチップＣでは、下側と左側の２つの辺に沿って設けられた電極に対して下側からと左側からプローブ針が延びて接触される。右下のチップＤでは、下側と右側の２つの辺に沿って設けられた電極に対して下側からと右側からプローブ針が延びて接触される。
【００４８】
図１０（Ｂ）の２層目においては、次のような配置とされる。左上の前記チップＡの下側の辺及びそれと隣接する左下の前記チップＣの上側の辺に沿ってそれぞれ設けられた電極に対しては、上側からプローブ針が延びて接触される。左下の前記チップＣの右側の辺及びそれと隣接する右下の前記チップＤの左側の辺に沿ってそれぞれ設けられた電極に対しては、左側からプローブ針が延びて接触される。左下の前記チップＤの上側の辺及びそれと隣接する右上の前記チップＢの下側の辺に沿ってそれぞれ設けられた電極に対しては、下側からプローブ針が延びて接触される。右上の前記チップＢの左側の辺及びそれと隣接する左上の前記チップＡの右側の辺に沿ってそれぞれ設けられた電極に対しては、右側からプローブ針が延びて接触される。
【００４９】
図１０では、プローブ針の配置を判り易くするために、半導体チップの各辺に設けられるプローブ針が平行に並ぶように描いているが、実際には隣接するプローブ針同士が角度を持つように全体として放射状に配置される。つまり、針先同士の間隔に対し、回路基板側の間隔が広くなるように配置される。
【００５０】
図１１には、図８のプローブカードの他の一実施例のプローブ針配置図が示されている。この実施例でも、（Ａ）のような１層目プローブ針と、（Ｂ）のような２層目プローブ針の２層構造が採用される。
【００５１】
図１１（Ａ）の１層目においては、次のような配置とされる。左上のチップＡに対しては下側の辺、右上のチップＢに対しては上側の辺に沿って設けられた電極に対して上側からプローブ針が延びて接触される。左上のチップＡに対しては左側の辺、左下のチップＣに対しては右側の辺に沿って設けられた電極に対して左側からプローブ針が延びて接触される。左下のチップＣに対しては下側の辺、右下のチップＢに対しては上側の辺に沿って設けられた電極に対して下側からプローブ針が延びて接触される。右下のチップＤに対しては右側の辺、右上のチップＢに対しては左側の辺に沿って設けられた電極に対して右側からプローブ針が延びて接触される。
【００５２】
図１１（Ｂ）の２層目においては、次のような配置とされる。左上のチップＡに対しては上側の辺、左上のチップＣに対しては上側の辺に沿って設けられた電極に対して上側からプローブ針が延びて接触される。左上のチップＡに対しては右側の辺、右上のチップＢに対しては右側の辺に沿って設けられた電極に対して右側からプローブ針が延びて接触される。右上のチップＢに対しては下側の辺、右下のチップＤに対しては下側の辺に沿って設けられた電極に対して下側からプローブ針が延びて接触される。左下のチップＣに対しては右側の辺、右下のチップＢに対しては左側の辺に沿って設けられた電極に対して左側からプローブ針が延びて接触される。
【００５３】
図１１でも、プローブ針の配置を判り易くするために、半導体チップの各辺に設けられるプローブ針が平行に並ぶように描いているが、実際には隣接するプローブ針同士が角度を持つように全体として放射状に配置される。つまり、針先同士の間隔に対し、回路基板側の間隔が広くなるように配置される。
【００５４】
前記図１０や図１１の実施例のようにプローブ針を２層構造とすることより、４つのテスト対象半導体チップ同士が半導体ウェハ上に縦横２個ずつ並んで形成され、チップ同士の隣接する辺に沿って設けられる電極に対しても、プローブ針同士が接触しないよう、言い換えるならば、衝突することなく配置することができる。これにより、上記４個取りのプローブカードの実現が可能となり、前記ＬＳＩテスタの測定可能ピン数が拡張した場合や、前記図２のようなテスト治具（パターン伸長圧縮手段搭載ボード）との組み合わせによる、４個同時測定を実現することができる。
【００５５】
図１２には、この発明に係るプローブカードの他の一実施例の針先配置図が示されている。同図の実施例は、２個取りに向けられている。図１２（Ａ）は、図面の横方向に並べ２つのチップに対して同時接触を行うようにされる。この場合、前記図１０や図１１のプローブ針の配置構造を用いることにより、１層のプローブ針で構成することができる。例えば、右側チップの左右の辺に設けられた電極に対しては、右側からプローブ針が延びるように配置し、左側チップの左右の辺に設けられた電極に対しては、左側からプローブ針が延びるように配置すればよい。
【００５６】
図１２（Ｂ）は、図面の斜方向に並べ２つのチップに対して同時接触を行うようにされる。この場合でも、前記図１２（Ａ）と同様に前記図１０や図１１のプローブ針の配置構造を用いることにより、１層のプローブ針で構成することができる。
【００５７】
図１３には、この発明に係るプローブカードの更に他の一実施例の針先配置図が示されている。同図の実施例は、４個取りに向けられている。図面の斜方向に並べ４つのチップに対して同時接触を行うようにされる。この場合、前記図１２プローブ針の配置構造を用いることにより、１層のプローブ針で構成することができる。例えば、各チップの上下の辺に沿って設けられる電極に対しては、それぞれ上側と下側からプローブ針が延びるように配置し、上側２個チップの左右辺に設けられた電極に対しては、右側からプローブ針が延びるように配置し、下側２個左側チップの左右の辺に設けられた電極に対しては、左側からプローブ針が延びるように配置すればよい。
【００５８】
図１４には、この発明に係るプローブカードの更に他の一実施例の針先配置図が示されている。同図の実施例は、４個取りに向けられている。図１４（Ａ）は、縦４個のチップに対して同時接触を行うようにされる。図１４（Ｂ）は、前記図１２（Ｂ）の２個が縦に２組設けて合計４個のチップに対して同時接触を行うようにするものである。この実施例では、前記図１０や図１１の実施例のように２層構造のプローブ針で同時接触を行うようにすることができる。この実施例の変形として、横方向に４個並ぶもの、上記図１２（Ｂ）の２個を横に２組設けるものとしてもよい。
【００５９】
図１５には、この発明に係る半導体集積回路装置のテスト方法の一実施例のフローチャート図が示されている。この実施例は、前記のようにＬＳＩテスタの測定可能ピン数が拡張した場合や、前記図２のようなテスト治具（パターン伸長圧縮手段搭載ボード）との組み合わせにより４個同時測定が可能な場合のテスト方法に向けられている。
【００６０】
この実施例のテスト方法は、１ないし１１のステップから構成される。各ステップ毎に補足として、設定動作と測定動作のそれぞれの形態がパラレル（４個同時）とシリアル（順に１個ずつ）とかが示されている。
【００６１】
ステップ１では、コンタクトチェックが実施される。コンタクトチェックは、非測定半導体集積回路装置とはスイッチにより切り離して対象チップには影響を与えない状態として、図４のドライバ４１２を通した出力信号をコンパレータＣＭＰで受けて実施される。
【００６２】
ステップ２では、ＶＣＬモニタが実施される。ＶＣＬは、内部降圧回路で形成された内部電圧ＶＣＬをモニタするものである。つまり、内部回路をＡＣ試験の前提として正しく動作電圧が与えられていることを確認する。
【００６３】
ステップ３ないし７までは、いわゆるＡＣテストであり、ステップ３の簡易（Ｅａｓｙ）ファンクションテスト、ステップ４のサーチテスト、ステップ５のスクリーニングテスト、ステップ６のファンクションパスコードチェック及びステップ７のＡＣタイミングテストからなる。これらの各試験は設定及び測定がパラレルに実施され、そこでのテスト時間は、前記のような４個取りのプローブカード及び例えばテスト治具（パターン伸長圧縮手段搭載ボード）との組み合わせにより、１個ずつ行う場合の１／４に短縮される。
【００６４】
ステップ８ないし１１は、いわゆるＤＣテストであり、ステップ８のＤＣファンクションテスト、ステップ９のスタイバイ電流テスト、ステップ１０のプルアップ電流テスト、ステップ１１のリーク電流テストからなる。これらのＤＣテストにおいては、測定機器の関係で測定は１個ずつシリアルに行われるが、設定はパラレルに実施される。したがって、前記のような４個取りのプローブカード及び例えばテスト治具（パターン伸長圧縮手段搭載ボード）との組み合わせにより、ＤＣテストに占める比較的大きな設定時間が１／４に短縮される。
【００６５】
図１６には、上記ＤＣテストをより詳細に説明するためのフローチャート図が示されている。この実施例では、ＤＣテストが手順１と手順２から構成される。手順１は、測定対象半導体集積回路装置ＤＵＴ１〜４に対して、設定動作が並行（パラレル）して実施される。このため、設定に費やされる時間Ａが前記のように１個当たり１／４Ａのように短縮される。
【００６６】
手順２は、上記設定から測定までの待ち時間が４個に対して共通となるから、待ち時間Ｂが１個当たり１／４Ｂのように短縮される。そして、測定対象半導体集積回路装置ＤＵＴ１からＤＵＴ４の順に１個ずつＤＣ測定が実施される。上記ＤＣ測定項目は、ステップ８ないし１１のように複数からなり、それぞれについて上記設定及び待ち時間が必要となるので、ＤＣテストにおいても大幅な時間短縮が可能となる。
【００６７】
図１７には、上記ＤＣテストを説明するための測定回路の概略回路図が示されている。図１７（Ａ）は、前記図１５の設定動作に対応した測定回路であり、テスタから複数（前記の例では４個）の測定対象半導体集積回路装置ＤＵＴに対してテスト条件がパラレルに供給される。これにより、テスト条件設定に要する時間Ａが、ＤＵＴ１個当たりでみると１／４Ａに短縮される。
【００６８】
図１７（Ｃ）は、前記図１５の測定動作に対応した測定回路であり、テスタから複数（前記の例では４個）の測定対象半導体集積回路装置ＤＵＴに対してスイッチにより電流計Ａで代表される測定機器がシリアルに接続されて、電流や電圧の測定がＤＵＴ１個ずつ順次に行われる。これにより、４個取りで接続しても測定時間はＣのようになる。
【００６９】
図１８には、この発明に係る半導体集積回路装置のテスト方法に用いられるプローバの一実施例の外観図が示されている。プローバに隣接して外部電源装置が設けられる。これにより、測定対象半導体集積回路装置と電源装置との間が短くでき、電源線での電圧降下等の影響が最小にされる。また、前記のようなテスト治具ボードは、プローブカードに比べて一回り大きなサイズとされて、前記図４に示したようなパターン伸長圧縮手段が搭載されるともに、ポゴリング（ポゴピン）によりプローブカードのプローブ針に導く電極と接続される。
【００７０】
上記図４のドライバ（ＤＲＶ）４１２は、プローブカードのプローブ針と最短距離で信号出力を行うものであるので、テスタの高性能ピンに設けられるドライバに比べて安価なドライバを用いつつ、高い品質の信号出力を行うようにすることができる。したがって、高性能ピンからの信号入力を必要となるようなテスト対象半導体集積回路装置のピンに対しても、上記パターン伸長圧縮手段に搭載されたドライバ４１２を利用することもでき、データ圧縮効率を高くすることができる。
【００７１】
以上説明した半導体集積回路装置のテスト方法は、半導体ウェハ上に半導体集積回路が完成した時点で行われるプロービング工程で実施される。前記のように４個取りのような多数の半導体集積回路装置の同時測定による時間短縮化によって、半導体ウェハ上に完成された半導体集積回路装置の良／不良に費やされる時間が短くなる。また、半導体集積回路装置の製造設備として、上記２５６ピンのＬＳＩテスタがそのまま流用できるようになり、製造設備に要する費用が安価となる。これらの製造時間の短縮化と安価な製造設備とが相乗的に作用して、例えば、１２０ピンを超えるような半導体集積回路装置の製造コストを大幅に低減させることができる。
【００７２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記図４のような信号圧縮等を行う具体的回路の構成は、種々の実施形態を採ることができる。この発明は、半導体集積回路のテスト方法、プローブカード、半導体集積回路装置と半導体集積回路装置の製造方法として広く利用することができる。
【００７３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。半導体集積回路テスト装置とテスト対象半導体集積回路との間にテスト処理回路を備えたテスト治具を設け、上記半導体集積回路テスト装置において圧縮された第１テスト信号を発生させて上記テスト治具に伝え、上記テスト治具の上記テスト信号処理回路により上記第１テスト信号を伸長してテスト対象半導体集積回路に向けて第２テスト信号を出力し、テスト対象半導体集積回路からの応答信号を圧縮して上記半導体集積回路テスト装置に出力してテストを行うことにより、半導体集積回路テスト装置のピン数よりも多いピン数を持つテスト対象半導体集積回路をテストできるようになる。
【００７４】
半導体ウェハ上に形成され、隣接する複数の半導体チップを１纏まりとして、その周辺から上記半導体チップの電極に延びる第１層目のプローブと、第２層目のプローブを設け、上記第１層目のプローブでは、各チップの互いに衝突することの無い少なくとも１つの辺に沿って配置される電極に向けて配置し、上記第２層目のプローブでは、各チップ互に衝突することの無い残りの辺に沿って設けられる電極に向けて配置することにより、４個取りのプローブカードを構成することができる。
【００７５】
論理回路と、圧縮された第１テスト信号を受けて、それを伸長して上記論理回路に向けて第２テスト信号を出力し、かかる論理回路からの応答信号を圧縮して出力する動作を行うテスト用信号処理回路を１つの半導体集積回路装置に設けることにより、それより少ないピンを持つ半導体集積回路テスト装置でのテストが可能になり、あるいは半導体集積回路テスト装置でより多くの数のテスト対象半導体集積回路の同時測定が可能になる。
【００７６】
半導体集積回路テスト装置とテスト対象半導体集積回路との間に設けられたテスト処理回路を備えたテスト治具とを用い、上記半導体集積回路テスト装置において圧縮された第１テスト信号を発生させて上記テスト治具のテスト信号処理回路に伝えて、上記第１テスト信号を伸長して半導体ウェハ上に完成されたテスト対象半導体集積回路に向けて第２テスト信号を出力し、テスト対象半導体集積回路からの応答信号を圧縮して上記半導体集積回路テスト装置に出力してなるプロービング工程を含むようにして半導体集積回路装置を製造することにより、製造設備の拡張を行うことなく製造時間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置のテスト方法に用いられるテストシステムの一実施例を示すブロック図である。
【図２】この発明に係る半導体集積回路装置のテスト方法に用いられるテストシステムの他の一実施例を示すブロック図である。
【図３】テスト対象半導体集積回路ＤＵＴの機能テストに用いるビットパターン列の一実施例を示すパターン図である。
【図４】本発明に係るパターン伸長圧縮手段の一実施例を示すブロック図である。
【図５】この発明に係る半導体集積回路装置のテスト方法を説明するための一実施例のパターン図である。
【図６】この発明に係る半導体集積回路装置のテスト方法に用いられるテスタプログラム自動変換ツールを説明するための概略図である。
【図７】この発明に係る半導体集積回路装置のテスト方法が適用された半導体集積回路装置の一実施例を示すブロック図である。
【図８】この発明に係るプローブカードの一実施例を示す平面図である。
【図９】図８のプローブカードの一実施例を示す断面図である。
【図１０】図８のプローブカードの一実施例を示すプローブ針配置図である。
【図１１】図８のプローブカードの他の一実施例を示すプローブ針配置図である。
【図１２】この発明に係るプローブカードの他の一実施例を示す針先配置図である。
【図１３】この発明に係るプローブカードの更に他の一実施例を示す針先配置図である。
【図１４】この発明に係るプローブカードの更に他の一実施例を示す針先配置図である。
【図１５】この発明に係る半導体集積回路装置のテスト方法の一実施例を示すフローチャート図である。
【図１６】図１５のＤＣテストをより詳細に説明するためのフローチャート図である。
【図１７】図１５のＤＣテストを説明するための測定回路の概略回路図である。
【図１８】この発明に係る半導体集積回路装置のテスト方法に用いられるプローバの一実施例を示す外観図である。
【符号の説明】
１００、２００、２０１…パターン伸長圧縮手段
１１０、２１０…半導体集積回路テスト装置（ＬＳＩテスタ）
１３０、２３０、２３１、７００…半導体集積回路（ＬＳＩ）
４０１…メモリ（ＭＥＭ）、４０２…カウンタ（ＷＡＣ）、４０３…カウンタ（ＲＡＣ）、４０４…バス（ＢＵＳ）、４０５…レジスタ（ＲＥＧ）、４１１…波形整形部（ＦＣ）、４１２…ドライバ（ＤＲＶ）、４１５…セレクタ（ＳＥＬ）、４２１…ストローブ部（ＳＴＶ）、４２２…コンパレータ（ＣＰＭ）、４３１…マスク部（ＭＳＫ）と、４３２…応答圧縮部（ＲＣ）。

Claims (15)

1. 半導体集積回路テスト装置と、
   上記半導体集積回路テスト装置とテスト対象半導体集積回路との間に設けられたテスト処理回路を備えたテスト治具とを用い、
   上記半導体集積回路テスト装置において圧縮された第１テスト信号を発生させて上記テスト治具に伝え、
   上記テスト治具において、上記テスト信号処理回路により上記第１テスト信号を伸長してテスト対象半導体集積回路に向けて第２テスト信号を出力し、テスト対象半導体集積回路からの応答信号を圧縮して上記半導体集積回路テスト装置に出力してなることを特徴とする半導体集積回路のテスト方法。
2. 請求項１において、
   上記半導体集積回路テスト装置は、上記テスト対象半導体集積回路との間で第３テスト信号の授受を行う入出力端子を備え、
   上記第３テスト信号に対応した半導体集積回路テスト装置の入出力端子には、ファンクショナル測定リソースが設けられ、上記第２テスト信号に比べて高精度でのテスト信号供給及び応答受信が行われるものであることを特徴とする半導体集積回路のテスト方法。
3. 請求項１において、
   上記テスト治具には、複数のテスト対象半導体集積回路に対応した複数のテスト信号処理回路を備えてなり、
   上記半導体集積回路テスト装置は、複数のテスト対象半導体集積回路を並列にテストを行うことを特徴とする半導体集積回路のテスト方法。
4. 請求項３において、
   上記半導体集積回路テスト装置は、上記複数のテスト対象半導体集積回路との間で第３テスト信号の授受を行う入出力端子を備え、
   上記複数のテスト対象半導体集積回路のそれぞれに対応した第３テスト信号の授受を行う半導体集積回路テスト装置の入出力端子には、ファンクショナル測定リソースが設けられ、上記第２テスト信号に比べて高精度でのテスト信号供給及び応答受信が行われるものであることを特徴とする半導体集積回路のテスト方法。
5. 請求項１ないし４のいずれかにおいて、
   上記半導体集積回路テスト装置で圧縮された第１テスト信号は、テスト対象半導体集積回路の中の一部のピンまたは信号線に対し同じパターンが複数時刻に渡り連続するパターン群を選び、各群に１つの固定パターンを割り振り、それと変化する信号が組み合わされてなり、
   上記テスト治具に設けられたテスト信号処理回路では、上記固定パターンを記憶回路に記憶し、その読み出し信号と上記変化する信号とが組み合われて上記伸長された上記第２テスト信号を形成することを特徴とする半導体集積回路のテスト方法。
6. 請求項５において、
   上記テスト信号処理回路に設けられた記憶回路は、読み出しポートと書き込みポートとを備える２ポートメモリからなり、
   上記記憶回路の上記読み出しポートを用いて読み出された第１固定パターンを用いて上記第２テスト信号を形成する動作と並行して、上記書き込みポートを用いて第２固定パターンの上記記憶回路への書き込み動作が行われることを特徴とする半導体集積回路のテスト方法。
7. 請求項５又は６において、
   上記テスト信号処理回路は、不定信号の入力が禁止された確定信号パターン圧縮手段と、応答パターンの中で不定の信号値をマスクする手段と、その不定の信号値をマスクする手段にマスクすべきか否かの信号を生成するマスク信号生成手段と、同じパターンが複数時刻に渡り連続するパターン群毎に１パターンを格納するパターン記憶手段と、前記パターン記憶手段から読み出すパターンを切り換える情報を供給するパターン切り換え信号とを備えて、不定信号を含む応答パターン列を圧縮してなることを特徴とする半導体集積回路装置のテスト方法。
8. 請求項１ないし７のいずれかにおいて、
   上記テスト対象半導体集積回路は、半導体ウェハ上に完成されたものであり、上記テスト治具は、上記半導体ウェハに形成された半導体集積回路の電極との電気的接触を行うプローブを備えたプローブカードとポゴピンを介して接続されるボードを備えることを特徴とする半導体集積回路のテスト方法。
9. 半導体ウェハ上に形成され、隣接する複数の半導体チップに対して同時に電気的接触を得るプローブを備えてなり、
   上記プローブは、上記複数の半導体チップを１纏まりとして、その周辺から上記半導体チップの電極に延びる第１層目のプローブと、第２層目のプローブから構成され、
   上記第１層目のプローブは、各チップの互いに衝突することの無い少なくとも１つの辺に沿って配置される電極に向けて配置され、
   上記第２層目のプローブは、各チップの互いに衝突することの無い残りの辺に沿って設けられる電極に向けて配置されることを特徴とするプローブカード。
10. 所定の論理回路と、テスト処理回路とを備え、
    上記テスト用信号処理回路は、圧縮された第１テスト信号を受けて、それを伸長して上記論理回路に向けて第２テスト信号を出力し、かかる論理回路からの応答信号を圧縮して出力する動作を行うことを特徴とする半導体集積回路装置。
11. 半導体集積回路装置テスト装置と、
    テスト対象とされる所定の論理回路と、圧縮された第１テスト信号を受けてそれを伸長して上記論理回路に向けて第２テスト信号を出力し、かかる論理回路からの応答信号を圧縮して出力するテスト信号処理回路とを備えた半導体集積回路装置を用い、
    上記半導体集積回路テスト装置において圧縮された第１テスト信号を発生させて上記半導体集積回路装置のテスト信号処理回路に伝え、
    上記テスト信号処理回路により上記第１テスト信号を伸長してテスト対象の所定の論理回路に向けて第２テスト信号を出力し、テスト対象の所定の論理回路からの応答信号を圧縮して上記半導体集積回路テスト装置に出力してなることを特徴とする半導体集積回路のテスト方法。
12. 請求項１１において、
    上記半導体集積回路テスト装置は、複数のテスト対象半導体集積回路を並列にテストを行うことを特徴とする半導体集積回路のテスト方法。
13. 請求項１１又は１２において、
    上記半導体集積回路テスト装置で圧縮された第１テスト信号は、テスト対象の論理回路の中の一部のピンまたは信号線に対し同じパターンが複数時刻に渡り連続するパターン群を選び、各群に１つの固定パターンを割り振り、それと変化する信号が組み合わされてなり、
    上記テスト信号処理回路では、上記固定パターンを記憶回路に記憶し、その読み出し信号と上記変化する信号とが組み合われて上記伸長された上記第２テスト信号を形成することを特徴とする半導体集積回路のテスト方法。
14. 半導体集積回路テスト装置と、
    上記半導体集積回路テスト装置とテスト対象半導体集積回路との間に設けられたテスト処理回路を備えたテスト治具とを用い、
    上記半導体集積回路テスト装置において圧縮された第１テスト信号を発生させて上記テスト治具に伝え、
    上記テスト治具において、上記テスト信号処理回路により上記第１テスト信号を伸長して半導体ウェハ上に完成されたテスト対象半導体集積回路に向けて第２テスト信号を出力し、テスト対象半導体集積回路からの応答信号を圧縮して上記半導体集積回路テスト装置に出力してなるプロービング工程を含むことを特徴とする半導体集積回路装置の製造方法。
15. 請求項１４において、
    上記テスト治具には、複数のテスト対象半導体集積回路に対応した複数のテスト信号処理回路を備えてなり、
    上記半導体集積回路テスト装置は、複数のテスト対象半導体集積回路を並列にテストを行うプロービング工程を含むことを特徴とする半導体集積回路装置の製造方法。

Images