JPWO2010125793A1 - 試験装置および試験方法 - Google Patents
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Abstract
被試験デバイスを試験する試験装置であって、プログラマブル回路を備えるプログラマブル回路デバイスに対して、回路をプログラムするプログラム部と、回路がプログラムされた状態で、プログラマブル回路デバイスとの間で信号を授受して試験をする試験部と、を備える試験装置を提供する。当該試験装置は、試験部による試験結果に基づいて、試験装置および試験プログラムの少なくとも一方の良否を診断する診断部を更に備えてもよい。
Description
本発明は、試験装置および試験方法に関する。
従来、半導体試験装置といった診断機能を備える装置においては、装置システムが正常に動作しているかを判断するための様々な診断方法が知られている。例えば、試験対象である半導体デバイスを試験装置に実装せず、試験信号の入力端子と試験対象の半導体デバイスの出力に接続する端子を電気的に接続する(例えば、特許文献1参照)。試験対象は単なるスルー配線となるので、試験結果は予め想定でき、実際の試験結果と比較することで試験装置の診断を実行できる。あるいは、試験対象となる半導体デバイスに換えて、確実に意図した動作をする理想デバイスを試験装置で試験する(例えば、特許文献2参照)。意図した動作に対して試験を実行することから、試験結果は予め想定でき、実際の試験結果と比較することで試験装置の診断を実行できる。
特許文献1 特開平11−304880号公報
特許文献1 特開2002−107417号公報
特許文献1 特開平11−304880号公報
特許文献1 特開2002−107417号公報
ところで、スルー配線による診断を実行する場合は、測定すべきデバイスの出力が得られないのでハードウェアの機能毎に診断プログラムを実行する必要が生じ、実行時間が長くなる。また、実際にデバイス測定に使用しない機能も全て診断する必要が発生する。理想的なデバイスで診断する場合、デバイスの電気応答に関するバラツキを試験するためには、実際に意図した条件で動作する理想デバイスを全て準備する必要がある。また、デバイスによっては理想的な動作をするデバイスの作成もしくは入手が困難な場合もあり、さらに理想デバイスが故障するリスクもある。加えて、測定デバイス毎に理想デバイスを用意する必要がある。
そこで本発明の1つの側面においては、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
本発明の第1の態様によると、被試験デバイスを試験する試験装置であって、プログラマブル回路を備えるプログラマブル回路デバイスに対して、回路をプログラムするプログラム部と、前記回路がプログラムされた状態で、前記プログラマブル回路デバイスとの間で信号を授受して試験をする試験部とを備える試験装置および試験方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明の(一)側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、本実施形態に係る試験装置10の構成を示す。試験装置10は、アナログ回路、デジタル回路、メモリ、およびシステム・オン・チップ(SOC)等の被試験デバイスを試験する。試験装置10は、被試験デバイスを試験するための試験パターンに基づく試験信号を被試験デバイスに入力し、試験信号に応じて被試験デバイスが出力する出力信号に基づいて被試験デバイスの良否を判定する。試験装置10は、プログラマブル回路デバイスをプログラミングして診断に用いることで、理想デバイスを用いることなく短時間で診断を実行することを目的とする。試験装置10は、診断用ボード100上に搭載されたプログラマブル回路デバイス110を試験する。
診断用ボード100は、試験装置10の診断を実行するときに用いるボードである。試験装置10が被試験デバイスの試験を実行するときは、診断用ボード100と被試験デバイスを搭載したボードとを交換してもよい。あるいは、診断用ボード100に搭載されたプログラマブル回路デバイス110と被試験デバイスとを直接交換してもよい。診断用ボード100は、複数のプログラマブル回路デバイス110−1〜nを搭載してもよい。
プログラマブル回路デバイス110は、プログラマブル回路120を備えるデバイスであり、例えばFPGA(Field Programmable Gate Array)、FPAA(Field Programmable Analog Array)、あるいはMixed Signal FPGAといった、出荷時には特定の処理を実行する回路が定義されておらず、ユーザが必要な回路の構成情報を設定して初めて機能を発揮するものである。プログラマブル回路120は、何度でも再設定することで再利用および修正が可能な回路であってよく、試験装置10によって回路がプログラムされる。試験装置10は、プログラム部130と、試験部140と、診断部150と、ボード搭載部160とを備える。
プログラム部130は、該試験装置の診断用に搭載されたプログラマブル回路デバイス110に対して、診断用の回路をプログラムする。プログラム部130は、一例として試験装置10が備える試験用の出力端子を介して、プログラマブル回路デバイス110のプログラミングを制御するためのコントロール信号および診断用の回路のプログラミングのためのデータ等をプログラマブル回路デバイス110に送信し、プログラマブル回路120を診断用の回路にプログラムする。
試験部140は、プログラマブル回路デバイス110に回路がプログラムされた状態で、プログラマブル回路デバイス110との間で信号を授受して試験をする。試験部140が実行する試験は、試験対象の被試験デバイスに対して実行する試験プログラム全体であっても、ユーザが指定する特定の試験パターン自体でもよい。試験部140は、試験信号を出力する複数の試験出力端子143と、プログラマブル回路デバイス110もしくは被試験デバイスからの出力信号を受ける複数の試験入力端子146を備える。
診断部150は、試験部140による試験結果に基づいて、当該試験装置および試験プログラムの少なくとも一方の良否を診断する。
ボード搭載部160は、診断用ボード100を搭載する。
図2は、本実施形態に係る試験装置10の動作を示す。試験装置10は、診断の実行に用いる初期設定をする(S200)。初期設定には、診断する項目および/またはプログラマブル回路デバイス110上のプログラマブル回路120の初期化等が含まれてもよい。
プログラム部130は、診断する内容に応じて、プログラマブル回路デバイス110に回路をプログラムする(S210)。プログラムされる回路は、当該試験装置の試験対象となる被試験デバイスの動作をエミュレートする診断用の回路でもよい。あるいは、プログラムされる回路は、被試験デバイスの動作および誤動作をエミュレートする診断用の回路でもよい。
試験部140は、プログラマブル回路デバイス110の試験を実行する(S220)。試験部140は、試験出力端子143から診断用のパターン信号を出力させ、プログラマブル回路デバイス110の応答である出力信号を、試験入力端子146で受信する。
診断部150は、試験部140による試験結果に基づいて、当該試験装置および試験プログラムの少なくとも一方の良否を診断する(S230)。例えば、プログラム部130がプログラムした回路が、当該試験装置の試験対象となる被試験デバイスの動作をエミュレートする診断用の回路の場合、試験部140の試験結果が不良であれば、試験装置10が不良であると判断してよい。このような診断により、試験装置10は、理想デバイスが搭載されていなくても、理想デバイスが搭載されたときと同様の診断を実行することができる。
また診断部150は、プログラマブル回路デバイス110にプログラムされる回路が被試験デバイスの動作および誤動作をエミュレートする診断用の回路の場合、試験部140による試験においてプログラマブル回路デバイス110の誤動作を検出できたか否かに基づいて、当該試験装置および試験プログラムの少なくとも一方の良否を診断してもよい。このような診断により、試験装置10は、意図した誤動作をする理想デバイスが搭載されていなくても、意図した誤動作をする理想デバイスが搭載された場合と同様の診断を実行することができる。またこの誤動作は任意にプログラムできるので、様々な誤動作による診断を適切に実行することができる。
試験装置10は、診断した結果を出力する(S240)。以上に示したように、本実施形態に係る試験装置10によれば、理想デバイスを用いることなく短時間で診断を実行することができる。
図3は、本実施形態の変形例に係る試験装置10の構成を示す。図3において、図1と同一の符号を付した部材は、図1とほぼ同様の機能および構成をとるので、以下相違点を除き説明を省略する。本変形例に係る試験部140は、複数の被試験デバイスに接続されて複数の被試験デバイスを並行して試験する。本変形例に係る診断用ボード100は、一のプログラマブル回路デバイス110の出力端子を、2以上の被試験デバイスの対応するデバイス出力端子に接続されるべき、試験部140の2以上の試験入力端子146に接続する。図中において、診断用ボード100は、プログラマブル回路デバイス110−1の出力端子を、3個の被試験デバイスの対応するデバイス出力端子に接続されるべき、試験部140の試験入力端子146の3箇所に接続する。このような接続構成により、診断部150は、1つのプログラマブル回路デバイス110−1で、プログラマブル回路デバイス110−1の出力から試験部140の複数の試験入力端子146以降の回路までの、それぞれの診断を同時に実行することができる。
なお、本変形例に係る診断用ボード100は、2以上の被試験デバイスの対応するデバイス入力端子に接続されるべき試験部140の2以上の試験出力端子143のうち、一の試験出力端子143を選択して一のプログラマブル回路デバイス110の入力端子に接続する入力切替スイッチ310を有してもよい。図中において、診断用ボード100は、試験部140の3箇所の試験出力端子143のうち、入力切替スイッチ310を用いて一の試験出力端子143を選択して、プログラマブル回路デバイス110−1の入力端子に接続する。このような接続構成により、診断部150は、1又は少数のプログラマブル回路デバイス110−1を用いて、試験装置10における複数の被試験デバイスの試験に用いる診断箇所を診断することができる。
また、本変形例に係る診断用ボード100は、一のプログラマブル回路デバイス110の故障が検出されたことに応じて、当該一のプログラマブル回路デバイス110に代えて他のプログラマブル回路デバイス110を試験部140に接続する切替部320を有してもよい。図中において、切替部320は、プログラマブル回路デバイス110−1の故障が検出されたことに応じて、プログラマブル回路デバイス110−1に代えて他のプログラマブル回路デバイス110−2を試験部140に接続する。以上に示した接続構成により、プログラマブル回路デバイス110が故障している場合にも、適切に診断を続行させることができる。
さらに、本変形例に係る診断用ボード100は、同一の回路をプログラムした2以上のプログラマブル回路デバイスにおける対応する2以上の出力端子からの出力を比較する比較部330を更に備えてもよい。図中において、診断用ボード100は、同一の回路をプログラムしたプログラマブル回路デバイス110−1および110−nにおける対応する2以上の出力端子からの出力を比較する比較部330を更に備え、比較結果を試験入力端子146に供給する。試験部140は、比較部330による比較結果を受け取って、プログラマブル回路デバイス110−1と110−nからの出力が異なる場合に、プログラマブル回路デバイス110−1もしくは110−nの故障を検出する。なお、本実施形態においては、比較部330は診断用ボード100上に実装されるがこれに代えて、例えばマザーボード、テストヘッド、試験装置本体のいずれに実装してもよい。以上に示したように、本実施形態に係る試験装置10によれば、プログラマブル回路デバイス110の不良を検出することができる。
図4は、本実施形態に係るプログラマブル回路デバイス110の構成を示す。プログラマブル回路デバイス110は、プログラマブル回路120と、第1〜第3の信号入力端子420a〜cと、信号出力端子430を備える。
プログラム部130は、プログラマブル回路デバイス110内のプログラマブル回路120をプログラムする。一例としてプログラム部130は、プログラマブル回路120内に、第1〜第3のプログラマブル回路410a〜cの三つの回路を構成する。第1のプログラマブル回路410aは、被測定デバイスの論理的動作を論理回路で実現する。第2のプログラマブル回路410bは、被測定デバイスの論理的動作を、演算論理装置(ALU:Arithmetic Logic Unit)およびメモリ回路により実現する。第3のプログラマブル回路410cは、被測定デバイスのバラツキを仮想的に実現する。
第1の信号入力端子420aは、第1のプログラマブル回路410aへの信号入力である。第2の信号入力端子420bは、第2のプログラマブル回路410bへの信号入力である。診断用ボード100は、プログラム部130がプログラムするデバイスに応じて、試験部140からの試験信号を第1もしくは第2の信号入力端子420のいずれかに供給する。第3の信号入力端子420cは、プログラマブル回路デバイス110をプログラムして動作させるためのプログラム用の入力端子と、コントロール用入力端子と、電源入力と、GND等である。プログラム部130は、第3の信号入力端子420cを介してプログラマブル回路120をプログラムする。信号出力端子430は、プログラム回路デバイスの出力である。
第1のプログラマブル回路410aおよび第2のプログラマブル回路410bは、プログラム部130からの指定に応じて、試験装置10の試験対象となる被試験デバイスの動作および/または誤動作をエミュレートする診断用の回路を構成する。プログラム部130は、診断用の回路が論理回路で構成できる場合は、論理回路をプログラム可能な汎用の第1のプログラマブル回路410aをプログラムする。プログラム部130は、診断用の回路を演算論理装置およびメモリ回路を用いて構成する場合は、演算論理回路装置およびメモリ回路が予め組み込まれた第2のプログラマブル回路410bをプログラムしてよい。第1および第2のプログラマブル回路によって、様々な被試験デバイスの動作および/または誤動作をエミュレートすることができる。
第3のプログラマブル回路410cは、試験出力端子143又はプログラム部130からの指定に応じて、試験出力端子143との間で授受する信号の遅延量を設定してもよい。第3のプログラマブル回路410cは、遅延量を任意に設定する微小遅延回路によって、遅延回路を構成してよい。また第3のプログラマブル回路410cは、プログラム部130からの指定に応じて、試験出力端子143との間で授受する信号または試験入力端子146との間で授受する信号のレベルを設定してもよい。第3のプログラマブル回路410cは、出力電圧および/または電流のレベルを任意に設定できる電圧電流可変回路によって、信号強度を設定してもよい。さらに第3のプログラマブル回路410cは、プログラム部130からの指定に応じて、試験入力端子146との間で信号を授受する場合に用いる出力抵抗の値を設定してもよい。第3のプログラマブル回路410cは、抵抗可変回路によって、出力抵抗の値を設定してよい。第3のプログラマブル回路410cによって、信号の出力タイミング、出力電圧、出力電流および出力抵抗といった被試験デバイスのそれぞれのバラツキを実現することができる。
以上の実施形態において、プログラム部130がプログラマブル回路120にプログラムする回路として、被試験デバイスおよびその信号の出力タイミング、出力電圧、出力電流、および出力抵抗の少なくとも1つを可変とする回路をプログラムしてもよい。これにより、第1もしくは第2のプログラマブル回路410は、被試験デバイス回路を構成してもよく、第3のプログラマブル回路410cは、信号の出力タイミング、出力電圧、出力電流、および出力抵抗に応じた微小遅延回路、電圧電流可変回路および抵抗可変回路を構成してもよい。試験部140は、回路がプログラムされた状態で、プログラマブル回路デバイス110との間で信号を授受し、回路診断部150は、試験部140による試験結果に基づいて、当該試験装置および試験プログラムの少なくとも一方の良否を診断する。試験装置10は、理想的な被試験デバイスの動作に加え、信号の遅延、信号出力のレベル度および出力抵抗の少なくとも1つを仮想的に反映させた診断を実行することができる。
以上に示したように、本実施形態に係る試験装置10によれば、時間的およびまたは電圧電流によるバラツキを含んだ実際の被試験デバイスを仮想的にしかも意図した値で実現させた上で、当該試験装置の診断を実行できる。
以上の実施形態において、プログラマブル回路デバイス110の実装位置として診断用ボード100上を一例として説明したが、例えばマザーボード、テストヘッド、試験装置本体のいずれに実装しても良い。
以上の実施形態において、プログラマブル回路デバイス110は、試験装置10の診断用の回路として用いる例を説明したが、試験装置10は、これに代えてプログラマブル回路デバイス110をプログラムして試験してからプログラムされたデバイスとして出荷してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10 試験装置、100 診断用ボード、110−1〜n プログラマブル回路デバイス、120−1〜n プログラマブル回路、130 プログラム部、140 試験部、143 試験出力端子、146 試験入力端子、150 診断部、160 ボード搭載部、310 入力切替スイッチ、320 切替部、330 比較部、410a〜c 第1〜第3のプログラマブル回路、420a〜c 第1〜第3の信号入力端子、430 信号出力端子
Claims (11)
- 被試験デバイスを試験する試験装置であって、
プログラマブル回路を備えるプログラマブル回路デバイスに対して、回路をプログラムするプログラム部と、
前記回路がプログラムされた状態で、前記プログラマブル回路デバイスとの間で信号を授受して試験をする試験部と、
を備える試験装置。 - 前記プログラム部は、当該試験装置の診断用に搭載された前記プログラマブル回路デバイスに対して、診断用の前記回路をプログラムし、
前記試験部は、前記回路がプログラムされた状態で試験プログラムを実行することにより、前記プログラマブル回路デバイスとの間で信号を授受し、
当該試験装置は、前記試験部による試験結果に基づいて、当該試験装置および前記試験プログラムの少なくとも一方の良否を診断する診断部を更に備える
請求項1に記載の試験装置。 - 前記プログラム部は、当該試験装置の試験対象となる前記被試験デバイスの動作をエミュレートする前記回路を前記プログラマブル回路デバイスに対してプログラムし、
前記試験部は、前記回路がプログラムされた状態で前記被試験デバイスの試験に用いる前記試験プログラムを実行して、前記プログラマブル回路デバイスとの間で信号を授受する
請求項2に記載の試験装置。 - 前記プログラム部は、前記被試験デバイスの動作および誤動作をエミュレートする前記回路を前記プログラマブル回路デバイスに対してプログラムし、
前記診断部は、前記試験部による試験において前記プログラマブル回路デバイスの前記誤動作を検出できたか否かに基づいて、当該試験装置および前記試験プログラムの少なくとも一方の良否を診断する
請求項3に記載の試験装置。 - 複数の前記プログラマブル回路デバイスを搭載する診断用ボードと、
前記診断用ボードを搭載するボード搭載部と、
を更に備える
請求項2から4のいずれかに記載の試験装置。 - 前記試験部は、複数の前記被試験デバイスに接続されて前記複数の被試験デバイスを並行して試験するものであり、
前記診断用ボードは、一の前記プログラマブル回路デバイスの出力端子を、2以上の前記被試験デバイスの対応するデバイス出力端子に接続されるべき、前記試験部の2以上の試験入力端子に接続する
請求項5に記載の試験装置。 - 前記診断用ボードは、2以上の前記被試験デバイスの対応するデバイス入力端子に接続されるべき前記試験部の2以上の試験出力端子のうち、一の試験出力端子を選択して前記一のプログラマブル回路デバイスの入力端子に接続する請求項6に記載の試験装置。
- 前記診断用ボードは、一の前記プログラマブル回路デバイスの故障が検出されたことに応じて、当該一のプログラマブル回路デバイスに代えて他の前記プログラマブル回路デバイスを前記試験部に接続する切替部を有する請求項5から7のいずれかに記載の試験装置。
- 同一の前記回路をプログラムした2以上の前記プログラマブル回路デバイスにおける対応する2以上の出力端子からの出力を比較する比較部を更に備え、
前記試験部は、前記比較部による比較結果を受け取って、前記2以上の出力端子からの出力が異なる場合に前記2以上のプログラマブル回路デバイスのうちの少なくとも1つのプログラマブル回路デバイスの故障を検出する
請求項5から8のいずれかに記載の試験装置。 - 前記プログラム部は、前記プログラマブル回路デバイスに対して、信号の出力タイミング、出力電圧、出力電流、および出力抵抗の少なくとも1つを可変とする出力回路を含む前記回路をプログラムし、
前記試験部は、前記回路がプログラムされた状態で、前記プログラマブル回路デバイスとの間で信号を授受し、
前記診断部は、前記出力回路における信号の出力タイミング、出力電圧、出力電流、および出力抵抗の少なくとも1つを変更した場合の前記試験部による試験結果に基づいて、当該試験装置および前記試験プログラムの少なくとも一方の良否を診断する
請求項2から9のいずれかに記載の試験装置。 - 被試験デバイスを試験する試験方法であって、
プログラマブル回路を備えるプログラマブル回路デバイスに対して、回路をプログラムするプログラムステップと、
前記回路がプログラムされた状態で、前記プログラマブル回路デバイスとの間で信号を授受して試験をする試験ステップと、
を備える試験方法。
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JP6551938B2 (ja) * | 2016-01-22 | 2019-07-31 | 東芝三菱電機産業システム株式会社 | インタフェース試験システム |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03201450A (ja) * | 1989-12-28 | 1991-09-03 | Mitsubishi Electric Corp | 半導体試験装置 |
JPH05322994A (ja) * | 1992-05-20 | 1993-12-07 | Fujitsu Ltd | 半導体装置 |
JPH063414A (ja) * | 1992-01-24 | 1994-01-11 | Fujitsu Ltd | 疑似lsi装置及びそれを用いたデバッグ装置 |
JP2002123562A (ja) * | 2000-07-31 | 2002-04-26 | Hitachi Ltd | テスタ構築データの生成方法およびテスタの構築方法並びにテスト回路 |
JP2004156976A (ja) * | 2002-11-06 | 2004-06-03 | Renesas Technology Corp | 半導体集積回路のテスト方法、プローブカード、半導体集積回路装置と半導体集積回路装置の製造方法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03201450A (ja) * | 1989-12-28 | 1991-09-03 | Mitsubishi Electric Corp | 半導体試験装置 |
JPH063414A (ja) * | 1992-01-24 | 1994-01-11 | Fujitsu Ltd | 疑似lsi装置及びそれを用いたデバッグ装置 |
JPH05322994A (ja) * | 1992-05-20 | 1993-12-07 | Fujitsu Ltd | 半導体装置 |
JP2002123562A (ja) * | 2000-07-31 | 2002-04-26 | Hitachi Ltd | テスタ構築データの生成方法およびテスタの構築方法並びにテスト回路 |
JP2004156976A (ja) * | 2002-11-06 | 2004-06-03 | Renesas Technology Corp | 半導体集積回路のテスト方法、プローブカード、半導体集積回路装置と半導体集積回路装置の製造方法 |
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Legal Events
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A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20130919 |