JPH05322994A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05322994A JPH05322994A JP4127287A JP12728792A JPH05322994A JP H05322994 A JPH05322994 A JP H05322994A JP 4127287 A JP4127287 A JP 4127287A JP 12728792 A JP12728792 A JP 12728792A JP H05322994 A JPH05322994 A JP H05322994A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- circuits
- logic
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体装置に関し、複数の同一回路
を試験する場合に、回路の増加を抑えつつ、短時間で効
率良く試験を行う半導体装置を提供することを目的とし
ている。 【構成】 所定の入力信号に基づいてｎビットの信号を
出力する、同一回路からなる複数の論理回路３と、該複
数の論理回路３に対して所定の入力信号を同時に与えた
ときの該複数の論理回路３の各出力値をそれぞれ検出
し、該各出力値が全て一致しているかどうかを判定する
不一致判定回路４とを備えるように構成する。
を試験する場合に、回路の増加を抑えつつ、短時間で効
率良く試験を行う半導体装置を提供することを目的とし
ている。 【構成】 所定の入力信号に基づいてｎビットの信号を
出力する、同一回路からなる複数の論理回路３と、該複
数の論理回路３に対して所定の入力信号を同時に与えた
ときの該複数の論理回路３の各出力値をそれぞれ検出
し、該各出力値が全て一致しているかどうかを判定する
不一致判定回路４とを備えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは、例えば、半導体回路の試験の分野に用いて好適
な、内部論理回路の試験回路を搭載する半導体装置に関
する。近年、例えば、ＡＳＩＣ（Application Specific
Integratid Circuit ：特定用途向けＩＣ）や、ＡＳＳ
Ｐ（Application Specific Standard Product ：特定用
途向け標準品ＩＣ）等のＬＳＩ（Large Scale Integrat
ed circuit）に代表される半導体装置が数多く開発され
ている。
しくは、例えば、半導体回路の試験の分野に用いて好適
な、内部論理回路の試験回路を搭載する半導体装置に関
する。近年、例えば、ＡＳＩＣ（Application Specific
Integratid Circuit ：特定用途向けＩＣ）や、ＡＳＳ
Ｐ（Application Specific Standard Product ：特定用
途向け標準品ＩＣ）等のＬＳＩ（Large Scale Integrat
ed circuit）に代表される半導体装置が数多く開発され
ている。
【０００２】これらのＬＳＩにおいては、近時、回路搭
載規模が大きくなるとともに、ＬＳＩ内部回路が複雑
化、特に、外部端子の深い論理階層構造化によって、外
部端子から回路の正常性の確認のため、試験を行うこと
が困難になってきている。そこで、回路の正常性の確認
を容易に行うことが必要となり、回路の性質にあった効
率のよい試験が要求される。
載規模が大きくなるとともに、ＬＳＩ内部回路が複雑
化、特に、外部端子の深い論理階層構造化によって、外
部端子から回路の正常性の確認のため、試験を行うこと
が困難になってきている。そこで、回路の正常性の確認
を容易に行うことが必要となり、回路の性質にあった効
率のよい試験が要求される。
【０００３】
【従来の技術】従来のこの種の半導体装置としては、例
えば、図４に示すようなものがある。半導体装置におい
て、同一回路構成の論理回路を複数用いることにより、
所定の論理処理を行うことは一般に行われており、この
半導体装置は、論理処理ブロック１と、セレクタ回路２
とから構成されている。
えば、図４に示すようなものがある。半導体装置におい
て、同一回路構成の論理回路を複数用いることにより、
所定の論理処理を行うことは一般に行われており、この
半導体装置は、論理処理ブロック１と、セレクタ回路２
とから構成されている。
【０００４】論理処理ブロック１は、同一回路構成の複
数の論理回路３からなり、論理回路３は、例えば、所定
の入力信号に基づいてｎビットの信号を出力するもので
あり、その出力はセレクタ回路２にそれぞれ入力されて
いる。セレクタ回路２は、外部から入力される切り換え
信号に基づいて、試験モードに設定された場合、論理処
理ブロック１中のいずれかの論理回路３の出力を選択
し、外部に出力するものである。
数の論理回路３からなり、論理回路３は、例えば、所定
の入力信号に基づいてｎビットの信号を出力するもので
あり、その出力はセレクタ回路２にそれぞれ入力されて
いる。セレクタ回路２は、外部から入力される切り換え
信号に基づいて、試験モードに設定された場合、論理処
理ブロック１中のいずれかの論理回路３の出力を選択
し、外部に出力するものである。
【０００５】以上の構成において、まず、切り換え信号
によって試験モードに設定されると、論理処理ブロック
１中の各論理回路３がそれぞれ分割され、それぞれの論
理回路３毎に試験のための共通の入力パターンデータが
与えられ、セレクタ回路２によって実際に入力パターン
データの与えられている論理回路３の出力がテストデー
タ出力として外部端子に選択的に出力される。
によって試験モードに設定されると、論理処理ブロック
１中の各論理回路３がそれぞれ分割され、それぞれの論
理回路３毎に試験のための共通の入力パターンデータが
与えられ、セレクタ回路２によって実際に入力パターン
データの与えられている論理回路３の出力がテストデー
タ出力として外部端子に選択的に出力される。
【０００６】外部端子から得られるテストデータ出力
は、予め用意された期待値と比較されることにより、論
理回路３の正常性の確認、すなわち、回路試験がなされ
る。
は、予め用意された期待値と比較されることにより、論
理回路３の正常性の確認、すなわち、回路試験がなされ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置にあっては、論理処理ブロック１
を構成する各論理回路３に対して共通の入力パターンデ
ータを与え、各論理回路３からの出力をそれぞれ期待値
と比較して試験を行うという構成となっていたため、以
下に述べるような問題点があった。
うな従来の半導体装置にあっては、論理処理ブロック１
を構成する各論理回路３に対して共通の入力パターンデ
ータを与え、各論理回路３からの出力をそれぞれ期待値
と比較して試験を行うという構成となっていたため、以
下に述べるような問題点があった。
【０００８】すなわち、各論理回路３の出力を外部端子
に出力するためには、多くの引出端子が必要であり、必
要な端子数を確保できない場合、出力端子を通常時と試
験時とで兼用しなくてはならず、このため、試験時に本
来の端子機能に内部状態を出力するための切換回路等を
追加して設けたのでは回路の増加を招き、高集積化を図
ろうとする本来の目的が阻害される。これは、引き出し
のための内部配線領域が増大することも同様である。
に出力するためには、多くの引出端子が必要であり、必
要な端子数を確保できない場合、出力端子を通常時と試
験時とで兼用しなくてはならず、このため、試験時に本
来の端子機能に内部状態を出力するための切換回路等を
追加して設けたのでは回路の増加を招き、高集積化を図
ろうとする本来の目的が阻害される。これは、引き出し
のための内部配線領域が増大することも同様である。
【０００９】また、従来の半導体装置にあっては、複数
の同一回路が多く有る場合、試験対象となる一回路毎に
同じ入力パターンデータを与えるという構成となってい
たため、回路の数だけ試験動作を繰り返す必要があり、
試験時間が増加するという問題点があった。 ［目的］そこで本発明は、複数の同一回路を試験する場
合に、回路の増加を抑えつつ、短時間で効率良く試験を
行う半導体装置を提供することを目的としている。
の同一回路が多く有る場合、試験対象となる一回路毎に
同じ入力パターンデータを与えるという構成となってい
たため、回路の数だけ試験動作を繰り返す必要があり、
試験時間が増加するという問題点があった。 ［目的］そこで本発明は、複数の同一回路を試験する場
合に、回路の増加を抑えつつ、短時間で効率良く試験を
行う半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、その原理図を図１に示すよう
に、所定の入力信号に基づいてｎビットの信号を出力す
る、同一回路からなる複数の論理回路３と、該複数の論
理回路３に対して所定の入力信号を同時に与えたときの
該複数の論理回路３の各出力値をそれぞれ検出し、該各
出力値が全て一致しているかどうかを判定する不一致判
定回路４とを備えるように構成している。
は上記目的達成のため、その原理図を図１に示すよう
に、所定の入力信号に基づいてｎビットの信号を出力す
る、同一回路からなる複数の論理回路３と、該複数の論
理回路３に対して所定の入力信号を同時に与えたときの
該複数の論理回路３の各出力値をそれぞれ検出し、該各
出力値が全て一致しているかどうかを判定する不一致判
定回路４とを備えるように構成している。
【００１１】なお、前記不一致判定回路４は、前記複数
の論理回路３から出力されるｎビットの信号に基づいて
各論理回路３の対応ビット毎にそれぞれ排他的論理和処
理を施す少なくともｎ個の排他的論理和回路５と、該排
他的論理和回路５からの各出力に基づいて論理和処理を
施す論理和回路６とを有し、前記論理和回路６からの１
ビットの出力信号に基づいて前記複数の論理回路３にお
ける故障を検出するように構成している。
の論理回路３から出力されるｎビットの信号に基づいて
各論理回路３の対応ビット毎にそれぞれ排他的論理和処
理を施す少なくともｎ個の排他的論理和回路５と、該排
他的論理和回路５からの各出力に基づいて論理和処理を
施す論理和回路６とを有し、前記論理和回路６からの１
ビットの出力信号に基づいて前記複数の論理回路３にお
ける故障を検出するように構成している。
【００１２】この場合、前記排他的論理和回路５は、少
なくとも前記論理回路３の数と同数の入力端を有するこ
とが望ましい。
なくとも前記論理回路３の数と同数の入力端を有するこ
とが望ましい。
【００１３】
【作用】本発明では、同一回路においては、同じ入力テ
ストデータによる出力結果が同一であること、また、同
一回路が全く同じ故障をする確立が極めて少ないことに
着目し、複数の論理回路から出力されるｎビットの信号
に基づいて、各出力値が全て一致しているかどうかによ
って回路故障の有無が判定される。
ストデータによる出力結果が同一であること、また、同
一回路が全く同じ故障をする確立が極めて少ないことに
着目し、複数の論理回路から出力されるｎビットの信号
に基づいて、各出力値が全て一致しているかどうかによ
って回路故障の有無が判定される。
【００１４】具体的には、各論理回路の対応ビット毎に
それぞれ排他的論理和処理が施され、排他的論理和処理
後の各出力に論理和が施されることにより、複数の論理
回路からの出力値が全て一致しているがどうかの情報が
論理和回路からの１ビットの出力から得られる。すなわ
ち、複数の同一回路を試験する場合に、切換回路等の余
分な回路の追加が抑えられ、また、１ビットのデータか
ら複数の論理回路における故障が検出されるので、短時
間で効率良く試験が行われる。
それぞれ排他的論理和処理が施され、排他的論理和処理
後の各出力に論理和が施されることにより、複数の論理
回路からの出力値が全て一致しているがどうかの情報が
論理和回路からの１ビットの出力から得られる。すなわ
ち、複数の同一回路を試験する場合に、切換回路等の余
分な回路の追加が抑えられ、また、１ビットのデータか
ら複数の論理回路における故障が検出されるので、短時
間で効率良く試験が行われる。
【００１５】
【実施例】以下、本発明を図面に基づいて説明する。図
２，３は本発明に係る半導体装置の一実施例を示す図で
あり、図２は本実施例の要部構成を示すブロック図であ
る。まず、構成を説明する。
２，３は本発明に係る半導体装置の一実施例を示す図で
あり、図２は本実施例の要部構成を示すブロック図であ
る。まず、構成を説明する。
【００１６】なお、図２において、図１に示した原理図
に付された番号と同一番号は同一部分を示す。本実施例
の半導体装置は、大別して、論理処理ブロック１、不一
致判定回路４からなり、論理処理ブロック１は、複数
（この場合、３）の論理回路である乗算器３ａ〜３ｃか
ら構成されている。
に付された番号と同一番号は同一部分を示す。本実施例
の半導体装置は、大別して、論理処理ブロック１、不一
致判定回路４からなり、論理処理ブロック１は、複数
（この場合、３）の論理回路である乗算器３ａ〜３ｃか
ら構成されている。
【００１７】乗算器３ａ〜３ｃは、４ビット×４ビット
の乗算器であり、４ビットの２入力データを乗算するこ
とにより、それぞれ８ビットのデータＸ，Ｙ，Ｚを出力
するものである。本実施例では、３個の乗算器３ａ〜３
ｃが並列に並べられ、各出力Ｘ，Ｙ，Ｚが加算器７に入
力されるとともに、不一致判定回路４に入力される。
の乗算器であり、４ビットの２入力データを乗算するこ
とにより、それぞれ８ビットのデータＸ，Ｙ，Ｚを出力
するものである。本実施例では、３個の乗算器３ａ〜３
ｃが並列に並べられ、各出力Ｘ，Ｙ，Ｚが加算器７に入
力されるとともに、不一致判定回路４に入力される。
【００１８】すなわち、加算器７の出力は１０ビットと
なり、３項の積和演算回路を構成する。不一致判定回路
４は、図３（ａ）に示すように、乗算器３ａ〜３ｃの出
力ビット数と同数（この場合、８）の排他的論理和回路
である乗算器３ａ〜３ｃの数と同数（この場合、３）の
入力端を有するエクスクルーシブオアゲート５ａ〜５ｈ
と、論理和回路であるオアゲート６とから構成されてお
り、エクスクルーシブオアゲート５ａ〜５ｈは、それぞ
れノアゲートＮＯＲ１，ＮＯＲ２、アンドゲートＡＮＤ
１から構成され、エクスクルーシブオアゲート５ａ〜５
ｈの各出力の論理和をとることで、乗算器３ａ〜３ｃか
らの出力が何れか１ビットでも異なり、故障が検出され
るとＥＲＲＯＲ（エラー判定）信号が“１”となる。
なり、３項の積和演算回路を構成する。不一致判定回路
４は、図３（ａ）に示すように、乗算器３ａ〜３ｃの出
力ビット数と同数（この場合、８）の排他的論理和回路
である乗算器３ａ〜３ｃの数と同数（この場合、３）の
入力端を有するエクスクルーシブオアゲート５ａ〜５ｈ
と、論理和回路であるオアゲート６とから構成されてお
り、エクスクルーシブオアゲート５ａ〜５ｈは、それぞ
れノアゲートＮＯＲ１，ＮＯＲ２、アンドゲートＡＮＤ
１から構成され、エクスクルーシブオアゲート５ａ〜５
ｈの各出力の論理和をとることで、乗算器３ａ〜３ｃか
らの出力が何れか１ビットでも異なり、故障が検出され
るとＥＲＲＯＲ（エラー判定）信号が“１”となる。
【００１９】図３（ｂ）にエクスクルーシブオアゲート
５ａ〜５ｈの真理値を示す。すなわち、エクスクルーシ
ブオアゲート５ａ〜５ｈは、乗算器３ａ〜３ｃの各ビッ
ト番号毎に対に接続されており、全ての入力ビット（こ
の場合、３ビット全て）が同一であれば、出力が“０”
となり、１ビットでも異なれば、“１”となる真理値と
なっている。
５ａ〜５ｈの真理値を示す。すなわち、エクスクルーシ
ブオアゲート５ａ〜５ｈは、乗算器３ａ〜３ｃの各ビッ
ト番号毎に対に接続されており、全ての入力ビット（こ
の場合、３ビット全て）が同一であれば、出力が“０”
となり、１ビットでも異なれば、“１”となる真理値と
なっている。
【００２０】次に作用を説明する。試験を行う場合、ま
ず、各乗算器３ａ〜３ｃの乗算結果が同一になる入力パ
ターンデータ、例えば、乗算器３ａ〜３ｃの入力Ａ，
Ｃ，Ｅ及びＢ，Ｄ，Ｆに、それぞれ同じ入力パターンデ
ータが与えられる。この結果、乗算器３ａ〜３ｃは同一
回路であるから、乗算器３ａ〜３ｃが故障していなけれ
ば、乗算器３ａ〜３ｃの各出力は全ての同一値が出力さ
れ、オアゲート６から出力されるＥＲＲＯＲ（エラー判
定）信号は“０”となる。
ず、各乗算器３ａ〜３ｃの乗算結果が同一になる入力パ
ターンデータ、例えば、乗算器３ａ〜３ｃの入力Ａ，
Ｃ，Ｅ及びＢ，Ｄ，Ｆに、それぞれ同じ入力パターンデ
ータが与えられる。この結果、乗算器３ａ〜３ｃは同一
回路であるから、乗算器３ａ〜３ｃが故障していなけれ
ば、乗算器３ａ〜３ｃの各出力は全ての同一値が出力さ
れ、オアゲート６から出力されるＥＲＲＯＲ（エラー判
定）信号は“０”となる。
【００２１】ここで、もし１ビットでも故障している乗
算器３ａ〜３ｃがあれば、オアゲート６から出力される
ＥＲＲＯＲ（エラー判定）信号は“１”となり、不一致
判定回路４によって故障が検出される。このように本実
施例では、乗算回路３ａ〜３ｃ全てに、同一入力パター
ンを与えるか、もしくは、出力結果が同一となる入力パ
ターンを与えることで、回路出力結果の不一致を容易に
検出できる。
算器３ａ〜３ｃがあれば、オアゲート６から出力される
ＥＲＲＯＲ（エラー判定）信号は“１”となり、不一致
判定回路４によって故障が検出される。このように本実
施例では、乗算回路３ａ〜３ｃ全てに、同一入力パター
ンを与えるか、もしくは、出力結果が同一となる入力パ
ターンを与えることで、回路出力結果の不一致を容易に
検出できる。
【００２２】したがって、回路の増大を招くことなく、
短時間で故障検出ができ、半導体回路の試験を効率よく
行うことができる。なお、この場合、各乗算器３ａ〜３
ｃが同一ビットの故障をおこしていれば、故障の検出を
見逃すことになるが、このようなことはマスクデータの
問題に起因する場合がほとんどであると考えられ、実際
に各乗算器３ａ〜３ｃの同一ビットが故障している確率
は極めて低く、実用上問題とならないレベルである。
短時間で故障検出ができ、半導体回路の試験を効率よく
行うことができる。なお、この場合、各乗算器３ａ〜３
ｃが同一ビットの故障をおこしていれば、故障の検出を
見逃すことになるが、このようなことはマスクデータの
問題に起因する場合がほとんどであると考えられ、実際
に各乗算器３ａ〜３ｃの同一ビットが故障している確率
は極めて低く、実用上問題とならないレベルである。
【００２３】
【発明の効果】本発明では、複数の論理回路から出力さ
れるｎビットの信号に基づいて、各論理回路の対応ビッ
ト毎にそれぞれ排他的論理和処理を施し、排他的論理和
処理後の各出力に論理和を施すことで、複数の論理回路
からの出力値が全て一致しているがどうかの情報を論理
和回路からの１ビットの出力から得ることができ、この
１ビットのデータから複数の論理回路における故障を検
出することができる。
れるｎビットの信号に基づいて、各論理回路の対応ビッ
ト毎にそれぞれ排他的論理和処理を施し、排他的論理和
処理後の各出力に論理和を施すことで、複数の論理回路
からの出力値が全て一致しているがどうかの情報を論理
和回路からの１ビットの出力から得ることができ、この
１ビットのデータから複数の論理回路における故障を検
出することができる。
【００２４】したがって、複数の同一回路を試験する場
合に、余分な回路の追加を抑え、短時間で効率良く試験
できる。
合に、余分な回路の追加を抑え、短時間で効率良く試験
できる。
【図１】本発明の半導体装置の原理図である。
【図２】本実施例の要部構成を示すブロック図である。
【図３】不一致判定回路を示す概略本実施例の動作タイ
ミングを示す波形図である。
ミングを示す波形図である。
【図４】従来例の要部構成を示すブロック図である。
１ 論理処理ブロック ２ セレクタ回路 ３ 乗算器（論理回路） ４ 不一致判定回路 ５ エクスクルーシブオアゲート（排他的論理和回
路） ６ オアゲート（論理和回路） ７ 加算器
路） ６ オアゲート（論理和回路） ７ 加算器
Claims (3)
- 【請求項１】所定の入力信号に基づいてｎビットの信号
を出力する、同一回路からなる複数の論理回路と、 該複数の論理回路に対して所定の入力信号を同時に与え
たときの該複数の論理回路の各出力値をそれぞれ検出
し、該各出力値が全て一致しているかどうかを判定する
不一致判定回路と、 を備えることを特徴とする半導体装置。 - 【請求項２】前記不一致判定回路は、 前記複数の論理回路から出力されるｎビットの信号に基
づいて各論理回路の対応ビット毎にそれぞれ排他的論理
和処理を施す少なくともｎ個の排他的論理和回路と、 該排他的論理和回路からの各出力に基づいて論理和処理
を施す論理和回路と、 を有し、 前記論理和回路からの１ビットの出力信号に基づいて前
記複数の論理回路における故障を検出することを特徴と
する請求項１記載の半導体装置。 - 【請求項３】前記排他的論理和回路は、少なくとも前記
論理回路の数と同数の入力端を有することを特徴とする
請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127287A JPH05322994A (ja) | 1992-05-20 | 1992-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4127287A JPH05322994A (ja) | 1992-05-20 | 1992-05-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05322994A true JPH05322994A (ja) | 1993-12-07 |
Family
ID=14956240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127287A Withdrawn JPH05322994A (ja) | 1992-05-20 | 1992-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05322994A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010125793A1 (ja) * | 2009-04-28 | 2010-11-04 | 株式会社アドバンテスト | 試験装置および試験方法 |
-
1992
- 1992-05-20 JP JP4127287A patent/JPH05322994A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010125793A1 (ja) * | 2009-04-28 | 2010-11-04 | 株式会社アドバンテスト | 試験装置および試験方法 |
| JPWO2010125793A1 (ja) * | 2009-04-28 | 2012-10-25 | 株式会社アドバンテスト | 試験装置および試験方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3076185B2 (ja) | 半導体メモリ装置及びその検査方法 | |
| JP3652845B2 (ja) | 線形帰還シフトレジスタ，多重入力記号レジスタ及びこれらを用いた内蔵自己診断回路 | |
| JPS613400A (ja) | チツプ上の高密度メモリを試験する方法と装置 | |
| JPH08339291A (ja) | 最大値選択回路 | |
| JP4090988B2 (ja) | デジタルシステム及び該デジタルシステムのエラー検出方法 | |
| JPH05322994A (ja) | 半導体装置 | |
| US5548270A (en) | Bit sequential type parallel comparator | |
| US5481580A (en) | Method and apparatus for testing long counters | |
| EP1383050A1 (en) | Method and apparatus for detecting duplicate entries in a look-up table | |
| US5321641A (en) | Pseudo random pattern generation circuit | |
| US5999013A (en) | Method and apparatus for testing variable voltage and variable impedance drivers | |
| JP3137034B2 (ja) | 故障検証を容易にするアドレストラップ比較回路 | |
| US5754561A (en) | Large scale integrated circuit equipped with a normal internal logic testing circuit and unconnected/substandard solder testing circuit | |
| US6990507B2 (en) | Parity prediction for arithmetic increment function | |
| JPH0786840B2 (ja) | モジュロｗ回路 | |
| JP4025301B2 (ja) | 電子回路試験用回路、電子回路試験装置、および電子回路試験方法 | |
| JPH09127203A (ja) | 論理集積回路の故障テスト方法及び論理集積回路 | |
| JP3289364B2 (ja) | フェイル分別機能つき不良解析メモリ装置 | |
| JPH0599987A (ja) | テスト回路 | |
| US20050034020A1 (en) | On-chip diagnostic arrangement and method | |
| KR20030000234A (ko) | 무입력 고유패턴 생성장치 및 그 에러검출장치 | |
| JPH0542016B2 (ja) | ||
| JPH09230008A (ja) | バイナリ・カウンタのテスト構成 | |
| JPH11184723A (ja) | 故障検出方式 | |
| JPS63213040A (ja) | 入力ポ−ト診断回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |