JPH08339291A - 最大値選択回路 - Google Patents
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- JPH08339291A JPH08339291A JP8139744A JP13974496A JPH08339291A JP H08339291 A JPH08339291 A JP H08339291A JP 8139744 A JP8139744 A JP 8139744A JP 13974496 A JP13974496 A JP 13974496A JP H08339291 A JPH08339291 A JP H08339291A
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Abstract
(57)【要約】
【課題】 多数の入力信号を同時に比較処理して遅延時
間の短縮と高速デ−タ処理に適宜にした最大値選択回路
を提供する。 【解決手段】 ｍ個の二進数の単位ビットとキャリ信号
をそれぞれビット単位で比較して得た最大値指定信号を
その次の下位ビットのキャリ信号として出力するように
直列接続されるｎ個の単位ビット並列比較器と、最下位
ビットの単ビット並列比較器から出力される最大値指定
信号に応じて入力されるｍ個の二進数のうち最大値を最
終的に出力するマルチプレクサとからなる。
間の短縮と高速デ−タ処理に適宜にした最大値選択回路
を提供する。 【解決手段】 ｍ個の二進数の単位ビットとキャリ信号
をそれぞれビット単位で比較して得た最大値指定信号を
その次の下位ビットのキャリ信号として出力するように
直列接続されるｎ個の単位ビット並列比較器と、最下位
ビットの単ビット並列比較器から出力される最大値指定
信号に応じて入力されるｍ個の二進数のうち最大値を最
終的に出力するマルチプレクサとからなる。
Description
【０００１】
【発明の属する技術分野】本発明は最大値選択回路に係
り、特に多数の入力信号を同時に比較処理して遅延時間
の短縮と高速デ−タ処理に適宜にした最大値選択回路に
関する。
り、特に多数の入力信号を同時に比較処理して遅延時間
の短縮と高速デ−タ処理に適宜にした最大値選択回路に
関する。
【０００２】
【従来の技術】一般に、多数の入力信号のうち最大値を
選択して出力する最大値選択回路は最近ファジィ処理回
路に多く応用される必須の回路である。以下、従来の最
大値選択回路を添付した図面に基づき説明すれば次の通
りである。
選択して出力する最大値選択回路は最近ファジィ処理回
路に多く応用される必須の回路である。以下、従来の最
大値選択回路を添付した図面に基づき説明すれば次の通
りである。
【０００３】図１は従来の最大値選択回路の例を示した
構成ブロックであり、図２は従来の技術によるの入力最
大値選択回路を示した構成ブロック図である。まず、図
１はｎビットより構成された五つのデ−タＡ、Ｂ、Ｃ、
Ｄ、Ｅのうち最大値を選択するもので、入力されたｎビ
ット二進数ＡとＢとを比較してそのうち大きい値を出力
する第１の２入力最大値選択回路部１と、ｎビット二進
数ＣとＤとを比較してそのうち大きい値を出力する第２
の２入力最大値選択回路部２と、前記第２の２入力最大
値選択回路部２から出力された二進数と他のｎビット二
進数Ｅを入力してそのうち大きい方を出力する第３の２
入力最大値選択回路部３と、前記第３の２入力最大値選
択回路部３から出力される二進数と前記第１の２入力最
大値選択回路部１から出力される二進数を入力してその
うち大きい方を最大値として出力する第４の２入力最大
値選択回路部４より構成される。ここで、これらの第
１、第２、第３、第４の２入力最大値選択回路部の構成
を示せば図２の通りである。
構成ブロックであり、図２は従来の技術によるの入力最
大値選択回路を示した構成ブロック図である。まず、図
１はｎビットより構成された五つのデ−タＡ、Ｂ、Ｃ、
Ｄ、Ｅのうち最大値を選択するもので、入力されたｎビ
ット二進数ＡとＢとを比較してそのうち大きい値を出力
する第１の２入力最大値選択回路部１と、ｎビット二進
数ＣとＤとを比較してそのうち大きい値を出力する第２
の２入力最大値選択回路部２と、前記第２の２入力最大
値選択回路部２から出力された二進数と他のｎビット二
進数Ｅを入力してそのうち大きい方を出力する第３の２
入力最大値選択回路部３と、前記第３の２入力最大値選
択回路部３から出力される二進数と前記第１の２入力最
大値選択回路部１から出力される二進数を入力してその
うち大きい方を最大値として出力する第４の２入力最大
値選択回路部４より構成される。ここで、これらの第
１、第２、第３、第４の２入力最大値選択回路部の構成
を示せば図２の通りである。
【０００４】入力される二つのｎビット二進数の大きさ
を比較して、それぞれの出力端子にその比較の結果に対
応したハイ信号を出力する二進大きさ比較回路部５と、
前記二進大きさ比較回路部５の出力信号を選択信号とし
て前記二つのｎビット二進数のうち一つのｎビット二進
数を出力する２入力ｎビットマルチプレクサ６より構成
される。以下前述した従来の最大値選択回路の動作を説
明する。
を比較して、それぞれの出力端子にその比較の結果に対
応したハイ信号を出力する二進大きさ比較回路部５と、
前記二進大きさ比較回路部５の出力信号を選択信号とし
て前記二つのｎビット二進数のうち一つのｎビット二進
数を出力する２入力ｎビットマルチプレクサ６より構成
される。以下前述した従来の最大値選択回路の動作を説
明する。
【０００５】図２に示したように、二つのｎビット二進
数ＡとＢとを二進大きさ比較回路部５に入力し、同時に
２入力ｎビットマルチプレクサ６の入力端子Ｉ0、Ｉ1に
入力する。二進大きさ比較回路部５は、Ａ＞Ｂ、あるい
はＢ＞Ａを判断して、出力端子に、例えば、Ａ＞Ｂの場
合は出力端子Ｐout1にハイ信号を、Ａ＜Ｂの場合は出力
端子Ｐout2にハイ信号を出力し、Ａ＝Ｂの場合はいずれ
の出力端子にもハイ信号を出力しない。前記２入力ｎビ
ットマルチプレクサ６の二つの制御端子Ｓ0、Ｓ1は図示
のように二進大きさ比較回路部５の出力が接続される。
このマルチプレクサは、制御端子Ｓ0 がハイならば、入
力端子に入力された二つの二進数のうちＩ0 に入力され
た二進数を出力し、逆に制御端子Ｓ1 がハイならば入力
端子Ｉ1 に入力された二進数を出力する。
数ＡとＢとを二進大きさ比較回路部５に入力し、同時に
２入力ｎビットマルチプレクサ６の入力端子Ｉ0、Ｉ1に
入力する。二進大きさ比較回路部５は、Ａ＞Ｂ、あるい
はＢ＞Ａを判断して、出力端子に、例えば、Ａ＞Ｂの場
合は出力端子Ｐout1にハイ信号を、Ａ＜Ｂの場合は出力
端子Ｐout2にハイ信号を出力し、Ａ＝Ｂの場合はいずれ
の出力端子にもハイ信号を出力しない。前記２入力ｎビ
ットマルチプレクサ６の二つの制御端子Ｓ0、Ｓ1は図示
のように二進大きさ比較回路部５の出力が接続される。
このマルチプレクサは、制御端子Ｓ0 がハイならば、入
力端子に入力された二つの二進数のうちＩ0 に入力され
た二進数を出力し、逆に制御端子Ｓ1 がハイならば入力
端子Ｉ1 に入力された二進数を出力する。
【０００６】したがって、二つのｎビット二進数ＡとＢ
の比較結果、ＡがＢより大きければＳ0 をハイとし、ｎ
ビットマルチプレクサＩ0 に入力されたＡを出力する。
一方、ＢがＡより大きければＳ1 をハイとし、２入力ｎ
ビットマルチプセクサのＩ1端子に入力されたｎビット
二進数Ｂを出力する。このような方法で各２入力最大値
選択回路部２、３、４でｎビット二進数Ｃ、Ｄ、Ｅを比
較して最大値を出力する。
の比較結果、ＡがＢより大きければＳ0 をハイとし、ｎ
ビットマルチプレクサＩ0 に入力されたＡを出力する。
一方、ＢがＡより大きければＳ1 をハイとし、２入力ｎ
ビットマルチプセクサのＩ1端子に入力されたｎビット
二進数Ｂを出力する。このような方法で各２入力最大値
選択回路部２、３、４でｎビット二進数Ｃ、Ｄ、Ｅを比
較して最大値を出力する。
【０００７】しかし、前述したような従来の最大値選択
回路においては次のような問題点があった。第１に、二
つの入力のみ比較して出力する多数回の直列比較動作を
繰り返すので動作速度が遅くなる。第２に、多数の比較
器及びマルチプレクサを必要とするので回路が複雑で、
これを半導体ＩＣ化した場合チップサイズが大きくな
る。第３に、固定ビット数の比較数を使うのでビット数
の変更が難しくて応用性が低下する。
回路においては次のような問題点があった。第１に、二
つの入力のみ比較して出力する多数回の直列比較動作を
繰り返すので動作速度が遅くなる。第２に、多数の比較
器及びマルチプレクサを必要とするので回路が複雑で、
これを半導体ＩＣ化した場合チップサイズが大きくな
る。第３に、固定ビット数の比較数を使うのでビット数
の変更が難しくて応用性が低下する。
【０００８】
【発明が解決しようとする課題】本発明は前述した従来
の問題点を解決するために案出されたもので、その目的
は１ビット単位の並列比較器を用いて動作速度を向上さ
せ、回路を単純化してチップサイズを小さくし、入力さ
れる二進数のビット数の変更を極めて容易にした最大値
選択回路を提供することである。
の問題点を解決するために案出されたもので、その目的
は１ビット単位の並列比較器を用いて動作速度を向上さ
せ、回路を単純化してチップサイズを小さくし、入力さ
れる二進数のビット数の変更を極めて容易にした最大値
選択回路を提供することである。
【０００９】
【課題を解決するための手段】前述した本発明の目的を
達成するために本発明の最大値選択回路は、ｎビットよ
りなるｍ個の二進数のうち最大値を選択する最大値選択
回路において、ｍ個の二進数の単位ビット値とキャリ値
と用いて論理演算して得たそれぞれビット単位の最大値
指定信号をその次の下位ビットのキャリ値として出力す
るように直列接続されるｎ個の単位ビット並列比較器
と、前記最下位ビット用の単位ビット並列比較器から出
力される最大値指定信号に応じて入力されているｍ個の
二進数のうちの最大値を出力するマルチプレクサとを有
することにその特徴がある。
達成するために本発明の最大値選択回路は、ｎビットよ
りなるｍ個の二進数のうち最大値を選択する最大値選択
回路において、ｍ個の二進数の単位ビット値とキャリ値
と用いて論理演算して得たそれぞれビット単位の最大値
指定信号をその次の下位ビットのキャリ値として出力す
るように直列接続されるｎ個の単位ビット並列比較器
と、前記最下位ビット用の単位ビット並列比較器から出
力される最大値指定信号に応じて入力されているｍ個の
二進数のうちの最大値を出力するマルチプレクサとを有
することにその特徴がある。
【００１０】
【発明の実施の形態】以下、添付した図面の実施形態に
基づき本発明の最大値選択回路をさらに詳しく説明す
る。以下の例では５個の二進数Ａ−Ｅを比較する回路と
して説明するが、いうまでもなく、より多くの、または
より少ない数の二進数を比較することができるのはいう
までもない。図３は本一実施形態の構成ブロック図であ
り、図４はそこで使用される単位ビット並列比較器を示
した回路図である。
基づき本発明の最大値選択回路をさらに詳しく説明す
る。以下の例では５個の二進数Ａ−Ｅを比較する回路と
して説明するが、いうまでもなく、より多くの、または
より少ない数の二進数を比較することができるのはいう
までもない。図３は本一実施形態の構成ブロック図であ
り、図４はそこで使用される単位ビット並列比較器を示
した回路図である。
【００１１】本実施形態の最大値選択回路は、ｎ個の単
位ビット並列比較器７ａ、７ｂ、・・・７ｍ、７ｎと、
マルチプレクサ８とで構成されている。それぞれの単位
ビット並列比較器７ａ、７ｂ、・・・７ｍ、７ｎは図４
に示す通りであり、それらが最上位ビット用の比較器７
ａから順次最下位用の比較器７ｎまで直列に接続されて
いる。それぞれの比較器の出力Ａｍ−Ｅｍ、すなわち最
大値指定信号はいずれも一つ下位ビット用の比較器のキ
ャリ値Ａｃ−Ｅｃとして入力されるように接続されてい
る。最上位のキャリ値入力用端子は図示のように接地さ
れている。これらの比較器はいずれもビット単位でｎビ
ット二進数とキャリ値とを論理演算し、その結果をそれ
ぞれの出力端子Ａｍ−Ｅｍへ出力する。その出力結果
は、上述のように、上位ビット用の単位ビット並列比較
器の出力が順次に次の下位ビット用の単位ビット並列比
較器のキャリ値として入力される。そして、最下位ビッ
ト用の単位ビット並列比較器７ｎの出力信号がマルチプ
レクサ８の制御端子Ｓ0−Ｓ4に入力される。マルチプレ
クサ８は複数個のｎビット二進数を入力端子に入力さ
せ、前記制御端子への入力状況に応じてそのうちの最大
値を最終的に出力する。単位ビット並列比較器は選択す
る二進数の個数だけの入出力端子を備えているべきであ
る。
位ビット並列比較器７ａ、７ｂ、・・・７ｍ、７ｎと、
マルチプレクサ８とで構成されている。それぞれの単位
ビット並列比較器７ａ、７ｂ、・・・７ｍ、７ｎは図４
に示す通りであり、それらが最上位ビット用の比較器７
ａから順次最下位用の比較器７ｎまで直列に接続されて
いる。それぞれの比較器の出力Ａｍ−Ｅｍ、すなわち最
大値指定信号はいずれも一つ下位ビット用の比較器のキ
ャリ値Ａｃ−Ｅｃとして入力されるように接続されてい
る。最上位のキャリ値入力用端子は図示のように接地さ
れている。これらの比較器はいずれもビット単位でｎビ
ット二進数とキャリ値とを論理演算し、その結果をそれ
ぞれの出力端子Ａｍ−Ｅｍへ出力する。その出力結果
は、上述のように、上位ビット用の単位ビット並列比較
器の出力が順次に次の下位ビット用の単位ビット並列比
較器のキャリ値として入力される。そして、最下位ビッ
ト用の単位ビット並列比較器７ｎの出力信号がマルチプ
レクサ８の制御端子Ｓ0−Ｓ4に入力される。マルチプレ
クサ８は複数個のｎビット二進数を入力端子に入力さ
せ、前記制御端子への入力状況に応じてそのうちの最大
値を最終的に出力する。単位ビット並列比較器は選択す
る二進数の個数だけの入出力端子を備えているべきであ
る。
【００１２】このように構成された本発明の最大値選択
回路の単位ビット並列比較器の構成は図４の通りであ
る。入力される複数個のｎビット二進数の各単位ビット
値を入力させ、論理和演算する第１ＮＯＲゲート１１
と、各キャリ値を入力させて論理和演算する第２ＮＯＲ
ゲート１２とを有する。さらに、単位ビット並列比較器
は、前記第１、第２ＮＯＲゲ−トの出力信号と、二進数
の単位ビット値と、キャリ値と、さらにその他の比較す
べき二進数の単位ビット値とキャリ値との論理結果とを
入力させて論理演算し、当該ビットのビット値が最大値
であるか否かを判断していずれかに応じて最大値指定信
号として出力するｍ−１個の論理演算部１０ａ、１０
ｂ、１０ｃ、１０ｄ、１０ｅとにより構成される。
回路の単位ビット並列比較器の構成は図４の通りであ
る。入力される複数個のｎビット二進数の各単位ビット
値を入力させ、論理和演算する第１ＮＯＲゲート１１
と、各キャリ値を入力させて論理和演算する第２ＮＯＲ
ゲート１２とを有する。さらに、単位ビット並列比較器
は、前記第１、第２ＮＯＲゲ−トの出力信号と、二進数
の単位ビット値と、キャリ値と、さらにその他の比較す
べき二進数の単位ビット値とキャリ値との論理結果とを
入力させて論理演算し、当該ビットのビット値が最大値
であるか否かを判断していずれかに応じて最大値指定信
号として出力するｍ−１個の論理演算部１０ａ、１０
ｂ、１０ｃ、１０ｄ、１０ｅとにより構成される。
【００１３】論理演算部１０ａは、前記第１ＮＯＲゲ−
ト１１の出力とｎビット二進数の単位ビット入力値を論
理演算して出力する第１ＯＲゲ−ト１３と、前記第１Ｏ
Ｒゲ−ト１３の出力信号と前記第２ＮＯＲゲ−ト１２の
出力信号を論理演算して出力する第１ＡＮＤゲ−ト１４
と、前記ｎビット二進数の単位ビット入力値とキャリ値
を論理演算して出力する第１ＮＡＮＤゲ−ト１５と、前
記第１ＮＡＮＤゲ−ト１５の出力を反転させるインバ−
タ１６と、この論理演算部１０ａの第１ＮＡＮＤゲ−ト
１５の出力信号を除いた他の論理演算部１０ｂ−１０ｅ
の第１ＮＡＮＤゲ−ト部１５の出力信号と前記該当論理
演算部のキャリ入力信号を論理演算する第２ＡＮＤゲ−
ト１７と、前記第１ＡＮＤゲ−ト１４、前記インバ−タ
１６及び前記第２ＡＮＤゲ−ト１７の出力信号を論理演
算して出力する第２ＯＲゲ−ト１８より構成される。他
の論理演算部１０ｂ−１０ｅも同様である。
ト１１の出力とｎビット二進数の単位ビット入力値を論
理演算して出力する第１ＯＲゲ−ト１３と、前記第１Ｏ
Ｒゲ−ト１３の出力信号と前記第２ＮＯＲゲ−ト１２の
出力信号を論理演算して出力する第１ＡＮＤゲ−ト１４
と、前記ｎビット二進数の単位ビット入力値とキャリ値
を論理演算して出力する第１ＮＡＮＤゲ−ト１５と、前
記第１ＮＡＮＤゲ−ト１５の出力を反転させるインバ−
タ１６と、この論理演算部１０ａの第１ＮＡＮＤゲ−ト
１５の出力信号を除いた他の論理演算部１０ｂ−１０ｅ
の第１ＮＡＮＤゲ−ト部１５の出力信号と前記該当論理
演算部のキャリ入力信号を論理演算する第２ＡＮＤゲ−
ト１７と、前記第１ＡＮＤゲ−ト１４、前記インバ−タ
１６及び前記第２ＡＮＤゲ−ト１７の出力信号を論理演
算して出力する第２ＯＲゲ−ト１８より構成される。他
の論理演算部１０ｂ−１０ｅも同様である。
【００１４】前述したように構成された本発明による単
位ビットの並列比較器の動作を以下に説明する。まず、
図３及び図４は五つのｎビット二進数を入力してこのう
ち最大値を選択する最大値選択回路であって、最上位ビ
ットを比較する第１単位ビット並列比較器７ａにはキャ
リ値として全てのキャリ端子に０（０００００・・・
・）が入力される。そして、図４において第１ＮＯＲゲ
−ト１１と第２ＮＯＲゲ−ト１２の出力を演算する各論
理演算部１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅは同
一の方法で演算するので第１論理演算部１０ａの動作を
説明する。
位ビットの並列比較器の動作を以下に説明する。まず、
図３及び図４は五つのｎビット二進数を入力してこのう
ち最大値を選択する最大値選択回路であって、最上位ビ
ットを比較する第１単位ビット並列比較器７ａにはキャ
リ値として全てのキャリ端子に０（０００００・・・
・）が入力される。そして、図４において第１ＮＯＲゲ
−ト１１と第２ＮＯＲゲ−ト１２の出力を演算する各論
理演算部１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅは同
一の方法で演算するので第１論理演算部１０ａの動作を
説明する。
【００１５】前記第１ＮＯＲゲ−ト１１と第２ＮＯＲゲ
−ト１２及び論理演算部１０ａにより演算され出力され
る最大値指定信号Ａｍは次のような演算を行うことにな
る。
−ト１２及び論理演算部１０ａにより演算され出力され
る最大値指定信号Ａｍは次のような演算を行うことにな
る。
【数１】 したがって、第１に、入力されるｎビット二進数Ａの単
位ビットＡとそのキャリ信号Ａｃが同時に”１”なら他
の入力端に入力される単位ビットＢ、Ｃ、Ｄ、Ｅ及びキ
ャリ信号Ｂｃ、Ｃｃ、Ｄｃ、Ｅｃに問わず最大値指定信
号Ａｍは”１”となる。すなわち、ＡとＡｃが同時に”
１”なら他のいずれの入力が”１”となってもＡの入力
は他の入力に比べて等しいか大きくなる。
位ビットＡとそのキャリ信号Ａｃが同時に”１”なら他
の入力端に入力される単位ビットＢ、Ｃ、Ｄ、Ｅ及びキ
ャリ信号Ｂｃ、Ｃｃ、Ｄｃ、Ｅｃに問わず最大値指定信
号Ａｍは”１”となる。すなわち、ＡとＡｃが同時に”
１”なら他のいずれの入力が”１”となってもＡの入力
は他の入力に比べて等しいか大きくなる。
【００１６】第２に、Ａが”１”であり、Ａｃが”０”
の時は他の入力端に入力されるキャリ入力が一つでも”
１”ならＡｍは”０”となり、Ａの入力が最大値となる
ことはない。他の入力端のキャリ入力が全て”０”なら
Ａの入力は他の入力に比べて少なくとも等しいか大きく
なるのでＡｍは”１”となる。第３に、Ａが”０”であ
り、Ａｃが”１”の時は、他の単位ビット入力値とキャ
リ入力とで同時に”１”のものがあると、Ａの入力は最
大になれなずＡｍは”０”となる。逆に、他の単位ビッ
ト入力値とキャリ入力が同時に”１”とならなければ、
Ａの入力は他の入力に比べて少なくとも等しいか大きく
なるのでＡｍは”１”となる。
の時は他の入力端に入力されるキャリ入力が一つでも”
１”ならＡｍは”０”となり、Ａの入力が最大値となる
ことはない。他の入力端のキャリ入力が全て”０”なら
Ａの入力は他の入力に比べて少なくとも等しいか大きく
なるのでＡｍは”１”となる。第３に、Ａが”０”であ
り、Ａｃが”１”の時は、他の単位ビット入力値とキャ
リ入力とで同時に”１”のものがあると、Ａの入力は最
大になれなずＡｍは”０”となる。逆に、他の単位ビッ
ト入力値とキャリ入力が同時に”１”とならなければ、
Ａの入力は他の入力に比べて少なくとも等しいか大きく
なるのでＡｍは”１”となる。
【００１７】第４に、Ａが”０”であり、Ａｃが”０”
の時は他の全ての単位ビット入力値とキャリ入力が”
０”の場合のみＡｍは”１”となりえ、他の入力に比べ
て少なくとも等しいか大きくなり、他の全ての単位ビッ
ト入力値とキャリ入力のうち一つでも”１”の場合、Ａ
ｍは”０”となる。
の時は他の全ての単位ビット入力値とキャリ入力が”
０”の場合のみＡｍは”１”となりえ、他の入力に比べ
て少なくとも等しいか大きくなり、他の全ての単位ビッ
ト入力値とキャリ入力のうち一つでも”１”の場合、Ａ
ｍは”０”となる。
【００１８】このような論理演算により各論理演算部１
０ｂ、１０ｃ、１０ｄ、１０ｅ・・・で”ＢとＢ
ｃ”、”ＣとＣｃ”、”ＤとＤｃ”、”ＥとＥｃ”・・
・などを前記論理演算部１０ａにおける”ＡとＡｃ”と
同一な論理演算を行って最大値指定信号Ｂｍ、Ｃｍ、Ｄ
ｍ、Ｅｍ、・・・を出力する。
０ｂ、１０ｃ、１０ｄ、１０ｅ・・・で”ＢとＢ
ｃ”、”ＣとＣｃ”、”ＤとＤｃ”、”ＥとＥｃ”・・
・などを前記論理演算部１０ａにおける”ＡとＡｃ”と
同一な論理演算を行って最大値指定信号Ｂｍ、Ｃｍ、Ｄ
ｍ、Ｅｍ、・・・を出力する。
【００１９】このように最大値指定信号Ａｍ、Ｂｍ、Ｃ
ｍ、Ｄｍ、Ｅｍ・・・が出力され次のビットの第２単位
ビット並列比較器７ｂのキャリ信号として入力され前記
第１単位ビット並列比較器７ａと同様な論理演算を行
う。
ｍ、Ｄｍ、Ｅｍ・・・が出力され次のビットの第２単位
ビット並列比較器７ｂのキャリ信号として入力され前記
第１単位ビット並列比較器７ａと同様な論理演算を行
う。
【００２０】以上のような動作過程を繰り返して最終的
に最下位ビットに当たる第ｎ単位ビット並列比較器７ｎ
から出力される最大値指定信号Ａｍ、Ｂｍ、Ｃｍ、Ｄ
ｍ、Ｅｍ・・・に応じてマルチプレクサ８が入力された
複数個のｎビット二進数のうち最大値を選択して出力す
る。
に最下位ビットに当たる第ｎ単位ビット並列比較器７ｎ
から出力される最大値指定信号Ａｍ、Ｂｍ、Ｃｍ、Ｄ
ｍ、Ｅｍ・・・に応じてマルチプレクサ８が入力された
複数個のｎビット二進数のうち最大値を選択して出力す
る。
【００２１】
【発明の効果】以上述べたように、本発明はビット単位
の並列比較方式で最大値を選択するので動作速度が極め
て早く回路も簡単なのでチップサイズを小型化を図るこ
とができる。また、入力される二進数のビット数により
単位ビット並列比較器の数を増減して回路を構成できる
ので回路変更が容易となり、各種のモ−タ制御、温度制
御、ファジィ制御などにおいて効率よく制御できる。
の並列比較方式で最大値を選択するので動作速度が極め
て早く回路も簡単なのでチップサイズを小型化を図るこ
とができる。また、入力される二進数のビット数により
単位ビット並列比較器の数を増減して回路を構成できる
ので回路変更が容易となり、各種のモ−タ制御、温度制
御、ファジィ制御などにおいて効率よく制御できる。
【図１】 従来の最大値選択回路の一例を示した構成ブ
ロック図である。
ロック図である。
【図２】 従来の技術による入力最大値選択回路の構成
ブロック図である。
ブロック図である。
【図３】 本発明の一実施形態最大値選択回路の構成ブ
ロック図である。
ロック図である。
【図４】 上記実施形態の単位ビット並列比較器を示し
た回路図である。
た回路図である。
１１、１２ ＮＯＲゲ−ト １３、１８ ＯＲゲ−ト １４、１７ ＡＮＤゲ−ト １５ ＮＡＮＤゲ−ト １６ インバ−タ
Claims (3)
- 【請求項１】 それぞれｎビットかりなるｍ個の二進数
のうち最大値を選択する最大値選択回路において、 ｍ個の二進数の単位ビット値とキャリ値とから論理演算
して、それぞれビット単位で得た最大値指定信号をその
次の下位ビットのキャリ値として出力するように直列接
続されるｎ個の単位ビット並列比較器と、 前記最下位ビット用の単位ビット並列比較器から出力さ
れる最大値指定信号に応じて、入力されているｍ個の二
進数のうち最大値を最終的に出力するマルチプレクサと
をゆうすることを特徴とする最大値選択回路。 - 【請求項２】 前記各単位ビット並列比較器は、 ｍ個の二進数の各単位ビット値の入力を論理和演算して
出力する第１ＮＯＲゲ−トと、 前記入力されたキャリ値を論理和演算して出力する第２
ＮＯＲゲ−トと、 前記第１、第２ＮＯＲゲ−トの出力信号、二進数の単位
ビット値と、キャリ値と、さらにその他の二進数の単位
ビット値とキャリ値との論理結果とを入力させて論理演
算し、当該ビットのビット値が最大値であるか否かを判
断してそれに応じた信号を最大値指定信号として出力す
るｍ個の論理演算部とにより構成されることを特徴とす
る請求項１に記載の最大値選択回路。 - 【請求項３】 前記第１、第２ＮＯＲゲ−ト及び各論理
演算部は該当単位ビット値と該当キャリ値とが同時に”
１”なら他の入力端に入力される単位ビット値及びキャ
リ値にかかわらず最大値指定信号として”１”を出力
し、 該当単位ビット値が”１”であり、該当キャリ値が”
０”の時は他の入力端に入力されるキャリ値の入力が一
つでも”１”なら最大値指定信号として”０”を出力
し、他の入力端のキャリ値の入力が全部”０”なら最大
値指定信号として”１”を出力し、 該当単位ビット値が”０”であり該当キャリ値が”１”
の時は他の単位ビット値の入力とキャリ値の入力が同時
に”１”の場合最大値選択信号として”０”を出力し、
他の単位ビット値の入力とキャリ値の入力が同時に”
１”とならなければ最大値指定信号として”１”を出力
し、 該当単位ビット値が”０”であり該当キャリ値が”０”
の時は他の全ての単位ビット値の入力とキャリ値の入力
が”０”の場合のみ最大値指定信号として”１”を出力
し、他の全ての単位ビット値の入力とキャリ値の入力の
うち一つでも”１”の場合は最大値指定信号として”
０”を出力するように構成されることを特徴とする請求
項２に記載の最大値選択回路。
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| JP3198379B2 JP3198379B2 (ja) | 2001-08-13 |
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-
1996
- 1996-05-10 JP JP13974496A patent/JP3198379B2/ja not_active Expired - Fee Related
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