KR930010942B1

KR930010942B1 - 직렬비교기

Info

Publication number: KR930010942B1
Application number: KR1019910014125A
Authority: KR
Inventors: 원대식; 황보준식; 도재영
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-08-16
Filing date: 1991-08-16
Publication date: 1993-11-17
Also published as: KR930005361A; JP2966602B2; JPH0553762A; US5266918A

Abstract

내용 없음.

Description

직렬비교기

제1도는 종래의 대소 비교기의 논리회로도.

제2도는 이 발명에 따른 대소비교기의 최하위 비트(LSB) 출력 논리회로도.

제3도는 이 발명에 따른 대소비교기의 최상위 비트(MSB) 출력 논리회로도.

제4a~b도는 이 발명에 따른 제2도 내지 제3도의 타이밍챠트이다.

이 발명은 다수개의 직렬로 입력되는 데이터값과 내부에 있는 데이타값을 상호 비교하여 명령수행여부를 결정하는 대소 비교기에 관한 것으로, 더욱 상세하게는 비트의 수가 변경되는 입력데이터를 한 비트씩 비교하여 그 대소값을 판별하는 직렬비교기에 관한 것이다.

일반적으로 다수개의 직렬로 입력되는 데이터의 정,오 및 대소를 판별하는 TTL(×8,×16)의 대소 비교기는 고정된 데이터만을 비교할 수 잇다. 제1도는 종래의 다수의 입력된 데이터값에 따라 비교된 데이터만을 출력하는 대소비교기의 논리회로에 관한 것이다.

먼저, 9비트로 입력된 데이터는 한개의 반가산기(HA)와 두개의 전가산기(FA)로 조합된 가산기(10)와, 3개의 전가산기(FA)로 조합된 또다른 가산기(20),(30)에 의해서 상기 데이터를 각각 가산하게 된다. 이어서 낸드게이트(1),(2),(3)는 상기 가산된 데이터(Sum)를 입력으로 하여 3비트씩 조합된 데이터로 출력하게 된다. 상기 낸드게이트(1),(2),(3)에서 출력된 데이터는 각각 노어게이트(7)에 입력되어 9비트로 입력된 데이터중에서 등가의 데이터(A=B)만 출력시킨다. 또한, 가산기(30)의 캐리어 전송단에 접속된 가산기(FA)는 항상 일정 데이터만을 입력하여 가산된 데이터가 낸드게이트(4)와 노어게이트(8)의 입력값으로 입력된다. 이때 상기 가산기(FA)에서 출력된 데이터와, 노어게이트(7)에서 출력된 데이터가 인버터(IN2) 통해 반전된 데이터를 각각 낸드게이트(4)의 입력으로 하여 최상위 비트(MSB)의 데이터의 대소(A＞B)를 판별한다.

더우기 상기 가산기(FA)에서 출력된 데이터는 노어게이트(7)에서 출력된 데이터와 함께 노어게이트(8)에도 입력되어 최하위 비트(LSB)의 데이터의 대소(A＜B)를 판별한다. 또한 상기 등가의 데이터 및 최하위 비트의 데이터는 노어게이트(9)에 입력되어, 출력된 값이 인버터(IN3)를 통하여 일정레벨의 어드레스 비트가 출력된다.

상기와 같이 구성되어 동작되는 종래의 대소 비교기는, 입력되는 데이터수가 변경되는 시리얼 반도체 장치에서는 다수개의 입력데이터를 한비트씩 비교하여 대소를 판별해야 하기 때문에 사용이 불가능하게 된다는 문제점이 있었다. 또한 상기 대소비교기는 입출력되는 데이터가 병렬로 동작되도록하는 반도체장치에 적합하게 구성되어 있기 때문에 데이터의 입/출력이 직렬로 이루어지는 반도체 장치의 데이터 입력 또는 비교되는 데이터의 수가 변경되는 경우 비교기 자체의 회로구성이 복잡하게 되며, 직접도가 저하하게 된다는 문제점들이 발생되고 있다.

따라서 이 발명은 상기한 문제점을 해결하기 위한 것으로 이 발명의 목적은, 입력된 데이터를 비교하여 대소를 판별하는 대소비교기에 있어서, 데이터 입력 및 비교되는 데이터수가 변경되어도 직렬 동작 특성에 적합한 직렬비교기를 제공하는데 그 목적이 있다.

이 발명의 다른 목적은, 상기한 직렬 비교기를 사용하여 입력된 데이터값과 내부 데이터값을 서로 비교하여 각각의 최상위 비트(MSB) 및 최하위 비트(LSB)값을 출력시키는 직렬비교기를 제공하고자 하는 것이다.

이와 같은 목적을 달성하기 위한 이 발명은 다수개의 직렬로 입력된 데이터값과 내부에 있는 데이터값을 상호 비교하여 명령수행여부를 결정하는 대소비교기에 있어서, 최하위 비트값(LSB)을 출력시키기 위한 비교기는, 두개의 입력된 데이터값과 반전노어게이트, 인버터 및 낸드게이트의 출력을 제어값으로 하여 상기 입력된 두개의 데이터값을 논리화하여 각각 출력시키는 노어게이트와; 상기 노어게이트의 출력을 입력값으로 하여 래치된 출력값을 발생하는 두개의 노어게이트로 구성된 래치회로와; 상기 래치회로의 출력값을 각각 반전시키는 두개의 인버터와; 상기 인버터에 의해 반전된 두개의 출력값을 입력값으로 하여 등가의 값을 출력시키는 노어게이트와로 구성되며, 최상위 비트값(MSB)을 출력시키기 위한 비교기는, 두개의 입력된 데이터값과, 반전노어게이트, 인버터 및 낸드게이트의 출력을 제어값으로 하여 상기 두개의 데이터값을 논리화하여 각각 출력시키는 노어게이트와; 상기 노어게이트의 출력을 입력값으로하여 래치된 출력값을 발생하는 두개의 노어게이트로 구성되는 래치회로와; 상기 래치회로의 출력값을 각각 반전시키는 인버터와; 상기 인버터에 의해 반전된 두개의 출력값을 입력값으로 하여 등가의 값을 출력하는 노어게이트와; 상기 노어게이트 출력값을 상기 낸드게이트의 제어입력값으로 귀환되도록 구성됨을 특징으로 하고 있다.

이하, 이 발명의 바람직한 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.

제2도는 이 발명에 따른 최하위 비트(LSB)부터 입력되어 비교되는 대소비교기의 출력논리회로를 나타내고 있다. 제4도(a)에 도시된 타이밍챠트를 참조하면, 먼저 최하위비트(LSB)로부터 두개의 입력데이터값(DA,DB)은 직렬로 노어게이트(11),(12)에 각각 입력된다. 이때 상기 입력데이타값은 반전노어게이트(31), 인버터(IN4) 및 낸드게이트(5)를 통하여 상기 노어게이트(11)(12)에 제어값으로 입력된다. 또한 상기 낸드게이트(5)에 입력되는 체크인에이블(CE) 값은 하이레벨상태로 된다. 여기서 입력되는 데이터값(DA,DB)이 동일 데이터인 경우에는 노어게이트(11),(12)에서 동일한 데이터가 출력되므로 입력되는 데이터값이 다른 경우에만 살펴보기로 한다.

상기 데이터값(DA,DB)이 ＂0＂와 ＂1＂로 각각 다른 경우, 노어게이트(11)의 출력은 하이레벨로 되고, 노어게이트(12)의 출력은 로우레벨로 된다. 상기 노어게이트(11),(12)에서 출력된 데이터는 노어게이트(13),(14)로 구성된 래치회로(40)와 노어게이트(15),(16)로 구성된 래치회로(50)에 각각 입력되는데, 이때 리셋트되는 값에 따라 상기 래치회로(40)의 출력은 로우레벨로 결정되므로 최하위 비트값 A는 B보다 큼을 나타내게 되고, 인버터(IN5)를 통하여 최하위 비트값 A는 B보다 작음을 나타내게 된다. 또한 리셋트되는 값에 따라 상기 래치회로(50)의 출력은 로우레벨로 되어 인버터(IN6)를 통하여 하이레벨로 반전된다. 여기서 상기 래치회로(40),(50)의 출력값은 노어게이트(17)에 각각 입력되어 상기 노어게이트(17)의 출력은 로우레벨로 되며, 상기 데이터(DA와 DB)가 같지 않음을 나타낸다.

다음 데이터값(DA,DB)이 ＂1＂와 ＂0＂로 각각 다른 경우 노어게이트(11)의 출력은 로우레벨로되고, 노어게이트(12)의 출력은 하이레벨로 된다. 따라서 상술한 바와같이 래치회로(40)의 출력은 하이레벨로 결정되므로 최하위 비트값 A는 B보다 큼을 나타내게 된다.

또한, 입력된 두 데이터 DA와 DB가 최상위 비트(MSB)까지 같을 경우 상기 래치회로(40),(50)은 리셋트 상태이며, 노어게이트(17)의 출력은 하이레벨로 되어 상기 두 데이터가 같음을 나타낸다.

제3도는 이 발명에 따른 최상위 비트(MSB)부터 입력되어 비교되는 대소비교기의 출력논리회로를 나타내고 있다.

제4도(b)에 도시된 타이밍 챠트를 참조하면 먼저 최상위 비트(MSB)로부터 두개의 입력 데이터값(DA, DB)은 직렬로 노어게이트(18),(19)에 각각 입력된다. 이때 상기 입력데이터값은 반전노어게이트(32),인버터(IN7) 및 3개이 입력을 갖는 낸드게이트(6)를 통하여 상기 노어게이트(18),(19)에 제어값으로 각각 입력된다.

또한 낸드게이트(6)에 입력되는 값중에서 체크인에이블(CE)값은, 하이레벨이고, 노어게이트(25)에서 귀환 입력되는 값은 래치회로(60) 및 (70)의 리셋트(Reset)되는 상태에 따라 하이레벨로 된다.

여기서, 상기 노어게이트(18),(19)의 데이터 출력이 동일한 경우에는 초기상태(Stnaby)가 되므로 출력이 서로 다른 경우에만 살펴보기로 한다. 상기 데이터값(DA,DB)이 ＂0＂와 ＂1＂로 각각 다른 경우, 노어게이트(10)의 출력은 하이레벨로 되고, 노어게이트(19)의 출력은 로우레벨로 된다. 상기 노어게이트(18),(19)에서 출력된 데이터는 각각 노어게이트(21),(22)로 구성된 래치회로(60)와 노어게이트(23),(24)로 구성된 래치회로(70)에 입력되는데, 이때 리셋트되는 값에 따라 상기 래치회로(60),(70)의 출력은 모드 하이레벨로 출력된다. 상기 출력은 인버터(IN8)를 통해서 로우레벨로 결정되므로 최상위 비트값(MSB) A는 B보다 작음을 나타내게 된다.

또한 리셋트되는 값에 따라 상기 래치회로(70)의 출력은 하이레벨로 되어 인버터(IN9)를 통하여 로우레벨로 결정되므로 최상위 비트값(MSB) A는 B보다 큼을 나타내게 된다. 여기서 상기 래치회로(60),(70)에서 래치된 출력값이 인버터(IN8),(IN9)를 통하여 노어게이트(25)에 각각 입력되어 최상위 어드레스비트(MAB)값을 출력하게 된다.

그러나, 데이터(DA,DB)값이 ＂1＂과 ＂0＂로 각각 다른 경우는 데이터의 크기 비교후 노아게이트(25)의 출력 ＂0＂에 의해 낸드게이트(6)의 출력은 일정하게 ＂하이＂상태로 고정되므로 이후 최하위 비트값(LSB)까지 입력되는 데이터는 비교하지 않게 된다.

따라서 이 발명에 따른 직렬비교기는 입력된 두개의 데이터값의 대소판별 및 최상위 어드레스 비트값(MAB)과 최하위 어드레스 비트값(LAB)을 각각 출력하여 반도체 장치의 명령 수행여부를 결정하는 어드레스값으로 입력된다.

상술한 바와 같이 이 발명에 따른 직렬비교기는 입출력되는 데이터가 직렬로 동작되도록 하는 반도체 장치에 적합하게 구성되어 있으므로, 데이터의 입/출력이 직렬로 이루어지는 반도체장치의 데이터 입력 또는 비교되는 데이터의 수가 변경되는 경우에도 직렬동작 특성에 적합하도록하며, 입력게이트수를 축소함으로서 직접도를 향상시키는 등의 효과가 있다.

Claims

다수개의 직렬로 입력된 데이터값과 내부에 있는 데이터값을 상호 비교하여 명령수행여부를 결정하는 대소 비교기에 있어서, 상기 대소비교기는; 두개의 입력된 데이터값(DA,DB)과 반전노어게이트(31), 인버터(IN4) 및 낸드게이트(5)의 출력을 제어값으로하여 상기 두개의 데이터값을 논리화하여 각각 출력시키는 노어게이트(11),(12)와; 상기 노어게이트의 출력값을 입력값으로하여 래치된 출력값을 발생하는 두개의 래치회로(40),(50)와; 상기 래치회로의 출력값을 각각 반전시키는 인버터(IN5) 및 인버터(IN6)와; 그리고 상기 인버터에 의해 반전된 두개의 출력값을 입력값으로하여 일정레벨의 값(A=B)을 출력시키는 노어게이트(17)와로 구성되어 최하위 어드레스비트값(LAB)을 출력하는 직렬 비교기.
제1항에 있어서, 상기 래치회로(40)는 두개의 노어게이트(13),(14)가 래치되어, 노어게이트(11)의 출력값을 입력으로 하여 최하위 비트의 대소값(A＞B)으로 판별되는 직렬 비교기.
제2항에 있어서, 상기 래치회로(40)는 두개의 노어게이트(15),(16)가 래치되어, 노어게이트(12)의 출력값을 입력으로 하여 상기 래치회로의 래치된 값이 인버터(IN5)에 의해 반전되어 최하위 비트의 대소값(A＜B)으로 판별되는 직렬 비교기.
다수개의 직렬로 입력된 데이터의 값과 내부에 있는 데이터값을 상호 비교하여 명령 수행여부를 결정하는 대소비교기에 있어서, 상기 대소비교기는; 두개의 입력된 데이터값(DA,DB)과 반전노어게이트(31), 인버터(IN7) 및 낸드게이트(6)의 출력을 제어값으로하여 상기 두개의 데이터값을 논리화하여 각각 출력시키는 노어게이트(18),(19)와; 상기 노어게이트의 출력을 입력값으로하여 래치된 출력값을 발생하는 두개의 래치회로(60),(70)와;상기 래치회로의 출력값을 각각 반전시키는 인버터(IN8) 및 인버터(IN9)와; 상기 인버터에 의해 반전된 두개의 출력값을 입력값으로 하여 일정레벨의 값(A=B)을 출력하는 노어게이트(25)와; 상기 노어게이트 출력값을 상기 낸드게이트(6)의 제어 입력값으로 귀환되도록 구성되어 최상의 어드레스 비트값(MAB)을 출력하는 직렬비교기.
제4항에 있어서, 상기 래치회로(70)는 두개의 노어게이트(23),(24)가 래치되어, 노어게이트(19)의 출력값을 입력으로하여 래치된 출력이 인버터(IN9)를 통하여 최상위 비트대소값(A＞B)으로 판별되는 직렬비교기.
제5항에 있어서, 상기 래치회로(60)는 두개의 노어게이트(21),(22)가 래치되어 래치된 출력값이 인버터(IN8)를 통하여 최상위 비트 대소값(A＜B)으로 판별되는 직렬비교기.