JP2538067B2 - 条件書き込み手段を有するランダム・アクセス・メモリ回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、概して集積回路に関し、特に書き込みサイ
クルを途中で安全に終結させる条件書き込み手段を有す
るランダム・アクセス・メモリに関する。

［従来の技術］ ランダム・アクセス・メモリ（RAM）装置には、それ
ぞれ２進ビツト（デイジツト）のデータ（情報）を記憶
するための２安定状態を有するメモリ回路のアレーが備
えられている。更に、ランダム・アクセス・メモリ装置
には、種々のセルをインデツクスするデコード回路が含
まれる。更にランダム・アクセス・メモリ装置には、イ
ンデツクスしたセル（複数のセル）にデータを書き込む
回路と、インデツクスしたセル（複数のセル）から記憶
したデータを読み出す回路とが含まれている。

残念ながら、種々の伝搬及びスイツチング遅延のため
に、ランダム・アクセス・メモリ装置に新しい情報を書
き込み、またこれより記憶した情報を読み出すためには
ある時間を必要とする。更に、大抵のデバイスでは書き
込みが破壊的に行なわれるために、一旦書き込みサイク
ルが開始されると、データが破壊されていることはない
と判断して、途中で打ち切ることができない。

システム・パフオーマンスを改善するために、頻繁に
用いられるデータを記憶するために、比較的に大規模で
あるが、比較的に遅いメイン・メモリを、比較的に小規
模だが比較的に高速のキヤシユ・メモリにより支援する
ことがしばしば行なわれる。ある実施例（直接マツプド
・キヤシユ・メモリと呼ぶ）では、キヤシユ・メモリが
それぞれデータ部及びタグ部と呼ぶ２つの部分に分割さ
れる。各部分はメイン・メモリをインデツクスするため
に用いられるアドレスの下位ビツト（のみ）によりイン
デツクスされるように構成される。更に、データ部はメ
イン・メモリのインデツクス位置に記憶されている同一
ワード（複数ビツト）のデータを記憶するように構成さ
れる。また、タグ部はインデツクス位置に、タグと呼ば
れるメイン・メモリのアドレスの他のビツト（複数の上
位ビツト）を記憶するように構成される。

キヤシユ・メモリには、そのキヤシユ・メモリのタグ
部から読み出した各タグと（現在）アドレスのタグ部と
を比較するように構築されたコンパレータも備えられて
いる。更に、キヤシユ・メモリにはなんらかの制御回路
が備えられている。この制御回路はキヤシユ・メモリの
タグ部を初期化によりクリア（０）するように構築され
ている。更に、制御回路は、ワードのデータを読み出し
たときに、キヤシユ・メモリのタグ部のインデツクス位
置に記憶されているタグを読み出し、（現在）アドレス
のタグ部と比較する。両タグが一致しないときは、キヤ
シユ・ミスと呼ばれ、必要とするワードのデータがキヤ
シユ・メモリのデータ部に現在記憶されていない。この
場合には、制御回路は（比較的に遅い）メイン・メモリ
からワードのデータを読み出す。更に、制御回路はキヤ
シユ・メモリのデータ部のインデツクス位置で（メイン
・メモリから読み出した）ワード・データを記憶し、ま
たキヤシユ・メモリのタグ部のインデツクス位置に現在
のタグを記憶する。２つのタグが同一のときは、これを
キヤシユ・ヒツトと呼び、必要とするデータ・ワードが
キヤシユ・メモリのデータに現在記憶されている。この
場合には、制御回路は（比較的に遅い）キヤシユ・メモ
リ（のデータ部）からワード・データを読み出す。

更に、通常、制御回路は、書き込み完了と呼ばれるも
のを実行するように構築される。特に、ワードのデータ
を書き込んだときは、キヤシユ・メモリのタグ部のイン
デツクス位置に記憶したタグを読み出して（現在）アド
レスのタグ部と比較する。両タグが同一であつたときは
（通常は両タグが同一であつたときにのみ）、制御回路
はインデツクスされたキヤシユ・メモリのデータ部の位
置にワードのデータを記憶する。勿論、いずれの場合も
ワードのデータはメイン・メモリのインデツクス位置に
記憶される。（通常、アドレス及びデータ・ワードが記
憶されるので、他の処理がデータ・ワードを（比較的に
遅い）メイン・メモリに記憶している間に、実行するこ
とは可能である。） 書き込みサイクルを途中で安全に中断するいくつかの
手段がない場合、キヤシユ・メモリへの書き込みに完全
な２サイクルを必要とすることに注意することが重要で
ある。特に、読み出しサイクル（キヤシユ・メモリのタ
グ部のインデツクス位置に記憶されているタグを読み出
して、（現在）アドレスのタグ部と比較するための読み
出しサイクル）は、書き込みサイクル（キヤシユ・メモ
リのインデツクス位置のデータ部にデータ・ワードを記
憶するための書き込みサイクル）の前に、終了しなけれ
ばならない。

条件書き込み手段を有する同期ランダム・アクセス・
メモリ装置は、IDT71501Sと呼ばれるCMOS同期RAM64K
（１ビツトによる64K）と題し、1987年12月付けでイン
テグレーテツド・デバイス・テクノロジー社（Integrat
ed Device Technology Incorporated）の予備応用ノー
トに開示されている。このデバイスは、第１図に全体を
番号100により表わす図に示されており、多数の外部発
生の信号の状態を記憶するように構築された多数のパイ
プ・ライン・レジスタ（フリツプ・フロツプ）を有する
ものが示されている。特に、装置100は16個のＤ型フリ
ツプ・フロツプ（図示していない。）を用いたアドレス
・レジスタ102を有する。アドレス・レジスタ102の各フ
リツプ・フロツプは、そのデータ入力が16本のアドレス
・バス104の各線に接続されて外部発生の16のインデツ
クス信号のうちの各一信号を受け取り、そのクロツク入
力が線106に接続されて外部発生のクロツキング信号を
受け取り、かつそのデータ出力が16本のバス108の各線
に接続された構成を有する。外部発生のチツプ選択信号
の状態（活性のときにロー・レベル）を記憶するため
に、他のＤ型フリツプ・フロツプ（レジスタ）112が備
えられている。Ｄ型フリツプ・フロツプ112は、そのデ
ータ入力が線114に接続されて外部発生のチツプ選択信
号を受け取り、そのクロツク入力が線106に接続されて
外部発生のチツプ選択信号を受け取り、そのデータ出力
が線118に接続された構成を有する。外部で発生され、
１ビツトのデータを表わす信号の状態を記憶するため
に、Ｄ型フリツプ・フロツプ122（レジスタ）が備えら
れている。Ｄ型フリツプ・フロツプ122は、そのデータ
入力が線124に接続されて外部発生のデータ信号を受け
取り、そのクロツク入力が線106に接続されて外部発生
のクロツキング信号を受け取り、そのデータ出力が線12
8に接続された構成を有する。最後に、外部発生の書き
込み（読み出し／書き込み）イネーブル信号の状態（活
性のときにロー・レベル）を記憶するためにＤ型フリツ
プ・フロツプ132が備えられている。Ｄ型フリツプ・フ
ロツプ132は、そのデータ出力が線134に接続されて外部
発生の書き込みイネーブル信号を受け取り、そのクロツ
ク入力が線106に接続されて外部発生のクロツキング信
号を受け取り、かつそのデータ出力が線138に接続され
た構成を有する。

更に、図示の装置100には、ランダム・アクセス・メ
モリ・セルの１×64Kのアレー140（及び関連する制御ロ
ジツク）が備えられている。アレー140は、各16個のア
レー・アドレス入力が16本のバス108のうちの一つにそ
れぞれ接続され、アレー・チツプ選択入力（活性のとき
にロー・レベル）が線118に接続され、かつアレーデー
タ入力（活性のときにロー・レベル）が線128に接続さ
れ、アレー書き込み（読み出し／書き込み（イネーブル
入力（活性のときにロー・レベル）が線138に接続さ
れ、アレー・データ出力が線148に接続された構成を有
する。

最後に、図示の装置100は、他のフリツプ・フロツ
プ、一対の関連ゲート、及びバツフアにより構築された
パイプ・ライン・レジスタ（フリツプ・フロツプ）を備
え、アレー140が発生したデータ信号の状態を記憶して
１出力信号を発生する。特に、アレー140のデータ信号
の状態を記憶するために、図示の装置100はＤ型フリツ
プ・フロツプ（レジスタ）150を備えている。Ｄ型フリ
ツプ・フロツプ150は、そのデータ入力が線148に接続さ
れてアレー140が発生したデータ出力信号を受け取り、
そのクロツク入力が線106に接続されて外部発生のクロ
ツキング信号を受け取り、かつそのデータ出力が線158
に接続された構成を有する。Ｄ型フリツプ・フロツプ15
0が記憶したデータ出力信号をバツフアリングするため
に、バツフア160が備えられている。バツフア160は、そ
のバツフア・データ入力が線158に接続されて記憶した
データ出力信号を受け取り、そのバツフア・イネーブル
入力が線164に接続されて出力イネーブル信号を受け取
り、かつそのバツフア・データ出力が線168に接続され
た構成を有する。真（否定でない）入力、及び否定入力
を有する２入力ANDゲート170を備えている。２入力AND
ゲート170は、否定ゲート入力が線118に接続されて記憶
したチツプ選択信号を受け取り、真のゲート入力が線13
8に接続されて記憶した書き込みイネーブル信号を受け
取り、ゲート出力が線178に接続された構成を有する。
Ｄ型フリツプ・フロツプ（レジスタ）180が備えられて
おり、そのデータ入力が線178に接続されて２入力ANDゲ
ート170が発生した信号を受け取り、そのクロツク入力
が線106に接続されて外部発生のクロツキング信号を受
け取り、データ出力が線188に接続されている。最後
に、他の２入力ANDゲート190が備えられており、真（否
定でない）入力及び否定入力を有する。２入力ANDゲー
ト190はその真の入力が線188に接続されてＤ型フリツプ
・フロツプ180が発生した信号を受け取り、その否定入
力が線194に接続されて外部発生の出力イネーブル信号
を受け取り、そのゲート出力が線164に接続されてい
る。これによつて２入力ANDゲート190はバツフア160の
出力イネーブル信号を発生している。（勿論、インバー
タを用いて真（否定でない）入力を否定入力に変換して
もよい。） 線106を介する外部発生のクロツキング信号により定
められた時点の前に、装置100が線134を介する外部発生
の書き込みイネーブル信号（又は外部発生の線114上の
チツプ選択信号）の状態を適当に変化させることによ
り、装置100に記憶したデータが破壊されていないと判
断して書き込みサイクルを途中で終結することができ
る。しかし、残念ながら、装置100は読み出し処理で１
以上のサイクルを必要とする。（第１サイクルにおい
て、外部発生の信号（バス104上の外部発生のアドレス
信号を含む。）は、入力レジスタ（アドレス・レジスタ
102を含む。）にて記憶されている。次の（第２の）サ
イクルにおいて、ランダム・アクセス・メモリ・アレー
140が線148上に発生したデータ信号の状態がフリツプ・
フロツプ（レジスタ）150に記憶される。バツフア160が
発生した信号の状態は、第２サイクルの後、線106に外
部発生のクロツキング信号により定められた時点の次の
時点でのみ、アレー140のインデツクス位置に記憶され
たデータを表わしている。）更に、装置100は特殊なク
ロツキング信号（線106に外部発生の信号）を必要とす
る。

［発明が解決しようとする課題］ 本発明の第１の目的は、書き込みサイクルの途中でも
少ない読み出しサイクルでデータを読み出すことができ
る条件書き込み手段を有するランダム・アクセス・メモ
リ回路を提供することであり、たとえデータをメモリア
レーに書き込むのに２クロックサイクルを要するとして
も１クロックサイクルでメモリ回路からデータを読み出
すことを可能にするランダム・アクセス・メモリ装置を
提供することである。

本発明の他の目的は、CMOS技術を用いて一つのデバイ
スに集積するのに好適な条件書き込み手段を有するラン
ダム・アクセス・メモリ装置を提供することにある。

更に、本発明の他の目的は、比較的に簡単かつ安価な
条件書き込み手段を備え、集積されたランダム・アクセ
ス・メモリ装置を提供することにある。

要約すると、本発明により条件書き込み手段を有する
ランダム・アクセス・メモリ装置の現在好ましいとする
実施例には、複数のマルチプレクサと、複数のレジスタ
とを有する。これらのレジスタは、書き込みサイクルに
おいて外部発生のアドレス信号及びデータ信号を記憶
し、かつ次の書き込みサイクルにおいて当該レジスタに
記憶したアドレスにより当該レジスタに記憶したデータ
をランダム・アクセス・メモリ・アレーに記憶するよう
に構築される。各レジスタに記憶されたアドレスと現在
アドレスとを比較するように構築されたコンパレータが
備えられる。更に、マルチプレクサが備えられ、読み出
しサイクルにおいて現在アドレスがレジスタに記憶した
アドレスと異なるときは現在アドレスによるデータをラ
ンダム・アクセス・メモリ・アレーから読み出し、かつ
読み出しサイクルにおいて現在アドレスがレジスタに記
憶したアドレスと一致したときはレジスタに記憶したデ
ータを読み出すように構築される。

本発明のこれらの目的及び他の目的は、図面に示した
本発明の現在好ましいとする実施例の詳細な説明を読む
ことにより、当該技術分野に習熟する者には明らかなも
のとなるであろう。

［実施例］ 本発明による条件書き込み手段を有するランダム・ア
クセス・メモリ装置の現在好ましいとする実施例が第２
図に示されており、番号200により全体的に表わされて
いる。図示の装置200は、マルチプレクサ210、書き込み
アドレス・レジスタ212、マルチプレクサ214、コンパレ
ータ216を備えている。マルチプレクサ210は、バス220
を介し、14本の各信号線それぞれに発生するように構築
される。これらの信号は、外部発生の線226上のチツプ
・イネーブル信号の状態（活性のときにロー・レベル）
に応答して選択され、14本の外部アドレス・バス222を
介する外部発生、又は14本の内部アドレス・バス224を
介する内部発生の14信号のうちの対応する１信号と同一
状態を有する。他の実施例では、マルチプレクサ210
は、74F157型により共通表示されたデバイスの４回路２
入力１出力のデータ・セレクタ／マルチプレクサを用い
る。このデバイスは、各Ａ入力がそれぞれ14本の外部ア
ドレス・バス222のうちの一つに接続され、各Ｂ入力（1
6本のうちの対応する14本）がそれぞれ14本の内部アド
レス・バス224のうちの各一つに接続され、出力（16本
のうちの対応する14本）（Ｙ）がそれぞれ14本のバス22
0のうちの対応する一つに接続され、各選択入力（Ｓ）
（４）（活性のときにロー・レベル）が線226に接続さ
れた構成を有する。（各ストローブ入力（Ｇ）（活性の
ときにロー・レベル）はロー・ロジツク電位に接続され
ている。） 書き込みアドレス・レジスタ212は外部的に発生した
線230上の書き込みイネーブル信号（ロー・レベルから
ハイ・レベルへの遷移）により定められた多数の各時点
でバス220の14本上に発生した14信号の各状態を記憶
し、かつ記憶した状態のうちの対応する一状態をそれぞ
れ有する信号を内部アドレス・バス224の各14本に発生
するように構築されている。他の実施例において、書き
込みアドレス・レジスタ212は、74F374型８回路Ｄ型ポ
ジテイブ・エツヂ・トリガ・フリツプ・フロツプにより
共通表示された２デバイスを用いる。このデバイスは、
各データ入力（Ｄ）（16入力のうちの14入力）がバス22
0の14本のうちの対応する一つに接続され、各出力
（Ｑ）（16出力のうちの14出力）が内部アドレス・バス
224の14本のうちの一つに接続され、各クロツク入力
（２）が線230に接続された構成を有する。（２つの出
力コントローラ入力（活性のときにロー・レベル）はそ
れぞれロー・ロジツク・レベル電位に接続される。） マルチプレクサ214は、14本のバス234のそれぞれに信
号を発生するように構成される。それらの各信号は、線
230上に外部発生の書き込みイネーブル信号の状態（活
性のときにロー・レベル）に応答して選択される14本の
内部アドレス・バス224を介する内部発生、又は14本の
外部アドレス・バス222を介する外部発生の14信号のう
ちの対応する一つと同一の状態を有する。読み出し動作
時、バス234は外部アドレス・バス222の信号となる。他
の実施例において、マルチプレクサ214は、74F157型４
回路２入力１出力のデータ・セレクタ／マルチプレクサ
により共通表示された４デバイスを用いる。このデバイ
スは、Ａ入力（16入力のうちの14入力）がそれぞれ14本
の内部アドレス・バス224のうちの各一つに接続され、
Ｂ入力（16本のうちの対応する14本）がそれぞれ14本の
外部アドレス・バス222のうちの各一つに接続され、出
力（16本のうちの対応する14本）（Ｙ）がそれぞれ14本
のバス234のうちの各一つに接続され、各選択入力
（Ｓ）（４）（活性のときにロー・レベル）が線230に
接続された構成を有する。各ストローク入力（４つの
（活性のときにロー・レベル）（Ｇ）がそれぞれロー・
ロジツク電位に接続される。） コンパレータ216は、14本の内部アドレス・バス224を
介する内部発生の14信号の状態と、14本の外部アドレス
・バス222を介する外部発生の14信号のうちの対応する
一つの状態とを比較して、内部アドレス・バス224の信
号の状態が外部アドレス・バス222のものと一致したこ
とを表わす状態信号を線238上に発生するように構成さ
れている。他の実施例において、コンパレータ216は74F
521型８ビツト等価コンパレータにより共通表示された
２つのデバイスである。このデバイスは、Ｐ入力（16本
のうちの14本）がそれぞれ14本の内部アドレス・バス22
4のうちの各一つに接続され、Ｑ入力（16本のうちの14
本）がそれぞれ14本の内部アドレス・外部アドレス・バ
ス222のうちの各一つに接続され、当該デバイスの一方
の出力（ＰはＱに等しい。）が線238に接続されてい
る。当該デバイスの他方（第２）の出力（ＰはＱに等し
い。）は当該デバイスの一方のＧ入力（カスケード）に
接続されている。また使用していない入力（Ｐ、Ｑ及び
Ｇ）はそれぞれロー・ロジツク・レベル電位に接続され
ている。

更に、マルチプレクサ250、書き込みデータ・レジス
タ252、16K×４ランダム・アクセス・メモリ・セル・ア
レー254（及び関連の制御ロジツク）、及びマルチプレ
クサ256を備えた装置200が示されている。マルチプレク
サ250は４本の各バス260上に信号を発生するように構成
されている。これらの各信号は、線226を介して外部発
生のチツプ・イネーブル信号の状態（活性のときにロー
・レベル）に応答して選択され、４本の外部データ・バ
ス262上に外部発生した、又は４本の内部データ・バス2
64上に発生した４信号のうちの対応する１信号と同一状
態を有する。他の実施例においては、マルチプレクサ25
0は74F157型４回路２入力１出力のデータ・セレクタ／
マルチプレクサにより共通表示されたデバイスを用い
る。このデバイスは、各Ａ入力が４本の外部データ・バ
ス262のうちの対応する１本に接続され、各Ｂ入力が４
本の内部データ・バス264のうちの対応する１本に接続
され、各４出力（Ｙ）が４本のバス260の対応する１本
に接続され、選択入力（Ｓ）（活性のときにロー・レベ
ル）が線226に接続された構造を有する。（ストローブ
入力（Ｇ）（活性のときにロー・レベル）がロー・ロジ
ツク電位に接続されている。） 書き込みデータ・レジスタ252は、線230を介する外部
発生の書き込みイネーブル信号（のローからハイへの遷
移）により定められる度に、４本のバス260上に発生す
る４信号の各状態を記憶し、記憶した状態のうちの対応
する１状態をそれぞれ有する信号を４本の内部データ・
バス264上にそれぞれ発生する。他の実施例において、
書き込みデータ・レジスタ252は、74F374型８回路Ｄ型
ポジテイブ・エツジ・トリガ・フリツプ・フロツプによ
り共通表示されたデバイスを用いる。このデバイスは、
各データ入力（Ｄ）（８入力のうちの４入力）が４本の
バス260のうちの対応する１本に接続され、各出力
（Ｑ）（８出力のうちの対応する４出力）が４本の内部
データ・バス264のうちの対応する１本に接続され、か
つクロツク入力が線230に接続された構成を有する。そ
の出力制御入力（活性のときにロー・レベル）はロー・
レベルのロジツク電位に接続されている。） ランダム・アクセス・メモリ・セル・アレー254は、1
4本の各アレー・アドレス入力が14本のバス234のうちの
対応する１本に接続され、４本のアレー・データ入力が
４本の内部データ・バス264のうちの対応する１本に接
続され、４つのアレー・データ出力が４本のバス268の
うちの対応する１本に接続され、アレー書き込みイネー
ブル入力が線230に接続された構成を有する。他の実施
例において、ランダム・アクセス・メモリ・セル・アレ
ー254は71981型により共通表示されたデバイスを用い
る。

マルチプレクサ256は、４本の各外部データ・バス262
上に信号を発生するように構成されている。これらの各
信号は、マルチプレクサ256が線272上に発生した信号の
状態に応答してイネーブルされているときに、コンパレ
ータ216が線238上に発生した信号の状態に応答して選択
した４本のバス268上に発生、又は４本の内部データ・
バス264上に発生した４信号のうちの対応する１信号と
同一状態にある。他の実施例において、マルチプレクサ
256は、74F257型４回路２入力１出力ライン・データ・
セレクタ／マルチプレクサにより共通表示されたデバイ
スを用いる。このデバイスは、４つの各Ａ入力が４本の
バス268のうちの対応する１本に接続され、対応する４
つの各Ｂ入力が４本の内部データ・バス264のうちの対
応する１本に接続され、対応する各４出力（Ｙ）が４本
の外部データ・バス262のうちの１本に接続され、選択
入力（Ｓ）（活性のときにロー・レベル）が線238に接
続され、出力制御（イネーブル）入力（Ｇ）（活性のと
きにロー・レベル）が線272に接続されている。

最後に、図示の装置200は、２つの否定入力及び真
（否定でない）入力を有する３入力のANDゲート280を備
えている。ANDゲート280は否定ゲート入力のうちの一方
が線226に接続されて外部発生のチツプ・イネーブル信
号（活性のときにロー・レベル）を受け取り、真のゲー
ト入力が線230に接続されて外部発生の書き込みイネー
ブル信号（活性のときにロー・レベル）を受け取り、他
方の否定ゲート入力が線282に接続されてこの線を介し
て外部発生の出力イネーブル信号（活性のときにロー・
レベル）を受け取り、ゲート出力が線272に接続された
構成を有する。他の実施例において、ANDゲート280は74
F02型の２入力NORゲート及び74F00型の２入力NANDゲー
トを用いる。74F02型の２入力NORゲートは、ゲート入力
のうちの一方が線226に接続され、ゲート入力のうちの
他方が線282に接続された構成を有する。74F00型の２入
力NANDゲートは、ゲート入力のうちの一方が線230に接
続され、ゲート入力のうちの他方（第２のもの）が第１
ゲートの出力に接続され、（第２の）ゲート出力が線27
2に接続された構成を有する。

更に、他の実施例では、独立したデータ入力及びデー
タ出力バスを用いる。特に、外部データ・バス262に接
続された図示のマルチプレクサの（４）入力は、一方の
（データ入力）バスに接続される。また、バス262に接
続された図示のマルチプレクサ256の（４）出力は他方
の（データ出力）バスに接続されている。（74F257型デ
バイスのマルチプレクサ256の（４）出力制御（イネー
ブル）入力（Ｇ）（（活性のときにロー・レベル）はそ
れぞれロー・ロジツク・レベル電位に接続されてい
る。） 本発明の好ましい実施例においては、前述の条件書き
込み手段ランダム・アクセス・メモリ装置200の全ての
素子はCMOS技術を用いて一個のデバイスに集積化されて
いる。

各書き込みサイクルの動作において、線230を介する
外部発生の書き込みイネーブル信号（ローからハイへの
遷移）により定められた時点で、14本のバス220を介す
る外部発生の14アドレス信号の各状態を書き込みアドレ
ス・レジスタ212に記憶し、外部データ・バス262を介す
る外部発生の４データ信号を書き込みデータ・レジスタ
252に記憶する。更に、各書き込みサイクルの動作にお
いて、線230上に外部発生の書き込みイネーブル信号
（活性のときにロー・レベル）により定められた時点
で、前の書き込みサイクルで書き込みデータ・レジスタ
252に記憶した４データ信号の各状態を、書き込みアド
レス・レジスタ212に前に記憶した14アドレス信号の状
態によりランダム・アクセス・メモリ・セル・アレー25
4のインデツクス位置に記憶する。（勿論、（電源をオ
ンにした後の）最初の書き込みサイクルにおいて、書き
込みデータ・レジスタ252及び書き込みアドレス・レジ
スタ212に記憶した状態は不明（不必要）である。しか
し、その時点で、未知のランダム・アクセス・メモリ・
セル・アレー254に記憶された状態もランダム（不必
要）である。従つて、情報は失われない。） 各読み出しサイクルにおいて、マルチプレクサ214は1
4本のバス234のそれぞれに信号を発生する。これらの各
信号は14本の外部アドレス・バス222を介する外部発生
の14アドレス信号のうちの対応する１信号と同一の状態
にある。これに応答して、ランダム・アクセス・メモリ
・セル・アレー254は４本のバス268のそれぞれに信号を
発生する。これらの信号はランダム・アクセス・メモリ
・セル・アレー254のインデツクス位置に記憶したデー
タ・ワードの状態と同一の状態にある。更に、各読み出
しサイクルにおいて、コンパレータ216は書き込みデー
タ・レジスタ212により14本の内部アドレス・バス224上
に内部発生された14アドレス信号のそれぞれの状態を、
14本の外部アドレス・バス222を介する外部発生の14ア
ドレス信号のうちの対応する１信号と比較する。内部ア
ドレス・バス224の状態信号が外部アドレス・バス222の
状態信号と一致しなかつたときは、要求した（インデツ
クスした）データ・ワードはランダム・アクセス・メモ
リ・セル・アレー254から読み出される。この場合に、
マルチプレクサ256は４本の外部データ・バス262のそれ
ぞれに信号を発生する。各信号は４本のバス268の信
号、換言すればインデツクスしたランダム・アクセス・
メモリ・セル・アレー254のデータ・ワード信号のうち
の対応する１信号と同一である。他方、内部アドレス・
バス224の信号の状態が外部アドレス・バス222の信号と
一致したときは、要求したデータ・ワードは未だランダ
ム・アクセス・メモリ・セル・アレー254に記憶されて
おらず、データ・ワードは依然として書き込みデータ・
レジスタ252に記憶されている。後者の場合に、マルチ
プレクサ256は４本の各外部データ・バス262に信号を発
生する。それらの各信号は４本の内部データ・バス264
の信号、換言すれば書き込みデータ・レジスタ252のデ
ータ・ワード信号のうちの対応する１信号と同一状態に
ある。

以上の開示を読むことにより、本発明についての一定
の変更及び修飾は、当該技術分野に習熟する者にとり問
題なく明らかとなるものであろう。従つて、特許請求の
範囲はこのような変更及び修飾が本発明の真の精神及び
範囲内に含まれると解釈されることを意図するものであ
る。

【図面の簡単な説明】

第１図は条件書き込み手段を有するランダム・アクセス
・メモリ装置のブロツク図、 第２図は本発明による条件書き込み手段を有するランダ
ム・アクセス・メモリ装置のブロツク図である。 210,214,250,256……マルチプレクサ、 212……書き込みアドレス・レジスタ、 216……コンパレータ、 222……外部アドレス・バス、 224……内部アドレス・バス、 252……書き込みデータ・レジスタ、 254……ランダム・アクセス・メモリ・セル・アレー、 262……外部データ・バス、 264……内部データ・バス。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】書き込みイネーブル入力線（230），アド
   レス・バス（234），内部データ・バス（264），データ
   出力バス（268）に接続されたランダム・アクセス・メ
   モリ手段（254）と、 チップイネーブル信号（226）により、外部アドレス・
   バス（222）と内部アドレス・バス（224）のうちどちら
   か一方を選択するマルチプレクサ手段（210）と、 チップイネーブル信号（226）により、外部データ入出
   力バス（262）と内部データ・バス（264）の内どちらか
   一方を選択するマルチプレクサ手段（250）と、 マルチプレクサ手段（210）から選択したアドレスを受
   け取るアドレス・レジスタ手段であり、書き込みイネー
   ブル入力線（230）に現在のクロックが与えられること
   により、外部アドレス・バス（222）の現在のアドレス
   をラッチし、また、前のクロックが書き込みイネーブル
   入力線（230）に与えられた時にラッチした前のアドレ
   スを内部アドレス・バス（224）のデータとして与える
   書き込みアドレス・レジスタ手段（212）と、 書き込みイネーブル入力線（230）の状態によって、外
   部アドレス・バス（222）または内部アドレス・バス（2
   24）を選択してアドレス・バス（234）に接続するマル
   チプレクサ手段であり、読み出し動作時、外部アドレス
   ・バス（222）のデータをアドレス・バス（234）のデー
   タとして与えるマルチプレクサ手段（214）と、 マルチプレクサ手段（250）からの選択されたデータ出
   力を受け取るレジスタ手段であり、書き込みイネーブル
   入力線（230）に与えられている前記現在のクロックで
   データ入出力バス（262）からの現在のデータをラッチ
   し、また、書き込みイネーブル入力線（230）に前記前
   のクロックが与えられた時にラッチした前のデータを内
   部データ・バス（264）に出力する書き込みデータ・レ
   ジスタ手段（252）と、 コンパレータ（216）によって制御され、内部アドレス
   ・バス（224）のデータと外部アドレス・バス（222）の
   データとの比較結果によりデータ出力バス（268）のデ
   ータと内部データ・バス（264）のデータのどちらか一
   方を選択してデータ入出力バス（262）のデータとする
   マルチプレクサ手段であり、内部アドレス・バス（22
   4）のデータと外部アドレス・バス（222）のデータとが
   一致している場合、書き込み・データ・レジスタ手段
   （252）のデータをデータ入出力バス（262）のデータと
   して出力するマルチプレクサ手段（256） とを有する条件書き込み手段を有するランダム・アクセ
   ス・メモリ回路。