JP2916045B2 - Ｆｉｆｏモジュール - Google Patents

Ｆｉｆｏモジュール

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JP2916045B2
JP2916045B2 JP4219336A JP21933692A JP2916045B2 JP 2916045 B2 JP2916045 B2 JP 2916045B2 JP 4219336 A JP4219336 A JP 4219336A JP 21933692 A JP21933692 A JP 21933692A JP 2916045 B2 JP2916045 B2 JP 2916045B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
    • G06F5/14—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations for overflow or underflow handling, e.g. full or empty flags

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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数のＦＩＦＯ（Ｆｉ
ｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ ｍｅｍｏｒｙ）モ
ジュールにより形成されるＦＩＦＯに関するものであ
る。ここで、各ＦＩＦＯモジュールは、データ記憶部と
制御部とより形成され、制御部は、所望数のＦＩＦＯモ
ジュールを接続することにより任意サイズのＦＩＦＯを
形成できるように構成されている。
【０００２】
【従来の技術】種々の集積回路、特に、通信に用いられ
るようなものにおいては、一般的に、ＦＩＦＯが利用さ
れている。そして、ほとんどの場合、ＦＩＦＯはバッフ
ァリングを行うために利用されている。たとえば、ある
集積回路では、非同期な２つのクロック信号によってそ
れぞれ制御される、２つの異なる回路間で送信されるデ
ータをバッファするのに用いられる。
【０００３】同様に、外部のマイクロコンピュータとイ
ンタフェースする集積回路においては、集積回路とマイ
クロプロセッサとの間のデータの連続転送を開始するの
に充分な数となるまで、ＦＩＦＯにデータが蓄えられ
る。これにより、集積回路よりのデータ受信の際の、マ
イクロコンピュータの割込み処理の実行の必要を減ずる
ことができる。
【０００４】図１に示す従来のＦＩＦＯ１０は、所定数
のデータを格納するデータ記憶ユニットを有している。
図中、ＦＩＦＯ１０に書き込まれるデータはＤＡＴＡＩ
Ｎで示した。このデータは、クロック信号ＣＫＩＮの制
御下でＦＩＦＯに書き込まれる。一方、ＦＩＦＯ１０よ
り読みだされるデータはＤＡＴＡＯＵＴで示した。この
データは、クロック信号ＣＫＯＵＴの制御下でＦＩＦＯ
より読みだされる。ＦＩＦＯが満杯になり、もうデータ
が書き込めなく成ると、ＦＵＬＬ信号が出力される。ま
た、ＦＩＦＯ内の全てのデータが読みだされると、ＥＭ
ＰＴＹ信号が出力される。
【０００５】ＦＩＦＯ１０の内部構成を図２に示す。
【０００６】図２に示すように、ＦＩＦＯ１０は、メモ
リ部１２と中央制御ユニット１４より構成される。メモ
リ部１２は、規則的に配置された複数のメモリユニット
１６より構成される。制御ユニット１４は、クロック信
号ＣＬＫＩＮとＣＬＫＯＵＴに応じて、各メモリユニッ
ト１６へのデータの書き込みと、各メモリユニットより
のデータの読みだしを制御する。制御ユニット１４は、
また、メモリユニット１６が全て満杯となった場合にＦ
ＵＬＬ信号を、メモリユニット１６が全てからになった
場合にＥＭＰＴＹ信号を生成する。
【０００７】
【発明が解決しようとする課題】このような、従来のＦ
ＩＦＯにおいては、ＦＩＦＯを集積回路上に構築する
際、中央制御ユニットの設計がしばしば主要な仕事とな
る。特に、異なるサイズ（異なるデータ記憶容量）のＦ
ＩＦＯのそれぞれについては、通常、それぞれに中央処
理ユニットを設計する必要がある。さらに、中央処理ユ
ニットはモジュール化されてないので、集積回路化には
特別のレイアウト作業が必要となる。
【０００８】この問題を解決するひとつのアプローチ
は、モジュール化である。これに関する従来の技術とし
ては、米国特許４，８３９，８６６号（Ｗａｒｄ他）、
米国特許４，５９２，０１９（Ｈｕａｎｇ他）が知られ
ている。特に、単純に、適当な数のモジュールを接続す
ることにより任意サイズのＦＩＦＯが提供できるよう
に、メモリ部とモジュール制御部を有するＦＩＦＯモジ
ュールに分割できれば望ましい。
【０００９】そこで、本発明は、このようなＦＩＦＯモ
ジュールを提供することを目的とする。また、特に、こ
のようなＦＩＦＯモジュールであって、単純かつ効率よ
く分配された、集積回路内に構築しやすい制御部を有す
るＦＩＦＯモジュールを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の一実施態様によ
れば、ＦＩＦＯは、一続きに配置された複数のＦＩＦＯ
モジュールより構成される。各ＦＩＦＯモジュールは、
制御部と、複数バイトのデータを格納するためのメモリ
部を有している。
【００１１】本発明の好適な実施態様においては、各モ
ジュールの制御部は、それぞれ論理１と０を取ることの
できる４信号を生成する４つのフリップフロップを備え
る。これらは、書き込みポインタを生成する書き込みポ
インタフリップフロップと、読みだしポインタ信号を生
成する読みだしポインタフリップフロップと、当該モジ
ュールがＦＩＦＯ全体が満杯になったと判断したときに
にセットされるＦＵＬＬ＊フラグを生成するＦＵＬＬ＊
フリップフロップ４３と、当該モジュールがＦＩＦＯ全
体が空になったと判断したときに利用されるＥＭＰＴＹ
＊フラグを生成するＥＭＰＴＹ＊フリップフロップであ
る。
【００１２】
【作用】以下、記号ＷＰｉは、ＦＩＦＯのｉ段目のモジ
ュールの書き込みポインタもしくは書き込みポインタフ
リップフロップの出力する書き込みポインタ信号を示す
ものとし、記号ＲＰｉは、ＦＩＦＯのｉ段目のモジュー
ルの読みだしポインタもしくは読みだしポインタフリッ
プフロップの出力する読みだしポインタ信号を示すもの
として説明する。
【００１３】本実施態様においては、各ポインタをフリ
ップフロップを用いて構成する。
【００１４】各モジュールの書き込みポインタフリップ
フロップは、リング状に接続されている。モジュールｉ
（ｉ＝０、１、２、、、Ｎ）を有するフリップフロップ
において、モジュール０の書き込みポインタフリップフ
ロップＷＰ０の出力は、モジュール１の書き込みポイン
タフリップフロップであるＷＰ１フリップフロップの入
力に接続されている。同様に、ＷＰ１フリップフロップ
ＷＰ１の出力は、モジュール２の書き込みポインタフリ
ップフロップＷＰ２の入力に接続されている。そして、
さらに、モジュールＮの書き込みポインタフリップフロ
ップＷＰＮの出力は、フリップフロップＷＰ０の入力に
接続されている。各モジュールの読みだしポインタフリ
ップフロップも同様にリング状に接続されている。
【００１５】さて、このようなＦＩＦＯにおいて、１度
には、一つの書き込みフリップフロップ、読みだしフリ
ップフロップのみが論理１に設定される。あるモジュー
ルｉの書き込みポインタＷＰｉが１のとき、データが接
続しているメモリ部に書き込まれる。この書き込み動作
が完了すると、モジュールｉの書き込みポインタＷＰｉ
は状態を１→０に変化し、モジュールｉ＋１へデータを
書き込む、次の書き込み動作のために、モジュールｉ＋
１の書き込みポインタＷＰｉ＋１は、状態を０→１に変
化する。同様に、あるモジュールｉの読み出しポインタ
ＲＰｉが１のとき、データが接続しているメモリ部より
読みだされる。この読みだし動作が完了すると、モジュ
ールｉの読みだしポインタＲＰｉは状態を１→０に変化
し、モジュールｉ＋１からデータを読みだす、次の読み
だし動作のために、モジュールｉ＋１の読みだしポイン
タＲＰｉ＋１は、状態を０→１に変化する。
【００１６】このようにして、引き続くデータについて
の書き込み動作が、引き続くモジュールに順次行われる
ように、論理１の書き込みポインタ信号が、書き込みフ
リップフロップＷＰによるリング上を伝達される。また
引き続くデータについての読みだし動作が、引き続くモ
ジュールに順次行われるように、論理１の読みだしポイ
ンタ信号が、読みだしフリップフロップＲＰによるリン
グ上を伝達される。さらに、書き込み動作と読みだし動
作は完全非同期に行われても、１度に、一つの書き込み
フリップフロップ、読みだしフリップフロップのみを論
理１に設定することができる。
【００１７】ところで、あるモジュールｉのＷＰｉとＲ
Ｐｉが同時に論理１と成る場合が起こりえる。この場
合、最後の動作が読みだし動作であれば、ＦＩＦＯの全
てのデータが読みだされ、ＦＩＦＯ全体が空であること
を示す。一方、最後の動作が書き込み動作であれば、Ｆ
ＩＦＯ全体が満杯であることを示す。この二つの状態を
区別するために、各モジュールの制御部は、ＥＭＰＴＹ
＊フラグを格納するＥＭＰＴＹ＊フリップフロップと、
ＦＵＬＬ＊フラグを格納するＦＵＬＬ＊フリップフロッ
プとを備えている。いずれかのモジュールのＥＭＰＴＹ
＊フラグがアサートされた場合は、ＦＩＦＯ全体が空で
あり、いずれかのモジュールのＦＵＬＬ＊フラグがアサ
ートされた場合は、ＦＩＦＯ全体が満杯である。
【００１８】あるモジュールｉにおいて、ＷＰｉが０→
１に変化したとき、ＦＵＬＬ＊の値が、ＲＰｉをラッチ
することにより得られる。もし、このときに、ＲＰｉが
１であれば、ＦＵＬＬ＊は１であり、書き込みポインタ
信号がＦＩＦＯを前述したように回り、読みだしポイン
タ信号に追い着いたことにより、全体としてＦＩＦＯが
満杯になったことを示す。この満杯の状況は、次の読み
だし動作が行われると解消される。すなわち、この時、
フリップフロップＲＰｉは１から０に変化され、モジュ
ールｉのＦＵＬＬ＊は０にリセットされる。同様に、モ
ジュールｉにおいて、ＲＰｉが０から１に変化した時
に、このモジュールの書き込みポインタ信号ＷＰｉの出
力をラッチすることにより、ＥＭＰＴＹ＊フラグの値が
定められる。このとき、もし、ＷＰｉが論理１であれ
ば、ＥＭＰＴＹ＊＝１となり、読みだしポインタ信号が
ＦＩＦＯの各モジュールを前述したように回り、書き込
みポインタ信号に追い着いたことにより、全体としてＦ
ＩＦＯは空になったことを示している。この空の状況
は、次の書き込みが行われると解消される。すなわち、
この時、ＷＰｉは１から０に変化され、モジュールｉの
ＥＭＰＴＹ＊フラグは０にリセットされる。
【００１９】要するに、本発明は、複数のＦＩＦＯモジ
ュールにより形成されたＦＩＦＯを提供する。ＦＩＦＯ
の制御系は、個々のモジュールに分配される。各モジュ
ールの制御部のモジュラー的性質より、所望数のモジュ
ールを接続して任意サイズのＦＩＦＯを構成することが
できるようになる。また、各モジュールの制御部は、単
純で、効率的で、集積回路内に構築に適している。
【００２０】
【実施例】以下、本発明の一実施例に係るＦＩＦＯにつ
いて説明する。
【００２１】図３に、本実施例に係るＦＩＦＯ２０を示
す。
【００２２】図示するように、本実施例に係るＦＩＦＯ
２０は、複数のモジュール２２より形成されている。各
モジュール２２には、０、１、２、、Ｎと番号を付す。
各モジュール２２は、データを記憶するメモリ部２４
と、制御部２６より構成されている。制御部２６は、対
応するメモリ部２４へのデータの書き込みとメモリ部２
４よりのデータの読みだしを制御する。図中のＤＡＴＡ
ＩＮは、クロック信号ＣＫＩＮで定まるタイミングでメ
モリ部２４に書き込まれるデータを示している。また、
ＤＡＴＡＯＵＴは、クロック信号ＣＫＯＵＴで定まるタ
イミングでメモリ部２４より読みだされたデータを示し
ている。
【００２３】後に詳述するように、０〜Ｎの各モジュー
ルの制御部２６は、全体のＦＩＦＯ構造についてのコン
トロールユニット２８となるように、協調して動作す
る。また、図３に示すように、各制御部２６はコントロ
ールユニット２８を形成するよう、特にリング状に接続
されている。コントロールユニット２８は、全体として
のＦＩＦＯ２０が満杯もしくは空の場合に、それぞれＦ
ＵＬＬ信号、ＥＭＰＴＹ信号を出力する。
【００２４】次に、図４に、図３に示したＦＩＦＯ２０
のｉ段目を構成するモジュール２２の内部構成を示す。
ｉ段目を構成するモジュールをモジュールｉとして説明
する。
【００２５】図４に示すように、モジュール２２は、メ
モリ部２４と制御部２６より成る。そして、メモリ部２
４は記憶手段３２と、第１ゲート手段３４と、第２ゲー
ト手段３６を有している。書き込みポインタ信号がライ
ン３５を介して第１ゲート手段３４に供給されると、デ
ータＤＡＴＡＩＮが記憶手段３２に書き込まれる。ま
た、読みだしポインタ信号がライン３７を介して第２ゲ
ート手段３６に供給されると、データＤＡＴＡＯＵＴが
記憶手段３２から読みだされる。
【００２６】モジュールｉの制御部２６は、書き込みポ
インタ信号をライン３５に出力する書き込みポインタフ
リップフロップＷＰ（ｉ）４１と、読みだしポインタ信
号をライン３７に出力する読みだしポインタフリップフ
ロップＲＰ（ｉ）４２と、ＦＩＦＯ２０全体が満杯にな
ったときにＦＵＬＬ＊フラッグをライン５３にセットす
るＦＵＬＬ＊フリップフロップ４３と、ＦＩＦＯ２０全
体が空になったときにＥＭＰＴＹ＊フラッグをライン５
４にセットするＥＭＰＴＹ＊フリップフロップ４４とを
有している。
【００２７】ＦＩＦＯ２０の全てのモジュール２２のフ
リップフロップＷＰ４１はリング状に接続されている。
１度に一つのＷＰのみが論理１に設定され一つの記憶手
段３２のみがデータを受け取れるように、論理１の書き
込みポインタ信号がこのリング上を、順次、フリップフ
ロップＷＰからフリップフロップＷＰへと渡される。こ
のように、フリップフロップＷＰのリング上を、書き込
みポインタ信号を周回させることにより、メモリ部２４
にデータをシーケンシャルに書き込んでいくことができ
る。ここで、このようなリングを形成するために、モジ
ュールｉのフリップフロップＷＰ（ｉ）４１の入力６１
を、モジュールｉー１のフリップフロップＷＰ（ｉー
１）の出力に接続し、ライン３５を介して第１ゲート手
段３４に接続されているフリップフロップＷＰ（ｉ）４
１の出力６３を、モジュールｉ＋１のフリップフロップ
ＷＰ（ｉ＋１）の入力にも接続している。また、フリッ
プフロップＷＰ４１は、クロック信号ＣＫＩＮを受け取
る入力６２を有している。
【００２８】一方、ＦＩＦＯ２０の全てのモジュール２
２のフリップフロップＲＰ４２もリング状に接続されて
いる。そして、１度に一つのＲＰのみが論理１に設定さ
れ一つの記憶手段３２からデータを読みだせるように、
論理１の読みだしポインタ信号がこのリング上を、順
次、フリップフロップＲＰからフリップフロップＲＰへ
と渡される。このように、フリップフロップＲＰのリン
グ上を、読みだしポインタ信号を周回させることによ
り、データをメモリ部２４よりシーケンシャルに読みだ
すことができる。ここで、このようなリングを形成する
ために、ｉ段目のモジュールｉのフリップフロップＲＰ
（ｉ）４２の入力７２を、モジュールｉー１のフリップ
フロップＲＰ（ｉー１）の出力に接続し、ライン３７を
介して第２ゲート手段３６に接続されているフリップフ
ロップＲＰ（ｉ）４１の出力７３を、モジュールｉ＋１
のフリップフロップＲＰ（ｉ＋１）の入力にも接続して
いる。また、フリップフロップＲＰ４２は、クロック信
号ＣＫＯＵＴを受け取る入力７２を有している。
【００２９】時として、同モジュールのフリップフロッ
プＷＰ４２とフリップフロップＲＰに論理１が同時にセ
ットされることがある。この場合は、全体としてのＦＩ
ＦＯ２０が満杯であるか、空であることを示している。
また、この場合において、最後の動作が読みだしであれ
ば全体としてのＦＩＦＯ２０が空であることを意味して
いる。一方、最後の動作が書き込みであれば全体として
のＦＩＦＯ２０が満杯であることを意味している。そこ
で、この２つの状態を区別するために、図４のモジュー
ルｉの制御部２６は、ＦＵＬＬ＊フラグを格納するＦＵ
ＬＬ＊フリップフロップ４３と、ＥＭＰＴＹ＊フラグを
格納するＥＭＰＴＹ＊フリップフロップ４４を備えてい
る。モジュールｉのＦＵＬＬ＊フラグがアサートされた
場合は全体としてのＦＩＦＯ２０が空であることを示
し、モジュールｉのＥＭＰＴＹ＊フラグがアサートされ
た場合は全体としてＦＩＦＯ２０が満杯であることを示
している。
【００３０】すなわち、モジュールｉにおいては、ＦＵ
ＬＬ＊フリップフロップ４３の入力８２に与えられる書
き込みポインタ信号が０から１に変化した時に、ＦＵＬ
Ｌ＊フリップフロップ４３が、入力８１を介して、読み
だしポインタフリップフロップＲＰｉ４２の出力をラッ
チすることにより、ＦＵＬＬ＊フラグの値が定められ
る。このとき、もし、読みだしポインタフリップフロッ
プＲＰｉ４２の論理状態が１であれば、ＦＵＬＬ＊フラ
グは１となり、書き込みポインタ信号がＦＩＦＯ２０の
各モジュールを前述したように回り、読みだしポインタ
信号に追い着いたことにより、全体としてＦＩＦＯ２０
が満杯になったことを示す。
【００３１】この満杯の状況は、次の読みだしが行われ
ると解消される。すなわち、この時、フリップフロップ
ＲＰｉ４２は１から０に変化され、モジュールｉのＦＵ
ＬＬ＊フリップフロップ４３の内容ＦＵＬＬ＊は０にリ
セットされる。
【００３２】同様に、モジュールｉにおいて、ＥＭＰＴ
Ｙ＊フリップフロップ４４の入力８３に与えられる読み
だしポインタ信号が０から１に変化した時に、ＥＭＰＴ
Ｙ＊フリップフロップ４４が、入力８５を介して、書き
込みポインタフリップフロップＷＰｉ４１の出力をラッ
チすることにより、ＥＭＰＴＹ＊フラグの値が定められ
る。このとき、もし、書き込みポインタが論理１であれ
ば、ＥＭＰＴＹ＊＝１となり、読みだしポインタ信号が
ＦＩＦＯ２０の各モジュールを前述したように回り、書
き込みポインタ信号に追い着いたことにより、全体とし
てＦＩＦＯ２０は空になったことを示している。この空
の状況は、次の書き込みが行われると解消される。すな
わち、この時、フリップフロップＷＰｉ４１は１から０
に変化され、モジュールｉのＥＭＰＴＹ＊フラグは０に
リセットされる。
【００３３】モジュールｉのＦＵＬＬ＊フリップフロッ
プ４３の出力５３のＦＵＬＬフラグは、モジュールｉー
１より送られたＦＵＬＬ＊フラグと、排他的論理和（Ｘ
ーＯＲ）ゲート９１で演算される。排他的論理和ゲート
９１の出力は、モジュールｉ＋１の排他的論理和ゲート
９１に相当する排他的論理和ゲートの入力に接続され
る。また、同様に、モジュールｉのＥＭＰＴＹ＊フリッ
プフロップ４４の出力５４のＥＭＰＴＹフラグは、モジ
ュールｉー１のＥＭＰＴＹ＊フラグと、排他的論理和
（ＸーＯＲ）ゲート９２で演算される。排他的論理和ゲ
ート９２の出力は、ｉ＋１段目のモジュールｉ＋１の排
他的論理和ゲート９２に相当する排他的論理和ゲートの
入力に接続される。
【００３４】次に、本実施例に係るＦＩＦＯの、より詳
細な構成を図５〜図８に分割して示す。
【００３５】図５は、ＦＩＦＯの左上１／４部分を、図
６は右上１／４部分を、図７は左下１／４部分を、図８
は右下１／４部分を示す。
【００３６】図５〜図８のＦＩＦＯ１００は、４バイト
のデータを格納することができる。１バイトの読みだし
データは、１度の読みだし動作で読みだされ、１バイト
の書き込みデータは、１度の書き込み動作で書き込まれ
る。読みだし動作と書き込み動作は、完全に非同期に行
われる。
【００３７】図５〜図８中において、ＦＩＦＯ１００の
上部１０２は、データの入出力を行う部位であり、１Ｄ
００１〜１Ｄ４７４の符号を付して示す。なお、図中に
おいては、煩雑となるのを避けるため、符号１Ｄ１０１
〜１Ｄ４７４までの符号のうち１部の符号は省略して示
したが、１Ｄｎｎｎの下３桁目はモジュ−ルの段目を、
下２桁目はモジュ−ル内の担当ビット番号を、最下位桁
は、それぞれが１ビットのデータを格納するメモリセル
内の素子番号を示す。
【００３８】また、下の制御部は１０４は、読みだしポ
インタ信号や書き込みポインタ信号やＦＵＬＬ＊フラグ
やＥＭＰＴＹ＊フラグを処理する部位であり、１Ｃ００
１〜１Ｃ４１１までの符号を付して示す。
【００３９】図５〜図８のＦＩＦＯ１００は、０、１、
２、３の番号を付した４つのモジュールより成る。各モ
ジュールは、メモリ部１１０、１１１、１１２、１１３
と、これにそれぞれ対応する制御部１２０、１２１、１
２２、１２３を有している。また、各メモリ部は、１バ
イトのデータ用のメモリを有している。すなわち、各メ
モリ部は、並列に配置された８個の１ビットメモリ素子
１１４を有している。
【００４０】あるモジュールにおいて、メモリ素子１１
４にデータを書き込むためには、接続されているゲート
素子１１５を書き込みポインタ信号によってイネーブル
にする必要がある。同様に、メモリ素子１１４からデー
タを読みだすためには、接続されているゲート素子１１
６を読みだしポインタ信号によってイネーブルにする必
要がある。また、この際、データは１バイト単位に書き
込み／読みだすので、同じ１つのモジュール内の全ての
ゲート素子１１４／ゲート素子１１５はパラレルにイネ
ーブルとする。なお、図５〜図８のＦＩＦＯ１００にお
いては、メモリ部１１０、１１１、１１２、１１３に書
き込まれるところの、１バイトを構成する８ビットのデ
ータは、並列に配置された８個のインバータ１１７によ
って反転されている。
【００４１】図５〜図８において、ＤＡＴＡＩＮ（７：
０）は、ＦＩＦＯ１００に書き込まれる一バイトのデー
タを表し、ＤＡＴＡＯＵＴ（７：０）は、ＦＩＦＯ１０
０から読みだされた１バイトのデータを表している。書
き込み動作および読みだし動作は、ＦＩＦＯ１００の制
御部１０４に供給されるＷＤＮ信号およびＲＤＮ信号に
よって、それぞれ制御される。ＷＮＤ信号が論理０であ
るときに、１バイトのデータＤＡＴＡＩＮ（７：０）が
ＦＩＦＯ１００のトップに書き込まれる。また、ＲＤＮ
信号が論理０であるときに、１バイトのデータＤＡＴＡ
ＯＵＴ（７：０）がＦＩＦＯ１００のボトムより読みだ
される。ＦＩＦＯ１００のトップとは、次にデータが書
き込まれるモジュールの位置を意味し、ＦＩＦＯ１００
のボトムとは、次にデータが読みだされるデータを記憶
しているモジュールの位置を意味する。
【００４２】図５〜図８のＦＩＦＯ１００において、読
みだし動作は、読みだしポインタＲＰ０、ＲＰ１、ＲＰ
２、ＲＰ３を利用して行う。また、書き込み動作は、書
き込みポインタＷＰ０、ＷＰ１、ＷＰ２、ＷＰ３を利用
して行う。読みだしポインタＲＰ０と書き込みポインタ
ＷＰ０はモジュール０に関係している。同様に、読みだ
しポインタＲＰ１と書き込みポインタＷＰ１はモジュー
ル１に関係し、読みだしポインタＲＰ２と書き込みポイ
ンタＷＰ２はモジュール２に関係し、読みだしポインタ
ＲＰ３と書き込みポインタＷＰ３はモジュール３に関係
している。論理１を示す読みだしポインタ（ＲＰ０、Ｒ
Ｐ１、ＲＰ２、ＲＰ３）は、１度に一つのみであり、残
りは論理０を示す。論理１の読みだしポインタは、次の
読みだし動作で１バイトのデータが読みだされるところ
のＦＩＦＯのボトムを示す。また、論理１を示す書き込
みポインタ（ＷＰ０、ＷＰ１、ＷＰ２、ＷＰ３）は、１
度に一つのみであり、残りは論理０を示し、論理１の書
き込みポインタは、次の書き込み動作で１バイトのデー
タが書き込まれるところのＦＩＦＯのトップを示す。
【００４３】各書き込みポインタは、前記リング構造上
で相互に接続している。１度の書き込み動作が終了する
と、ＷＰ０からＷＰ１へ、ＷＰ１からＷＰ２へ、ＷＰ２
からＷＰ３へ、ＷＰ３からＷＰ０へというシーケンス
で、各書き込みポインタは論理値１をリング上、次のモ
ジュールに渡し、自身は論理値０となる。読みだしポイ
ンタも書き込みポインタの動作と同様になるように、書
き込みポインタ同様リング条に構築されている。
【００４４】ＦＩＦＯ１００の制御部１０４はＦＵＬＬ
信号とＥＭＰＴＹ信号を生成する。ＦＩＦＯのボトムが
同時にトップでもある場合、先に述べたように２つの可
能性がある。最後の動作が読みだし動作であった場合に
は、ＦＩＦＯの全てのデータが読みだされたことを意味
するので、ＦＩＦＯが空であり、ＥＭＰＴＹ信号が１に
セットされる。その他の場合には、ＥＭＰＴＹ信号は０
にセットされる。反対に、最後の動作が書き込み動作で
あった場合には、ＦＩＦＯが読みだされたいない新たな
４組のデータを記憶していることを意味するので、ＦＩ
ＦＯは満杯であり、ＦＵＬＬ信号が１にセットされる。
その他の場合には、ＦＵＬＬ信号は０にセットされる。
この二つの状態を区別するために、各ＦＩＦＯモジュー
ルには、ＦＵＬＬ＊とＥＭＰＴＹ＊の２つのフラグが与
えられている。もし、４つのモジュール０、１、２、３
のうちの一つのモジュールで、ＦＵＬＬ＊＝１であれ
ば、このモジュールがＦＩＦＯの満杯を検出したことに
なる。これにより、全体としてのＦＩＦＯは、ＦＵＬＬ
＝１を示す。また、４つのモジュール０、１、２、３の
うちの一つのモジュールで、ＥＭＰＴＹ＊＝１であれ
ば、このモジュールがＦＩＦＯの空を検出したことにな
る。これにより、全体としてのＦＩＦＯは、ＥＭＰＴＹ
＝１を示す。
【００４５】全てのモジュールにおいて、書き込みポイ
ンタＷＰ、読みだしポインタＲＰ、ＦＵＬＬ＊、ＥＭＰ
ＴＹ＊は、全てフリッップフロップとして実現されてい
る。起動時、ＦＩＦＯ１００は、モジュール０において
書き込みポインタＷＰ０＝１、読みだしポインタＲＰ０
＝０、ＥＭＰＴＹ＊＝１、ＦＵＬＬ＊＝１となり、ＦＩ
ＦＯ１００全体において、ＥＭＰＴＹＴ＝１となるよう
な初期状態にセットされる。また、他のモジュールの全
てのフリップフロップは論理０にセットされる。
【００４６】図５〜図８のＦＩＦＯ１００は、モジュー
ル０、１、２、３に加えて、いくらかの論理部分を備え
ている。１Ｃ００１、１Ｃ００２はＮＯＲゲートであ
り、（１）ＦＩＦＯがリセットされている時に、ＷＲＮ
とＲＤＮをデゼーブルにする機能、（２）ＦＩＦＯがＥ
ＭＰＴＹ＝１の状態の時に、既に読みだしたデータを、
また読みださないように、読みだし動作をデゼーブルに
する機能、（３）さらにデータがＦＩＦＯの記憶されな
いように、書き込み動作をデゼーブルにする機能の３つ
の機能を担っている。本ＦＩＦＯは、ノンオーバラップ
クロッキング（ｎｏｎーｏｖｅｒｌａｐ ｃｌｏｃｋｉ
ｎｇ）方式を用いる。たとえば、１Ｃ００３、１Ｃ００
４は、書き込み動作と読みだし動作のための、ノンオー
バラップなクロックを生成している。１Ｄ００１〜１Ｄ
００８（インバータ１１７）は先に述べたように、ＤＡ
ＴＩＮ（７：０）を反転するために用いられる。この操
作は、メモリ素子１１４が入力から出力までのプロセス
中に各ビットを１度反転させるために必要な操作であ
り、ＤＡＴＡＩＮ（７：０）とＤＡＴＡＯＵＴ（７：
０）の極性を一致させるために、極性を初めにＤＡＴＡ
ＩＮ（７：０）のところで反転させているのである。
【００４７】ＲＥＳＥＴ＝１のときに、ＦＩＦＯに初期
値をセットするために、モジュール０は他のモジュール
と多少異なっている。ＲＥＳＥＴ＝１のとき、読みだし
ポインタをＲＰ０＝１、ＲＰ１＝ＲＰ２＝ＲＰ３＝０に
セットし、書き込みポインタをＷＲＰ０＝１、ＷＰ１＝
ＷＰ２＝ＷＰ３＝０にセットするために、論理値１が、
フリップフロップ１Ｃ１０１、１Ｃ１０２に送られ、論
理値０がフリップフロップ１Ｃ２０１、１Ｃ２０２、１
Ｃ３０１、１Ｃ３０２、１Ｃ４０１、１Ｃ４０２に送ら
れる。モジュール０において、ＲＰ０＝１、ＷＰ＝１と
なるので、１Ｃ１０５＝１Ｃ１０７＝０、１Ｃ１０６＝
１Ｃ１０８＝１とすることができ、このとき、フリップ
フロップ１Ｃ１０３と１Ｃ１０４に信号がラッチされ
る。フリップフロップ１Ｃ１０３と１Ｃ１０４にラッチ
される信号の値は、１Ｃ１０６＝０によって定まり、１
Ｃ１０９（ＥＭＰＴＹ＊）＝１、１Ｃ１１０（ＦＵＬＬ
＊）＝０となる。他のモジュールについては、ＲＥＳＥ
Ｔ＝１であれば、１Ｃ２０５＝１Ｃ２０７＝１Ｃ３０５
＝１Ｃ３０７＝１Ｃ４０５＝１Ｃ４０７＝０、１Ｃ２０
６＝１Ｃ２０８＝１Ｃ３０６＝１Ｃ３０８＝１Ｃ４０６
＝１Ｃ４０８＝１となり、このとき、フリップフロップ
１Ｃ２０３、１Ｃ２０４、１Ｃ３０３、１Ｃ３０４、１
Ｃ４０３、１Ｃ４０４に信号がラッチされる。ここで、
ＷＰ１＝ＷＰ２＝ＷＰ３＝０、ＲＰ１＝ＲＰ２＝ＲＰ３
＝０であるので、ラッチされた信号は、これよりＥＭＰ
ＴＹ＊（１Ｃ２０９、１Ｃ３０９、１Ｃ４０９）＝０、
ＦＵＬＬ＊（１Ｃ２１０、１Ｃ３１０、１Ｃ４１０）＝
０とする。このように、ＦＩＦＯの各初期値が設定され
る。
【００４８】先に述べたように、各モジュールの込みポ
インタと読みだしポインタは、それぞれ、リング構造上
で相互に接続されている。すなわち、フリップフロップ
１Ｃ１０１の出力ＷＰ０は、フリップフロップ１Ｃ２０
１の入力端子に接続し、その出力ＷＰ１は、フリップフ
ロップ１Ｃ３０１の入力端子に接続し、その出力ＷＰ２
は、フリップフロップ１Ｃ４０１の入力端子に接続し、
その出力ＷＰ３は、フリップフロップ１Ｃ１０１の入力
端子に戻されている。そして、過去込み動作が完了した
際（１Ｃ００７：０→１、１Ｃ００８：１→０）、各フ
リップフロップ１Ｃ１０１、１Ｃ２０１、１Ｃ３０１、
１Ｃ４０１は、入力する信号をラッチする。また、ＷＰ
０、ＷＰ１、ＷＰ２、ＷＰ３のうちの一つのみが論理１
にセットされているので、書き込み動作完了後、この論
理値１が次のモジュールに移ることになる。同様に、論
理１の読みだし信号は、読みだし終了後、次のモジュー
ルに送られる。
【００４９】書き込み動作において、書き込みポインタ
が論理１にセットされているモジュール０、１、２、３
は、ＤＡＴＡＩＮ（７：０）のデータを、対応するメモ
リ部１１０、１１１、１１２、１１３内に記憶する。Ｗ
Ｐ１＝１で、ＷＰ０＝ＷＰ２＝ＷＰ３＝０とすると、書
き込み動作中、１Ｃ００８＝１となると、１Ｃ２２０＝
１、１Ｃ１２０＝１Ｃ３２０＝１Ｃ４２０＝０となり、
ＤＡＴＡＩＮ（７：０）のデータを、対応するメモリ部
１１０、１１１、１１２、１１３内に記憶されるよう、
１Ｄ２０１、１Ｄ２１１、１Ｄ２２１、、、１Ｄ２７１
が開く。同様に、読みだし動作において、読みだしポイ
ンタが論理１のモジュールは、対応するメモリ部内の信
号を、ＤＡＴＡＯＵＴ（７：０）に開放する。
【００５０】いずれのモジュール０、１、２、３でも、
書き込みポインタが０→１に変化する際に、同モジュー
ルの読みだしポインタの値をラッチすることによりＦＵ
ＬＬ＊の値を得ることができる。もし、このとき、読み
だしポインタの値が１であれば、ＦＵＬＬ＊＝１とな
り、書き込みポインタ信号がＦＩＦＯの各モジュールを
前述したように回り、読みだしポインタ信号に追い着い
たことにより、全体としてＦＩＦＯが満杯になったこと
を示す。たとえば、モジュール１において、ＲＰ１＝
１、ＷＰ１＝０、ＷＰ０＝１の場合を考えると、書き込
み動作が完了（モジュール０へデータが書き込まれ
る）、すなわち、１Ｃ００７：０→１、１Ｃ００８：１
→０となると、この際、フリップフロップ１Ｃ２０１
は、ＷＰ０の値をラッチし、ＷＰ１＝１となる。そし
て、１Ｃ２０５：１→０、１Ｃ２０６：０→１となり、
フリップフロップ１Ｃ２０３は、１Ｃ２０８の値をラッ
チし、１Ｃ２１０（ＦＵＬＬ＊）＝１となる。その後、
次の読みだし動作が完了し、読みだしポインタが移動
し、ＲＰ１＝０、１Ｃ２１１＝１となり、フリップフロ
ップ１Ｃ２０３がリセットされると、１Ｃ２１０（ＦＵ
ＬＬ＊）＝０となり、これによりＦＩＦＯのＦＵＬＬ信
号が解除される。ＥＭＰＴＹ＊（１Ｃ２０９等）の値の
決定も、この同様な実行手順が適用され、同様な動作結
果が得られる。
【００５１】なお、以上説明してきた実施例は、本発明
の一例示にすぎず、当業者であれば、本発明の意図や展
望よりそれることなく、数々の実施態様を得ることがで
きる。
【００５２】
【発明の効果】以上のように、本発明によれば、単純
に、適当な数のモジュールを接続することにより任意サ
イズのＦＩＦＯが提供できるＦＩＦＯモジュールを提供
することができる。また、このようなＦＩＦＯモジュー
ルであって、単純かつ効率よく分配された、集積回路内
に構築しやすい制御部を有するＦＩＦＯモジュールを提
供することができる。
【図面の簡単な説明】
【図１】従来のＦＩＦＯを示すブロック図である。
【図２】従来のＦＩＦＯの内部構成を示すブロック図で
ある。
【図３】本発明の一実施例に係る、複数のＦＩＦＯモジ
ュールより形成されたＦＩＦＯの構成を示すブロック図
である。
【図４】ＦＩＦＯモジュールの内部構成を示すブロック
図である。
【図５】ＦＩＦＯの内部回路を示す回路図の左上１／４
部分である。
【図６】ＦＩＦＯの内部回路を示す回路図の右上１／４
部分である。
【図７】ＦＩＦＯの内部回路を示す回路図の左下１／４
部分である。
【図８】ＦＩＦＯの内部回路を示す回路図の右下１／４
部分である。
【符号の説明】
２０ ＦＩＦＯ ２２ モジュール２２ ２４ メモリ部 ２６ 制御部 ３２ 記憶手段 ３４ 第１ゲート手段 ３６ 第２ゲート手段３６ ４１ 書き込みポインタフリップフロップＷＰ ４２ ポインタフリップフロップＲＰ ４３ ＦＵＬＬ＊フリップフロップ ４４ ＥＭＰＴＹ＊フリップフロップ

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
    Ｏｕｔ ｍｅｍｏｒｙ）であって、 シーケンシャルに接続された複数のモジュールを有し、 前記モジュールは、制御部と、データを記憶するメモリ
    部とを有し、 前記各モジュールの制御部は、 セットされているときに、対応するメモリ部へのデータ
    を書き込みを可能とする書き込みポインタを出力する第
    １のフリップフロップと、セットされているときに、対
    応するメモリ部よりのデータの読みだしを可能とする読
    みだしポインタを出力する第２のフリップフロップと、
    ＦＩＦＯが満杯であることを示す第１のフラグを出力す
    る第３のフリップフロップと、ＦＩＦＯが空であること
    を示す第２のフラグを出力する第４のフリップフロップ
    とを有し、 前記各モジュールの各第１のフリップフロップは、デー
    タが各モジュールのメモリ部にシーケンシャルに書き込
    まれるよう、各モジュールの前記書き込みポインタがシ
    ーケンシャルにセットされるように、リング状に接続さ
    れ、 前記各モジュールの各第２のフリップフロップは、デー
    タが各モジュールのメモリ部よりシーケンシャルに読み
    だされるよう、各モジュールの前記読みだしポインタが
    シーケンシャルにセットされるように、リング状に接続
    されていることを特徴とするＦＩＦＯ。
  2. 【請求項２】請求項１記載のＦＩＦＯであって、 前記メモリ部へのデータの書き込みと、前記メモリ部よ
    りのデータの読みだしは非同期に行われることを特徴と
    するＦＩＦＯ。
  3. 【請求項３】請求項２記載のＦＩＦＯであって、 １度に、ＦＩＦＯの１つのモジュールの書き込みポイン
    タのみがセットされ、１度に、ＦＩＦＯの１つのモジュ
    ールの読みだしポインタのみがセットされることを特徴
    とするＦＩＦＯ。
  4. 【請求項４】請求項１記載のＦＩＦＯであって、 前記複数のモジュールのうちの、あるモジュールにおい
    て、当該モジュールの読みだしポインタがセットされて
    おり、かつ、当該モジュール書き込みポインタがセット
    状態に変化したときに、ＦＩＦＯが満杯であることを示
    すよう、当該モジュールの前記第１のフラグがセットさ
    れることを特徴とするＦＩＦＯ。
  5. 【請求項５】請求項４記載のＦＩＦＯであって、 前記複数のモジュールのうちの、あるモジュールにおい
    て、当該モジュールの書き込みポインタがセットされて
    おり、かつ、当該モジュール読みだしポインタがセット
    状態に変化したときに、ＦＩＦＯが空であることを示す
    よう、当該モジュールの前記第２のフラグがセットされ
    ることを特徴とするＦＩＦＯ。
  6. 【請求項６】ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ
    Ｏｕｔ ｍｅｍｏｒｙ）であって、 シーケンシャルに接続された複数のモジュールを有し、 前記複数のモジュールの各々は、データを記憶する１つ
    のメモリ部と、前記メモリ部へのデータの書き込みおよ
    び前記メモリ部よりのデータの読みだしを制御する１つ
    の制御部とをそれぞれ有し、 前記各モジュールの制御部は、対応するメモリ部へのデ
    ータを書き込みを可能とする書き込みポインタを生成す
    る手段と、対応するメモリ部よりのデータの読みだしを
    可能とする読みだしポインタを生成する手段と、当該Ｆ
    ＩＦＯが空になったか否かおよび満杯になったか否かを
    判定する手段とを有し、 前記複数のモジュールの制御部は、データが各モジュー
    ルのメモリ部にシーケンシャルに書き込まれ、データが
    各モジュールのメモリ部よりシーケンシャルに読みださ
    れるように、相互に接続され、 前記ＦＩＦＯが空になったか否かおよび満杯になったか
    否かを判定する手段は、前記ＦＩＦＯが満杯であること
    を示すための第１のフラグをセットする手段としての第
    ３のフリップフロップと、前記ＦＩＦＯが空であること
    を示すための第 ２のフラグをセットする手段としての第
    ４のフリップフロップとを備えている ことを特徴とする
    ＦＩＦＯ。
  7. 【請求項７】請求項６記載のＦＩＦＯであって、 各モジュールの制御部は、 前記書き込みポインタを生成する第１のフリップフロッ
    プと、前記読みだしポインタを生成する第２のフリップ
    フロップとを有していることを特徴とするＦＩＦＯ。
  8. 【請求項８】請求項７記載のＦＩＦＯであって、 前記各モジュールの第１のフリップフロップは、リング
    状に接続されていることを特徴とするＦＩＦＯ。
  9. 【請求項９】請求項８記載のＦＩＦＯであって、 前記各モジュールの第２のフリップフロップは、リング
    状に接続されていることを特徴とするＦＩＦＯ。
  10. 【請求項１０】請求項６記載のＦＩＦＯであって、 前記第１のフラグをセットする手段は、前記読みだしポ
    インタが読みだしを可能とするようにセットされてお
    り、かつ、前記書き込みポインタが書き込みを可能とす
    るようにセットされる変化があったときに、ＦＩＦＯが
    満杯であることを示すことを特徴とするＦＩＦＯ。
  11. 【請求項１１】請求項１０記載のＦＩＦＯであって、 前記第２のフラグをセットする手段は、前記書き込みポ
    インタが書き込みを可能とするようにセットされてお
    り、かつ、前記読みだしポインタが読みだしを可能とす
    るようにセットされるように変化したときに、ＦＩＦＯ
    が空であることを示すことを特徴とするＦＩＦＯ。
  12. 【請求項１２】複数個をシーケンシャルに接続すること
    により、ＦＩＦＯ（Ｆｉｒｓｔ ＩｎＦｉｒｓｔ Ｏｕ
    ｔ ｍｅｍｏｒｙ）を形成するＦＩＦＯモジュールであ
    って、 データを記憶する１つのメモリ部と、前記メモリ部への
    データの書き込みおよび前記メモリ部よりのデータの読
    みだしを制御する１つの制御部とを有し、 前記制御部は、第１、第２、第３及び第４のフリップフ
    ロップを備え、 前記第１のフリップフロップは、前記接続のシーケンシ
    ャル上前後のモジュールにそれぞれ備えられている第１
    のフリップフロップに接続され、前記メモリ部へのデー
    タの書き込みを可能とする場合に第１の２値状態をと
    り、その他の場合は、第２の２値状態をとり、 前記第２のフリップフロップは、前記接続のシーケンシ
    ャル上前後のモジュールにそれぞれ備えられている第２
    のフリップフロップに接続され、前記メモリ部よりのデ
    ータの読みだしを可能とする場合に第１の２値状態をと
    り、その他の場合は、第２の２値状態をとり、 前記第３のフリップフロップは、前記第２のフリップフ
    ロップが前記第１の２値状態であり、かつ、前記第１の
    フリップフロップが前記第２の２値状態から前記第１の
    ２値状態に変化した場合に、当該ＦＩＦＯが満杯である
    ことを示す２値状態のうちの一方の状態にセットされ、 前記第４のフリップフロップは、前記第１のフリップフ
    ロップが前記第１の２値状態であり、かつ、前記第２の
    フリップフロップが前記第２の２値状態から前記第１の
    ２値状態に変化した場合に、当該ＦＩＦＯが空であるこ
    とを示す２値状態のうちの一方の状態にセットされるこ
    とを特徴とするＦＩＦＯモジュール。
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