JP3027765B2 - 時刻機構制御装置 - Google Patents
時刻機構制御装置Info
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- JP3027765B2 JP3027765B2 JP02280348A JP28034890A JP3027765B2 JP 3027765 B2 JP3027765 B2 JP 3027765B2 JP 02280348 A JP02280348 A JP 02280348A JP 28034890 A JP28034890 A JP 28034890A JP 3027765 B2 JP3027765 B2 JP 3027765B2
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Description
【発明の詳細な説明】 〔概要〕 パイプライン処理における時刻機構制御装置に関し、 少ないハードウェア量で、時刻機構を構成することを
目的とし、 刻時パルスにより時刻データが更新される複数バイト
の時刻機構と、基準時刻データを上位バイト単位と下位
バイト単位に分けて２回のサイクルで書き込む書き込み
制御部と、時刻データを上位バイト単位と下位バイト単
位に分けて２回のサイクルで読み出す読み出し制御部と
を備えたパイプライン処理における時刻機構制御装置に
おいて、連続する２回の書き込み処理における最初の書
き込み開始と２回目の書き込み終了までの書き込み期間
に刻時パルスが入力されることを禁止する禁止パルス発
生器と、書き込期間に発生した刻時パルスが時刻機構に
入力されないようにして保留し、書き込み終了後に時刻
機構に入力される保留パルス発生器とを備え、書き込み
期間に発生した刻時パルスを保留し、書き込み終了後に
保留パルスを時刻機構に入力して時刻データを正しく更
新する構成を持つ。
目的とし、 刻時パルスにより時刻データが更新される複数バイト
の時刻機構と、基準時刻データを上位バイト単位と下位
バイト単位に分けて２回のサイクルで書き込む書き込み
制御部と、時刻データを上位バイト単位と下位バイト単
位に分けて２回のサイクルで読み出す読み出し制御部と
を備えたパイプライン処理における時刻機構制御装置に
おいて、連続する２回の書き込み処理における最初の書
き込み開始と２回目の書き込み終了までの書き込み期間
に刻時パルスが入力されることを禁止する禁止パルス発
生器と、書き込期間に発生した刻時パルスが時刻機構に
入力されないようにして保留し、書き込み終了後に時刻
機構に入力される保留パルス発生器とを備え、書き込み
期間に発生した刻時パルスを保留し、書き込み終了後に
保留パルスを時刻機構に入力して時刻データを正しく更
新する構成を持つ。
パイプライン処理によるコンピュータにおいて、時刻
を算出するための時刻機構制御装置に関する。
を算出するための時刻機構制御装置に関する。
コンピュータにおける時刻の算出は、時刻機構（時計
に該当するもの）を備え、基準となる時刻のデータを書
き込み（時計に時間をセットすることに該当する）、一
方時間測定の基準となる一定の時間間隔で発生する刻時
パルスを時刻機構に入力することにより時刻データを更
新するようにしている。そして、時刻機構上の時刻デー
タを読み出して現在時刻を算出するようにしている。
に該当するもの）を備え、基準となる時刻のデータを書
き込み（時計に時間をセットすることに該当する）、一
方時間測定の基準となる一定の時間間隔で発生する刻時
パルスを時刻機構に入力することにより時刻データを更
新するようにしている。そして、時刻機構上の時刻デー
タを読み出して現在時刻を算出するようにしている。
このような、時刻機構は、高速な処理を必要とするた
めハードウェアにより構成されているが、例えば８バイ
トの記憶装置により構成する場合、８バイトのデータを
８バイトのバスでアクセスを行うことは少なくとも128
本の入出力ピンを必要とし、ハードウェアにおけるIOピ
ンの数が多くなり望ましくない。
めハードウェアにより構成されているが、例えば８バイ
トの記憶装置により構成する場合、８バイトのデータを
８バイトのバスでアクセスを行うことは少なくとも128
本の入出力ピンを必要とし、ハードウェアにおけるIOピ
ンの数が多くなり望ましくない。
そのため、従来は８バイトの時刻データの場合、時刻
機構へのアクセスは４バイトにより行い、８バイトの時
刻機構の外に４バイトの書き込みデータもしくは読み出
しデータを保持するレジスタを設け、例えば書き込み処
理の場合、書き込みデータの上位４バイトを一時書き込
みレジスタに保持し、次のサイクルで送られてくる下位
４バイトの書き込みデータと共に、書き込みレジスタに
保持していた上位４バイトの書き込みデータを読み出し
て８バイトデータとして、時刻機構に書き込むようにし
ていた。
機構へのアクセスは４バイトにより行い、８バイトの時
刻機構の外に４バイトの書き込みデータもしくは読み出
しデータを保持するレジスタを設け、例えば書き込み処
理の場合、書き込みデータの上位４バイトを一時書き込
みレジスタに保持し、次のサイクルで送られてくる下位
４バイトの書き込みデータと共に、書き込みレジスタに
保持していた上位４バイトの書き込みデータを読み出し
て８バイトデータとして、時刻機構に書き込むようにし
ていた。
上記のような従来の方法は、時刻機構の外に別途にレ
ジスタを必要とし、ハードウェア量を増加させていた。
ジスタを必要とし、ハードウェア量を増加させていた。
本発明は、上記レジスタを必要とすることなく、簡単
なハードウェアを付加するだけで、時刻機構への４バイ
トアクセスにより時刻データの読み出し、書き込みを行
うことのできる時刻制御装置を提供するものである。
なハードウェアを付加するだけで、時刻機構への４バイ
トアクセスにより時刻データの読み出し、書き込みを行
うことのできる時刻制御装置を提供するものである。
パイプライン処理における従来の時刻制御方式を第６
図ないし第８図により説明する。
図ないし第８図により説明する。
第６図はメインパイプラインのブロックを示す図であ
る。
る。
図は６段のステートからなる場合を示し、Ｄサイクル
ではオペコードがデコードされ、GRスタック（汎用レジ
スタスタック）よりアドレス計算用のデータが読み出さ
れBR（ベースレジスタ）、XR（インデックスレジスタ）
にセットされる。ＡサイクルではBR、XRがEAG（有効ア
ドレス生成器）により加算され、有効アドレスとしてEA
R（有効アドレスレジスタ）にセットされる。Ｔサイク
ルでは有効アドレスがTLB（変換索引緩衝機構）により
実アドレスに変換されRAR（実アドレスレジスタ）にセ
ットされる。Ｂサイクルでは実アドレスによりLBS（ロ
ーカルバッファストレージであって、主記憶データのコ
ピーを保持し、高速にアクセスするために設ける）から
データが読み出されOWR（オペランドレジスタ）にセッ
トされる。Ｅサイクルでは演算が実行され、結果がRWR
（リザルトワードレジスタ）にセットされる。Ｗサイク
ルでは結果を様々なレジスタに書き込む。これらレジス
タはROB（レジスタオペランドバス）によりOWRに読み出
し、演算器におくることができる。またOWRはストアデ
ータバスにも接続されておりOWRからこれらレジスタの
内容を主記憶に格納することができる。
ではオペコードがデコードされ、GRスタック（汎用レジ
スタスタック）よりアドレス計算用のデータが読み出さ
れBR（ベースレジスタ）、XR（インデックスレジスタ）
にセットされる。ＡサイクルではBR、XRがEAG（有効ア
ドレス生成器）により加算され、有効アドレスとしてEA
R（有効アドレスレジスタ）にセットされる。Ｔサイク
ルでは有効アドレスがTLB（変換索引緩衝機構）により
実アドレスに変換されRAR（実アドレスレジスタ）にセ
ットされる。Ｂサイクルでは実アドレスによりLBS（ロ
ーカルバッファストレージであって、主記憶データのコ
ピーを保持し、高速にアクセスするために設ける）から
データが読み出されOWR（オペランドレジスタ）にセッ
トされる。Ｅサイクルでは演算が実行され、結果がRWR
（リザルトワードレジスタ）にセットされる。Ｗサイク
ルでは結果を様々なレジスタに書き込む。これらレジス
タはROB（レジスタオペランドバス）によりOWRに読み出
し、演算器におくることができる。またOWRはストアデ
ータバスにも接続されておりOWRからこれらレジスタの
内容を主記憶に格納することができる。
上記のような、パイプライン処理方式により、時刻機
構に基準時刻を書き込む場合、８バイトデータの時刻機
構への書き込みを、書き込みデータレジスタなしに、４
バイトアクセスにより行うと、時刻機構上のデータを更
新してゆく刻時パルスは、書き込み制御信号と非同期で
あるため、例えば、８バイトデータのうち上位４バイト
データを書き込んだのちに、下位４バイトデータを書き
込む間に、刻時パルスが時刻機構に入力され、正確に書
き込まれない場合がある。
構に基準時刻を書き込む場合、８バイトデータの時刻機
構への書き込みを、書き込みデータレジスタなしに、４
バイトアクセスにより行うと、時刻機構上のデータを更
新してゆく刻時パルスは、書き込み制御信号と非同期で
あるため、例えば、８バイトデータのうち上位４バイト
データを書き込んだのちに、下位４バイトデータを書き
込む間に、刻時パルスが時刻機構に入力され、正確に書
き込まれない場合がある。
例えば、書き込み前に、下位４バイトにオールゼロの
データが書き込まれていた場合、データを書き込んだ後
に、下位４バイトのデータを書き込むまでの間に、刻時
パルスが入力されると、下位４バイトがオールゼロに書
き換えられるとともに桁上げにより上位４バイトのデー
タが書き換えられてしまう。そのため、実際に書き込ま
れるデータと書き込もうとしたデータの間に食い違いを
生じ誤差を生じることとなる。
データが書き込まれていた場合、データを書き込んだ後
に、下位４バイトのデータを書き込むまでの間に、刻時
パルスが入力されると、下位４バイトがオールゼロに書
き換えられるとともに桁上げにより上位４バイトのデー
タが書き換えられてしまう。そのため、実際に書き込ま
れるデータと書き込もうとしたデータの間に食い違いを
生じ誤差を生じることとなる。
上位４バイトのデータを先に書き込む場合にも同様の
問題を生じることがある。
問題を生じることがある。
そこで、従来は、上位４バイトの書き込みデータを一
時保持する書き込みデータレジスタを設け、８バイトデ
ータを時刻機構に書き込むに先立って、上位４バイトの
書き込みデータを書き込みレジスタに保持し、次のサイ
クルにより送られてくる下位４バイトの書き込みデータ
と書き込みデータレジスタに保持した上位４バイトの書
き込みデータと共に、８バイトデータとして、同時に時
刻機構に書き込むようにしていた。
時保持する書き込みデータレジスタを設け、８バイトデ
ータを時刻機構に書き込むに先立って、上位４バイトの
書き込みデータを書き込みレジスタに保持し、次のサイ
クルにより送られてくる下位４バイトの書き込みデータ
と書き込みデータレジスタに保持した上位４バイトの書
き込みデータと共に、８バイトデータとして、同時に時
刻機構に書き込むようにしていた。
従来の時刻制御方式を第７図に示す。
図において、80は４バイト書き込みデータバス、81は
４バイトの書き込みデータレジスタ、82は８バイトデー
タの書き込み制御部であってセレクタよりなるもの、83
は８バイトの時刻機構であって、８バイトのレジスタよ
りなるもの、85は４バイトの読み出しデータレジスタ、
86は読み出し制御部、87は４バイト読み出しデータバ
ス、88は８バイトインクリメンタであって、常時、時刻
機構83の時刻データが入力されていて時刻機構に刻時パ
ルスが入力される度に、時刻機構にセットするもの、89
はオア回路であって、時刻機構83の書き込みに制御信号
（SEL_WD）もしくは時刻パルス（INC_PULSE）を入力し
て時刻機構83に入力するものである。
４バイトの書き込みデータレジスタ、82は８バイトデー
タの書き込み制御部であってセレクタよりなるもの、83
は８バイトの時刻機構であって、８バイトのレジスタよ
りなるもの、85は４バイトの読み出しデータレジスタ、
86は読み出し制御部、87は４バイト読み出しデータバ
ス、88は８バイトインクリメンタであって、常時、時刻
機構83の時刻データが入力されていて時刻機構に刻時パ
ルスが入力される度に、時刻機構にセットするもの、89
はオア回路であって、時刻機構83の書き込みに制御信号
（SEL_WD）もしくは時刻パルス（INC_PULSE）を入力し
て時刻機構83に入力するものである。
CE_WDR_HIは４バイトの書き込みデータレジスタの書
き込み制御信号、SEL_WDは８バイトの書き込みデータの
書き込み制御を行う書き込み制御信号、INC_PULSEは刻
時パルスであってハードウェアにより起動されるもので
ある。
き込み制御信号、SEL_WDは８バイトの書き込みデータの
書き込み制御を行う書き込み制御信号、INC_PULSEは刻
時パルスであってハードウェアにより起動されるもので
ある。
CE_RDR_HIは時刻機構83の上位４バイトのデータを読
み出して４バイトの読み出しデータレジスタ85に書き込
むための制御信号、SEL_RD_HIは４バイトの読み出しデ
ータレジスタを選択して４バイト読み出しデータバスに
乗せて出力するための制御信号、SEL_RD_LOWは時刻機構
83の下位４バイトのデータを選択して４バイト読み出し
データバスに乗せて出力するための制御信号である。
み出して４バイトの読み出しデータレジスタ85に書き込
むための制御信号、SEL_RD_HIは４バイトの読み出しデ
ータレジスタを選択して４バイト読み出しデータバスに
乗せて出力するための制御信号、SEL_RD_LOWは時刻機構
83の下位４バイトのデータを選択して４バイト読み出し
データバスに乗せて出力するための制御信号である。
なお、上記において、CE_WDR_HI、SEL_WD、CE_RDR_H
I、SEL_RD_HI、SEL_RD_LOWはマイクロプログラムにより
起動される信号である。
I、SEL_RD_HI、SEL_RD_LOWはマイクロプログラムにより
起動される信号である。
次に第７図に示す構成の動作を説明する。
まず、時刻機構83に時刻データを書き込む場合の動作
を考える。
を考える。
８バイトの書き込みデータのうち、先ず上位４バイト
のデータが４バイト書き込みバスにより送られてくるの
で、書き込み制御信号CE_WDR_HIにより制御されて（CE_
WDR_HIがオンになる）、書き込みデータレジスタ81に書
き込まれる。そして次のマシンサイクルで下位４バイト
の書き込みデータが４バイト書き込みデータバス80によ
り送られてくる。そのとき、書き込み制御信号SEL_WDが
書き込み制御部82と時刻機構83に入力される（SEL_WDが
オンになる）。そこで、上位４バイトの書き込みデータ
レジスタ81上のデータが読み出され、同時に４バイト書
き込みデータバス80により送られてきた下位バイトの書
き込みデータが時刻機構83に書き込まれる。
のデータが４バイト書き込みバスにより送られてくるの
で、書き込み制御信号CE_WDR_HIにより制御されて（CE_
WDR_HIがオンになる）、書き込みデータレジスタ81に書
き込まれる。そして次のマシンサイクルで下位４バイト
の書き込みデータが４バイト書き込みデータバス80によ
り送られてくる。そのとき、書き込み制御信号SEL_WDが
書き込み制御部82と時刻機構83に入力される（SEL_WDが
オンになる）。そこで、上位４バイトの書き込みデータ
レジスタ81上のデータが読み出され、同時に４バイト書
き込みデータバス80により送られてきた下位バイトの書
き込みデータが時刻機構83に書き込まれる。
８バイトインクリメンタ88には、時刻機構83の時刻デ
ータが入力され、１を加算する。そして、８バイトイン
クリメンタ上にデータ（常に時刻機構上のデータより１
多い）は、刻時パルスINC_PULSEが時刻機構83に入力さ
れる度に、時刻機構83にセットされる。
ータが入力され、１を加算する。そして、８バイトイン
クリメンタ上にデータ（常に時刻機構上のデータより１
多い）は、刻時パルスINC_PULSEが時刻機構83に入力さ
れる度に、時刻機構83にセットされる。
さらに、時刻を読み出す時は、最初、読み出し制御信
号CE_RDR_HIに制御されて（CE_RDR_HIがオンになる）時
刻機構83の上位バイトのデータが読み出しレジスタに読
み出され、そのとき同時に読み出し制御信号SEL_RD_LOW
により制御されて（SEL_RD_LOWがオンになる）、読み出
し制御部86が下位４バイトのデータを選択して、４バイ
トの読み出しデータバス上に乗せて転送する。そして、
次のマシンサイクルにおいて、読み出し制御信号SEL_RD
_HIに制御されて（SEL_RD_HIがオンになる）、読み出し
制御部86が読み出しデータレジスタ85のデータを選択し
て上位４バイトのデータを４バイト読み出しデータバス
87上に乗せられて転送する。
号CE_RDR_HIに制御されて（CE_RDR_HIがオンになる）時
刻機構83の上位バイトのデータが読み出しレジスタに読
み出され、そのとき同時に読み出し制御信号SEL_RD_LOW
により制御されて（SEL_RD_LOWがオンになる）、読み出
し制御部86が下位４バイトのデータを選択して、４バイ
トの読み出しデータバス上に乗せて転送する。そして、
次のマシンサイクルにおいて、読み出し制御信号SEL_RD
_HIに制御されて（SEL_RD_HIがオンになる）、読み出し
制御部86が読み出しデータレジスタ85のデータを選択し
て上位４バイトのデータを４バイト読み出しデータバス
87上に乗せられて転送する。
第８図に、従来の時刻制御方式のタイムチャートを示
す。
す。
A1のフローにおけるＷサイクルで、CE_WDR_HIがオン
になり、上位４バイトの書き込みデータが書き込みデー
タレジスタに書き込まれる。次のA2フローのＷサイクル
において、SEL_WDがオンになり、下位４バイトの書き込
みデータが時刻機構に書き込まれると同時に、上位４バ
イトのデータが書き込みデータレジスタより読み出さ
れ、時刻機構に書き込まれる。
になり、上位４バイトの書き込みデータが書き込みデー
タレジスタに書き込まれる。次のA2フローのＷサイクル
において、SEL_WDがオンになり、下位４バイトの書き込
みデータが時刻機構に書き込まれると同時に、上位４バ
イトのデータが書き込みデータレジスタより読み出さ
れ、時刻機構に書き込まれる。
B1のフローにおけるＢサイクルにおいて、CE_RDR_HI
がオンになり、上位４バイトの時刻機構上のデータが読
み出しデータレジスタ上に読み出される。同時に、SEL_
RD_LOWがオンになり、時刻機構上の下位４バイトの読み
出しデータが４バイト読み出しデータバス上に乗せら
れ、転送される。次のB2フローのＢサイクルにおいて、
SEL_RD_HIがオンになり、読み出しデータレジスタ上の
上位４バイトデータが４バイト読み出しデータバス上に
乗せられ、転送される。
がオンになり、上位４バイトの時刻機構上のデータが読
み出しデータレジスタ上に読み出される。同時に、SEL_
RD_LOWがオンになり、時刻機構上の下位４バイトの読み
出しデータが４バイト読み出しデータバス上に乗せら
れ、転送される。次のB2フローのＢサイクルにおいて、
SEL_RD_HIがオンになり、読み出しデータレジスタ上の
上位４バイトデータが４バイト読み出しデータバス上に
乗せられ、転送される。
上記のような、従来の方法においては、４バイトの書
き込みレジスタおよび読み出しレジスタを必要とする。
き込みレジスタおよび読み出しレジスタを必要とする。
４バイトのレジスタを追加するためには、パリティビ
ットを考慮して、合計36ビット分のラッチを必要とす
る。通常１ラッチにつき８ゲート程度を必要とするの
で、従来の方法においては、４バイトの書き込みもしく
は読み出しレジスタ１つにつき約300ゲート程度のハー
ドウェア量を余分に必要としていた。
ットを考慮して、合計36ビット分のラッチを必要とす
る。通常１ラッチにつき８ゲート程度を必要とするの
で、従来の方法においては、４バイトの書き込みもしく
は読み出しレジスタ１つにつき約300ゲート程度のハー
ドウェア量を余分に必要としていた。
本発明は、少ないハードウェア量で、時刻機構を構成
できる時刻機構制御装置を得ることを目的とする。
できる時刻機構制御装置を得ることを目的とする。
本発明は、書き込みデータレジスタおよび読み出しデ
ータレジスタを用いることなく、８バイトの書き込みデ
ータを書き込むための時刻機構へのアクセスおよび８バ
イトデータを読み出すための時刻機構へのアクセスを、
４バイトデータの書き込みもしくは読み出しにより、２
回に分けて行う。
ータレジスタを用いることなく、８バイトの書き込みデ
ータを書き込むための時刻機構へのアクセスおよび８バ
イトデータを読み出すための時刻機構へのアクセスを、
４バイトデータの書き込みもしくは読み出しにより、２
回に分けて行う。
そして、その間、刻時パルスが時刻機構に入力される
ことのないようにし（時計に時刻をセットする間、時計
の時刻更新を止める）、この間に、刻時パルスが入力さ
れようとした場合には、これを保持し時刻機構への書き
込みデータの書き込み終了後（時計の時間セット終了
後）に、保留した刻時パルスにより時刻機構上のデータ
の更新を行い、時刻機構上のデータが常に正しく保障さ
れるようにした。
ことのないようにし（時計に時刻をセットする間、時計
の時刻更新を止める）、この間に、刻時パルスが入力さ
れようとした場合には、これを保持し時刻機構への書き
込みデータの書き込み終了後（時計の時間セット終了
後）に、保留した刻時パルスにより時刻機構上のデータ
の更新を行い、時刻機構上のデータが常に正しく保障さ
れるようにした。
第１図により本発明の原理を説明する。
第１図は本発明の原理図である。
図において、１は時刻機構であって、例として８バイ
トのレジスタにより構成され、刻時パルスが入力される
度に、保持しているデータを１ずつ更新するもの（時計
に該当する）、２、２′はそれぞれ時刻機構１の上位バ
イトの部分と下位バイトの部分を示す。
トのレジスタにより構成され、刻時パルスが入力される
度に、保持しているデータを１ずつ更新するもの（時計
に該当する）、２、２′はそれぞれ時刻機構１の上位バ
イトの部分と下位バイトの部分を示す。
３は書き込みデータバスであって、例として４バイト
アクセスするためのもの、４は上位バイト２の書き込み
制御を行う書き込み制御部であって、上位４バイトのデ
ータを選択するセレクタであるもの、４′は下位バイト
２′の書き込み制御を行う書き込み制御部であって、下
位４バイトのデータを選択するセレクタであるもの、６
は読み出しデータバスであって、例として４バイトデー
タアクセスによるもの、７は上位バイト２のもしくは下
位バイト２′のデータを読み出しデータバスに乗せて、
出力するための読み出し制御部である。
アクセスするためのもの、４は上位バイト２の書き込み
制御を行う書き込み制御部であって、上位４バイトのデ
ータを選択するセレクタであるもの、４′は下位バイト
２′の書き込み制御を行う書き込み制御部であって、下
位４バイトのデータを選択するセレクタであるもの、６
は読み出しデータバスであって、例として４バイトデー
タアクセスによるもの、７は上位バイト２のもしくは下
位バイト２′のデータを読み出しデータバスに乗せて、
出力するための読み出し制御部である。
８は刻時パルス制御部であって、時刻機構１へのデー
タの書き込みもしくは読み出しの間に、時刻機構へ刻時
パルスが入力されてデータが更新されることを防止する
とともに、その間に、刻時パルスを検出した場合には、
それを保持し時刻機構への書き込みデータの書き込み終
了後もしくは読み出し終了後に、保留した刻時パルスを
時刻機構に入力し、データを正しく更新するものであ
る。刻時パルス発生器は、保留パルス発生器（後述）と
禁止パルス発生器（後述）と、例としてオア回路とアン
ド回路により構成されるものである。
タの書き込みもしくは読み出しの間に、時刻機構へ刻時
パルスが入力されてデータが更新されることを防止する
とともに、その間に、刻時パルスを検出した場合には、
それを保持し時刻機構への書き込みデータの書き込み終
了後もしくは読み出し終了後に、保留した刻時パルスを
時刻機構に入力し、データを正しく更新するものであ
る。刻時パルス発生器は、保留パルス発生器（後述）と
禁止パルス発生器（後述）と、例としてオア回路とアン
ド回路により構成されるものである。
９は刻時パルス発生器であって、時刻機構にその出力
パルスが入力されると、時刻機構のデータが１ずつ加算
されて更新されるように作用するものである。刻時パル
スはマシンサイクルを定めるクロック信号の周期と比較
して繰り返し周波数の低いものである。
パルスが入力されると、時刻機構のデータが１ずつ加算
されて更新されるように作用するものである。刻時パル
スはマシンサイクルを定めるクロック信号の周期と比較
して繰り返し周波数の低いものである。
10は保留パルス発生器であって、刻時パルス（INC_PU
LSE）と時刻機構へのデータの書き込みもしくは読み出
しの間に刻時パルスが入力されることを防止するための
禁止パルス（後述）を入力し、書き込みもしくは読み出
しの間に刻時パルスを検出した場合には、書き込みもし
くは読み出し動作終了後に時刻機構へ入力され、時刻機
構上のデータを更新する保留パルス（PEND_PULSE）を発
生するものであって、例として、アンド回路とフリップ
フロップ回路により構成されるものである。
LSE）と時刻機構へのデータの書き込みもしくは読み出
しの間に刻時パルスが入力されることを防止するための
禁止パルス（後述）を入力し、書き込みもしくは読み出
しの間に刻時パルスを検出した場合には、書き込みもし
くは読み出し動作終了後に時刻機構へ入力され、時刻機
構上のデータを更新する保留パルス（PEND_PULSE）を発
生するものであって、例として、アンド回路とフリップ
フロップ回路により構成されるものである。
11は禁止パルス発生器であって、例えば時刻機構への
データの書き込みの場合には、時刻機構１の上位バイト
２への書き込み制御信号と下位バイト２′への書き込み
制御信号を入力して、時刻機構１へのデータの書き込み
の間においては、刻時パルスが入力されることを防止す
るための禁止パルス（INH_PULSE）を発生するものであ
って、例としてフリップフロップにより構成されるもの
である。
データの書き込みの場合には、時刻機構１の上位バイト
２への書き込み制御信号と下位バイト２′への書き込み
制御信号を入力して、時刻機構１へのデータの書き込み
の間においては、刻時パルスが入力されることを防止す
るための禁止パルス（INH_PULSE）を発生するものであ
って、例としてフリップフロップにより構成されるもの
である。
12はオア回路であって、刻時パルス（INC_PULSE）と
保留パルス発生器からの保留パルス（PEND_PULSE）を入
力とするもの、13はアンド回路であって、オア回路12の
出力が２度否定された信号と禁止パルス発生器11から出
力される禁止パルスを否定して入力とし、出力を時刻機
構に入力するものである。
保留パルス発生器からの保留パルス（PEND_PULSE）を入
力とするもの、13はアンド回路であって、オア回路12の
出力が２度否定された信号と禁止パルス発生器11から出
力される禁止パルスを否定して入力とし、出力を時刻機
構に入力するものである。
14はアンド回路であって、刻時パルス（INC_PULSE）
と禁止パルス（INH_PULSE）を入力するもの、14′はア
ンド回路であって、禁止パルス（INH_PULSE）を一方の
入力とし、他方の入力は常に１とし、出力を否定するこ
とによりインバータとして機能するようにしたもの、15
はフリップフロップ回路であって、アンド回路14の出力
をセット信号とし、アンド回路14′の出力信号の否定を
リセット信号とするものである。
と禁止パルス（INH_PULSE）を入力するもの、14′はア
ンド回路であって、禁止パルス（INH_PULSE）を一方の
入力とし、他方の入力は常に１とし、出力を否定するこ
とによりインバータとして機能するようにしたもの、15
はフリップフロップ回路であって、アンド回路14の出力
をセット信号とし、アンド回路14′の出力信号の否定を
リセット信号とするものである。
16はフリップフロップ回路であって、例として時刻機
構へのデータの書き込み処理の場合、時刻機構１の上位
バイト２の書き込み制御信号（SEL_WD_HI）をセット信
号とし、下位バイト２′の書き込み制御信号（SEL_WD_L
OW）をリセット信号とし、禁止パルス（INH_PULSE）を
出力するものである。
構へのデータの書き込み処理の場合、時刻機構１の上位
バイト２の書き込み制御信号（SEL_WD_HI）をセット信
号とし、下位バイト２′の書き込み制御信号（SEL_WD_L
OW）をリセット信号とし、禁止パルス（INH_PULSE）を
出力するものである。
18,24は時刻機構１の上位バイト２の書き込み制御信
号（SEL_WD_HI）、19,25は下位バイト２′の書き込み制
御信号（SEL_WD_LOW）、20は上位バイト２の読み出し制
御信号（SEL_RD_HI）、21は下位バイト２′の読み出し
制御信号（SEL_RD_LOW）、23は刻時パルス（INC_PULS
E）、26は禁止パルス（INH_PULSE）、27は保留パルス
（PEND_PULSE）、28は刻時パルス制御部８の出力信号
（刻時パルスか保留パルスのいずれかである）であっ
て、時刻機構制御信号（TCL）である。
号（SEL_WD_HI）、19,25は下位バイト２′の書き込み制
御信号（SEL_WD_LOW）、20は上位バイト２の読み出し制
御信号（SEL_RD_HI）、21は下位バイト２′の読み出し
制御信号（SEL_RD_LOW）、23は刻時パルス（INC_PULS
E）、26は禁止パルス（INH_PULSE）、27は保留パルス
（PEND_PULSE）、28は刻時パルス制御部８の出力信号
（刻時パルスか保留パルスのいずれかである）であっ
て、時刻機構制御信号（TCL）である。
なお、第１図の原理図においては、時刻機構のデータ
を入力して１加算し、時刻データを更新するインクリメ
ンタは書略されている。
を入力して１加算し、時刻データを更新するインクリメ
ンタは書略されている。
第２図および第３図により本発明の原理を説明する。
必要に応じて第１図を参照する。
必要に応じて第１図を参照する。
第２図は本発明の原理におけるタイムチャートであっ
て、時刻機構へデータを書き込む場合についての例を示
すものである。
て、時刻機構へデータを書き込む場合についての例を示
すものである。
図において、（１）は時刻機構１の上位バイト２の書
き込み制御信号（SEL_WD_HI）、（２）は下位バイト
２′の書き込み制御信号（SEL_WD_LOW）、（３）は刻時
パルス（INC_PULSE）、（４）は禁止パルス（INH_PULS
E）、（５）は保留パルス（PEND_PULSE）、（６）は時
刻機構制御信号（TCL）、（７）は保留パルス発生器10
におけるフリップフロップ回路15および禁止パルス発生
器11におけるフリップフロップ回路16のFF同期パルスで
ある。
き込み制御信号（SEL_WD_HI）、（２）は下位バイト
２′の書き込み制御信号（SEL_WD_LOW）、（３）は刻時
パルス（INC_PULSE）、（４）は禁止パルス（INH_PULS
E）、（５）は保留パルス（PEND_PULSE）、（６）は時
刻機構制御信号（TCL）、（７）は保留パルス発生器10
におけるフリップフロップ回路15および禁止パルス発生
器11におけるフリップフロップ回路16のFF同期パルスで
ある。
時刻機構１の上位バイト２の書き込み制御部４へ書き
込み制御信号（SEL_WD_HI）が入力されると、同時に書
き込み制御信号（SEL_WD_HI）は禁止パルス発生器11の
フリップフロップ回路16にも入力され、フリップフロッ
プ回路16がセットされ、INH_PULSE（４）が立ち上が
る。同様に、下位バイト２′の書き込み制御部４′に下
位バイトの書き込み制御信号（SEL_WD_LOW）が入力され
ると、同時に書き込み制御信号（SEL_WD_LOW）はフリッ
プフロップ回路16にも入力され、フリップフロップ回路
16がリセットされ、禁止パルス（４）（INH_PULSE）が
立ち下がる。
込み制御信号（SEL_WD_HI）が入力されると、同時に書
き込み制御信号（SEL_WD_HI）は禁止パルス発生器11の
フリップフロップ回路16にも入力され、フリップフロッ
プ回路16がセットされ、INH_PULSE（４）が立ち上が
る。同様に、下位バイト２′の書き込み制御部４′に下
位バイトの書き込み制御信号（SEL_WD_LOW）が入力され
ると、同時に書き込み制御信号（SEL_WD_LOW）はフリッ
プフロップ回路16にも入力され、フリップフロップ回路
16がリセットされ、禁止パルス（４）（INH_PULSE）が
立ち下がる。
そして、禁止パルスは、否定されてアンド回路13に入
力され、時刻機構制御信号（TCL）はアンド回路13の出
力なので、禁止パルスがハイの間は、たとえ、（３）の
刻時パルス（INC_PULSE）が発生しても、時刻機構に入
力されることはない。
力され、時刻機構制御信号（TCL）はアンド回路13の出
力なので、禁止パルスがハイの間は、たとえ、（３）の
刻時パルス（INC_PULSE）が発生しても、時刻機構に入
力されることはない。
一方、禁止パルス（INH_PULSE）がハイの間に、
（３）のように刻時パルスが発生すると、保留パルス発
生器10のフリップフロップ回路15がセットされる。そし
て、フリップフロップ回路15は禁止パルス（INH_PULS
E）がハイからローに変わるときにリセットされるの
で、FF同期パルスに同期して保留パルス（５）（PEND_P
ULSE）が立ち下がる。
（３）のように刻時パルスが発生すると、保留パルス発
生器10のフリップフロップ回路15がセットされる。そし
て、フリップフロップ回路15は禁止パルス（INH_PULS
E）がハイからローに変わるときにリセットされるの
で、FF同期パルスに同期して保留パルス（５）（PEND_P
ULSE）が立ち下がる。
そして、保留パルスのハイの状態は２度否定されて、
アンド回路13に入力され、同時に、禁止パルス（INH_PU
LSE）の否定がアンド回路13に入力されているので、時
刻機構へのデータの書き込みが終了して、禁止パルスが
ハイからローに変わった時に、時刻機構制御信号（TC
L）がローからハイに変化し、変化が時刻機構へ入力さ
れて、データ更新を保留されていた時刻機構上のデータ
が更新される。
アンド回路13に入力され、同時に、禁止パルス（INH_PU
LSE）の否定がアンド回路13に入力されているので、時
刻機構へのデータの書き込みが終了して、禁止パルスが
ハイからローに変わった時に、時刻機構制御信号（TC
L）がローからハイに変化し、変化が時刻機構へ入力さ
れて、データ更新を保留されていた時刻機構上のデータ
が更新される。
なお、上記説明においては、時刻機構へのデータの書
き込みの場合について、説明したが、本発明は書き込み
制御信号（SEL_WD_HI、SEL_WD_LOW）を、読み出し制御
信号（SEL_RD_HI、SEL_RD_LOW）にすることにより、読
み出しの場合にも適用できるものである。
き込みの場合について、説明したが、本発明は書き込み
制御信号（SEL_WD_HI、SEL_WD_LOW）を、読み出し制御
信号（SEL_RD_HI、SEL_RD_LOW）にすることにより、読
み出しの場合にも適用できるものである。
第３図により本発明の原理における書き込み、読み出
しの動作を説明する。
しの動作を説明する。
第３図は本発明の原理における書き込みと読み出しの
タイムチャートを示す。
タイムチャートを示す。
A1のフローにおけるＷサイクルで、SEL_WD_HIがオン
になり、上位４バイトの書き込みデータが書き込み時刻
機構の上位４バイトに書き込まれる。次のA2フローのＷ
サイクルにおいて、SEL_WD_LOWがオンになり、下位４バ
イトの書き込みデータが時刻機構に書き込まれる。
になり、上位４バイトの書き込みデータが書き込み時刻
機構の上位４バイトに書き込まれる。次のA2フローのＷ
サイクルにおいて、SEL_WD_LOWがオンになり、下位４バ
イトの書き込みデータが時刻機構に書き込まれる。
そして、下位４バイトの書き込み終了後に保留パルス
が時刻機構に入力され、８バイトインクリメンタの時刻
更新データが時刻機構にセットされる。
が時刻機構に入力され、８バイトインクリメンタの時刻
更新データが時刻機構にセットされる。
B1のフローにおけるＢサイクルにおいて、SEL_RD_HI
がオンになり、上位４バイトの時刻機構上のデータが読
み出されて４バイトの読み出しバス上に乗せられる。次
のB2フローのＢサイクルにおいて、SEL_RD_LOWがオンに
なり、読み出しデータレジスタ上の上位４バイトのデー
タが読み出され、４バイトの読み出しバス上に乗せられ
る。
がオンになり、上位４バイトの時刻機構上のデータが読
み出されて４バイトの読み出しバス上に乗せられる。次
のB2フローのＢサイクルにおいて、SEL_RD_LOWがオンに
なり、読み出しデータレジスタ上の上位４バイトのデー
タが読み出され、４バイトの読み出しバス上に乗せられ
る。
そして、下位４バイトの時刻データの読み出しが終了
すると、保留パルスが時刻機構に入力され、８バイトイ
ンクリメンタから時刻の更新データが時刻機構に取り出
されてセットされる。
すると、保留パルスが時刻機構に入力され、８バイトイ
ンクリメンタから時刻の更新データが時刻機構に取り出
されてセットされる。
第４図〜第５図により本発明の実施例を説明する。
第４図は、禁止パルス発生器と保留パルス発生器の実
施例を示す。
施例を示す。
第４図（ａ）は禁止パルス発生器の実施例を示す。
図において、30はオア回路であって、時刻機構の上位
バイト（以後単に上位バイトと称する）の書き込み制御
信号（SEL_WD_HI）もしくは上位バイトの読み出し制御
信号（SEL_RD_HI）を入力するもの、31はオア回路であ
って、時刻機構の下位バイト（以後単に下位バイトと称
する）の書き込み制御信号（SEL_WD_LOW）もしくは下位
バイトの読み出し制御信号（SEL_RD_LOW）を入力するも
のである。
バイト（以後単に上位バイトと称する）の書き込み制御
信号（SEL_WD_HI）もしくは上位バイトの読み出し制御
信号（SEL_RD_HI）を入力するもの、31はオア回路であ
って、時刻機構の下位バイト（以後単に下位バイトと称
する）の書き込み制御信号（SEL_WD_LOW）もしくは下位
バイトの読み出し制御信号（SEL_RD_LOW）を入力するも
のである。
33は同期式のフリップフロップであって、上位バイト
の書き込み制御信号（SEL_WD_HI）もしくは上位バイト
の読み出し制御信号（SEL_RD_HI）でセットされ、下位
バイトの書き込み制御信号（SEL_WD_LOW）もしくは下位
バイトの読み出し制御信号（SEL_RD_LOW）でリセットさ
れるものである。
の書き込み制御信号（SEL_WD_HI）もしくは上位バイト
の読み出し制御信号（SEL_RD_HI）でセットされ、下位
バイトの書き込み制御信号（SEL_WD_LOW）もしくは下位
バイトの読み出し制御信号（SEL_RD_LOW）でリセットさ
れるものである。
32はオア回路であって、上位バイトの書き込み制御信
号（SEL_WD_HI）、上位バイトの読み出し制御信号（SEL
_RD_HI）、下位バイトの書き込み制御信号（SEL_WD_LO
W）、下位バイトの読み出し制御信号（SEL_RD_LOW）お
よびフリップフロップ33の出力を入力とするものであ
る。
号（SEL_WD_HI）、上位バイトの読み出し制御信号（SEL
_RD_HI）、下位バイトの書き込み制御信号（SEL_WD_LO
W）、下位バイトの読み出し制御信号（SEL_RD_LOW）お
よびフリップフロップ33の出力を入力とするものであ
る。
図示の回路に、書き込み制御信号が入力された場合の
動作は第１図の禁止パルス発生器の場合と同じであり、
読み出しの場合も入力信号が異なるだけで同じように動
作するので説明は省略する。
動作は第１図の禁止パルス発生器の場合と同じであり、
読み出しの場合も入力信号が異なるだけで同じように動
作するので説明は省略する。
第４図（ｂ）は保留パルス発生器の実施例を示す。
図において、34はアンド回路であって、刻時パルス
（INC_PULSE）と禁止パルス（INH_PULSE）を入力とする
もの、35はアンド回路であって、禁止パルス（INH_PULS
E）を一方の入力とし、他方は常に１の信号を入力し、
出力を否定することによりインバータとして機能するよ
うにしたものである。
（INC_PULSE）と禁止パルス（INH_PULSE）を入力とする
もの、35はアンド回路であって、禁止パルス（INH_PULS
E）を一方の入力とし、他方は常に１の信号を入力し、
出力を否定することによりインバータとして機能するよ
うにしたものである。
36は、同期式フリップフロップであって、アンド回路
34の出力信号でセットされ、アンド回路35の出力の否定
信号によりリセットされるものである。
34の出力信号でセットされ、アンド回路35の出力の否定
信号によりリセットされるものである。
図示の回路は第１図におけるものと同じ構成であるの
で説明は省略する。
で説明は省略する。
第５図は、本発明の実施例構成を示す。
図において、40は時刻機構（８バイト）、41、41′は
それぞれ、時刻機構40における上位４バイトの部分と下
位バイトの部分である。
それぞれ、時刻機構40における上位４バイトの部分と下
位バイトの部分である。
42は書き込みデータバスであって、例として４バイト
アクセスするためのもの、43は書き込みデータの上位バ
イト部分の書き込み制御を行う書き込み制御部、43′は
書き込みデータの下位バイト部分の書き込み制御を行う
書き込み制御部、45は上位バイト読み出し制御信号およ
び下位バイト読み出し制御信号にもとづいて、上位バイ
トのデータおよび下位バイトのデータを４バイトのバス
に乗せて出力するための制御部、46は読み出しデータバ
スであって、例として４バイトデータアクセスによるも
のである。
アクセスするためのもの、43は書き込みデータの上位バ
イト部分の書き込み制御を行う書き込み制御部、43′は
書き込みデータの下位バイト部分の書き込み制御を行う
書き込み制御部、45は上位バイト読み出し制御信号およ
び下位バイト読み出し制御信号にもとづいて、上位バイ
トのデータおよび下位バイトのデータを４バイトのバス
に乗せて出力するための制御部、46は読み出しデータバ
スであって、例として４バイトデータアクセスによるも
のである。
47は８バイトインクリメンタであって、刻時パルス
（INC_PULSE）もしくは保留パルスが時刻機構に入力さ
れたとき時刻機構40の時刻データを入力して１加算し、
時刻機構に更新された時刻データをセットするものであ
る。
（INC_PULSE）もしくは保留パルスが時刻機構に入力さ
れたとき時刻機構40の時刻データを入力して１加算し、
時刻機構に更新された時刻データをセットするものであ
る。
47は刻時パルス制御部であって、時刻機構40へのデー
タの書き込みもしくは読み出しの開始から終了までの間
に、時刻機構の刻時パルスが入力されることを防止する
とともに、この間に、刻時パルスを検出した場合には、
それを保持し時刻機構への書き込みデータの書き込み終
了後に、保留した刻時パルスを時刻機構に入力し、時刻
データを更新するものである。
タの書き込みもしくは読み出しの開始から終了までの間
に、時刻機構の刻時パルスが入力されることを防止する
とともに、この間に、刻時パルスを検出した場合には、
それを保持し時刻機構への書き込みデータの書き込み終
了後に、保留した刻時パルスを時刻機構に入力し、時刻
データを更新するものである。
なお、図において、保留パルス（PEND_PULSE）を発生
する保留パルス発生器と禁止パルス（INH_PULSE）を発
生する禁止パルス発生器は省略されている。
する保留パルス発生器と禁止パルス（INH_PULSE）を発
生する禁止パルス発生器は省略されている。
49はオア回路であって、上位バイトの書き込み制御信
号（SEL_WD_HI）と時刻機構制御信号（TCL）を入力する
もの、50はオア回路であって、下位バイトの書き込み制
御信号（SEL_WD_LOW）と時刻機構制御信号（TCL）を入
力するものである。
号（SEL_WD_HI）と時刻機構制御信号（TCL）を入力する
もの、50はオア回路であって、下位バイトの書き込み制
御信号（SEL_WD_LOW）と時刻機構制御信号（TCL）を入
力するものである。
オア回路51およびアンド回路52は第１図における場合
と同じ動作をするものであるので説明は省略する。
と同じ動作をするものであるので説明は省略する。
図においては、刻時パルス制御部48の入力制御信号は
書き込みの場合についての制御信号を示している。読み
出しの場合は、オア回路49の入力に上位バイトの書き込
み制御信号（SEL_WD_HI）を入力し、オア回路50に下位
バイト書き込み制御信号（SEL_WD_LOW）を入力する。
書き込みの場合についての制御信号を示している。読み
出しの場合は、オア回路49の入力に上位バイトの書き込
み制御信号（SEL_WD_HI）を入力し、オア回路50に下位
バイト書き込み制御信号（SEL_WD_LOW）を入力する。
図示の構成は第１図の構成と比較して、第１図では省
略された８バイトインクリメンタが図示されている点、
および図示の構成においては８バイト時刻機構へ制御信
号を入力するためのオア回路49とオア回路50が付加され
た点で異なるのみであるので、動作の説明は省略する。
略された８バイトインクリメンタが図示されている点、
および図示の構成においては８バイト時刻機構へ制御信
号を入力するためのオア回路49とオア回路50が付加され
た点で異なるのみであるので、動作の説明は省略する。
本発明によれば、時刻機構への書き込みもしくは読み
出しの８バイトデータを４バイトデータに分けて２回の
アクセスにより行う時刻機構制御装置を、少ないハード
ウェアにより実現することができる。
出しの８バイトデータを４バイトデータに分けて２回の
アクセスにより行う時刻機構制御装置を、少ないハード
ウェアにより実現することができる。
第１図は、本発明の原理図である。 第２図は、本発明の原理におけるタイムチャートを示す
図である。 第３図は、本発明の原理における書き込みと読み出しの
タイムチャートを示す図である。 第４図は、本発明の禁止パルス発生器と保留パルス発生
器の実施例を示す図である。 第５図は、本発明の実施例構成を示す図である。 第６図は、メインパイプラインのブロックを示す図であ
る。 第７図は、従来の時刻制御方式を示す図である。 第８図は、従来の時刻制御方式のタイムチャートを示す
図である。 図において、 1:時刻機構 2:時刻機構における上位バイト、 ２′：時刻機構における下位バイト、 3:書き込みデータバス（４バイト）、 4:上位バイトの書き込み制御部、 ４′：下位バイトの書き込み制御部、 6:読み出しバス（４バイト）、 7:読み出しデータバスへの読み出し制御部、 8:刻時パルス制御部、 9:刻時パルス発生器、 10:保留パルス発生器、 11:禁止パルス発生器、 12:オア回路、 13:アンド回路、 14、14′：アンド回路、 15:フリップフロップ回路、 16:フリップフロップ回路。
図である。 第３図は、本発明の原理における書き込みと読み出しの
タイムチャートを示す図である。 第４図は、本発明の禁止パルス発生器と保留パルス発生
器の実施例を示す図である。 第５図は、本発明の実施例構成を示す図である。 第６図は、メインパイプラインのブロックを示す図であ
る。 第７図は、従来の時刻制御方式を示す図である。 第８図は、従来の時刻制御方式のタイムチャートを示す
図である。 図において、 1:時刻機構 2:時刻機構における上位バイト、 ２′：時刻機構における下位バイト、 3:書き込みデータバス（４バイト）、 4:上位バイトの書き込み制御部、 ４′：下位バイトの書き込み制御部、 6:読み出しバス（４バイト）、 7:読み出しデータバスへの読み出し制御部、 8:刻時パルス制御部、 9:刻時パルス発生器、 10:保留パルス発生器、 11:禁止パルス発生器、 12:オア回路、 13:アンド回路、 14、14′：アンド回路、 15:フリップフロップ回路、 16:フリップフロップ回路。
フロントページの続き (56)参考文献 特開 昭57−60281（ＪＰ，Ａ) 特開 昭61−53588（ＪＰ，Ａ) 特開 昭51−58057（ＪＰ，Ａ) 特開 平２−25933（ＪＰ，Ａ) 実開 昭58−171539（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G04G 1/00 311 G06F 9/38 310
Claims (2)
- 【請求項１】時刻データを記憶する複数バイトの記憶装
置よりなり、一定の時間周期の刻時パルスが入力される
度に時刻データが更新される時刻機構と、基準時刻デー
タを上位バイト単位と下位バイト単位に分けて２回のサ
イクルで書き込みを行う書き込み制御部と、時刻機構の
時刻データを上位バイト単位と下位バイト単位に分けて
２回のサイクルで読み出しを行う読み出し制御部とを備
えた時刻機構制御装置において、 連続する２回の書き込み処理における１回目の書き込み
から２回目の書き込み終了までの書き込み期間に時刻機
構に刻時パルスが入力されることを禁止する禁止パルス
発生器と、 上記書き込み期間に発生した刻時パルスが時刻機構に入
力されないように保留し、２回目の書き込み終了後に時
刻機構に入力するパルスを発生する保留パルス発生器と
を備えることを特徴とする時刻機構制御装置。 - 【請求項２】時刻データを記憶する複数バイトの記憶装
置よりなり、一定の時間周期の刻時パルスが入力される
度に時刻データが更新される時刻機構と、基準時刻デー
タを上位バイト単位と下位バイト単位に分けて２回のサ
イクルで書き込みを行う書き込み制御部と、時刻機構の
時刻データを上位バイト単位と下位バイト単位に分けて
２回のサイクルで読み出しを行う読み出し制御部とを備
えた時刻機構制御装置において、 連続する２回の読み出し処理における１回目の読み出し
から２回目の読み出し終了までの読み出し期間に時刻機
構に刻時パルスが入力されることを禁止する禁止パルス
発生器と、 上記読み出し期間に発生した刻時パルスが時刻機構に入
力されないように保留し、２回目の読み出し終了後に時
刻機構に入力するパルスを発生する保留パルス発生器と
を備えることを特徴とする時刻機構制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02280348A JP3027765B2 (ja) | 1990-10-18 | 1990-10-18 | 時刻機構制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02280348A JP3027765B2 (ja) | 1990-10-18 | 1990-10-18 | 時刻機構制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04155289A JPH04155289A (ja) | 1992-05-28 |
| JP3027765B2 true JP3027765B2 (ja) | 2000-04-04 |
Family
ID=17623757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02280348A Expired - Fee Related JP3027765B2 (ja) | 1990-10-18 | 1990-10-18 | 時刻機構制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3027765B2 (ja) |
-
1990
- 1990-10-18 JP JP02280348A patent/JP3027765B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04155289A (ja) | 1992-05-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |