JPS607812B2 - デ−タバツフアリング装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、二装置間に於けるデータ転送速度の補正等の
為のデータバッファリング装置に関するものである。

従来のデータバッファリング装置は、シフトレジスタに
よって構成されているのが一般的であり、シフトレジス
タの各段に於けるデータの存否を示すフリップフロップ
等の表示手段により、次段にデータが存在しないことを
条件としてシフト動作が行なわれるものである。

このようなシフトレジスタを用いたデータバッファリン
グ装置は、入力段に加えたデータをシフトレジスタの段
数に対応したシフト回数で出力段にシフトすることにな
るので、データ転送速度の補正を要しない場合でも、入
力段から出力段までのシフト時間を要する欠点があった
。このような欠点を改善する為に、例えば特公昭５１−
４３７３７号公報に示されているように、通常のレジス
タを用いることが提案されている。

この従来例は、複数段のレジスタと、このレジスタの各
段対応のデータの存否を表示するフラグレジスタと、入
力カウンタ及び出力カウンタとを備えて、入力カウンタ
の示すレジスタの段にデータが存在しないことを条件に
データを入力し、又出力カウンタの示すレジスタの段に
データが存在することを条件にデータを出力させるもの
である。しかし、構成が複雑となる欠点がある。更にシ
フトレジスタを用いた場合と同様にバッファ段数を任意
に変更することができないものである。例えバッファ段
数を変更し得るようにしたとしても、その場合は、入力
カウンタ、出力カウンタ、フラグレジスタ等を総て変更
しなければならないものとなり、回路構成が非常に複雑
になって高価なものとなる。本発明は、前述の如き従来
の欠点を改善したもので、その目的は、構成を簡単化し
、且つバッファ段数の変更も可能なバッファリング装置
を提供することにある。

以下実施例について詳細に説明する。第１図は本発明の
実施例のブロック線図であり、１はメモリ装置、２は入
力カウンタ、３はバッファカウンタ、４はアドレス演算
器、５は比較器、６は設定器、７〜９はアンド回路、１
０はィンバータ、ａはクロツクパルス、ｂは入力デー夕
、ｃは入力指令信号、ｄは出力データ、ｅは出力指令信
号、ｆ‘まアンド回路８の出力信号、ｇは入力カウンタ
２のカウント出力信号、ｈはアドレス信号、ｉはバッフ
ァカウンタ３のカウント出力信号、ｉは比較器５の出力
信号である。

入力カゥンタ２はメモリ装置１への入力動作毎にカウン
トアップし、オーバフローによりクリヤされて初期状態
に戻り、再び入力動作毎にカウントアップする。

又バッファカウンタ３はメモリ装置１に格納されている
データの量を示すもので、メモリ装置１への入力動作毎
にカウントアップし、出力動作毎にカウントダウンする
可逆カウンタである。又アドレス演算器４は、メモリ装
置１への入力動作時には、入力カウンタ２のカウント出
力信号ｇをアドレス信号ｈとし、出力動作時には入力カ
リン夕２のカウント出力信号ｇとバッファカウンタ３の
カウント出力信号ｉとの差をアドレス信号ｈとしてメモ
リ装置１に加えるものである。

又比較器５はバッファカウン夕３のカウント内容と設定
器６の設定内容とを比較し、バッファカゥンタ３のカウ
ント内容が設定内容以上になると、比較出力信号ｉが“
０”となり、それによってアンド回路８が閉じられ、そ
の出力信号ｆが“０”となるので、アンド回路７も閉じ
られてデータｂはメモリ装置１へ加えられないものとな
る。即ち入力動作が停止されることになる。又出力指令
信号ｅが“１”となった場合もアンド回路８の出力信号
ｆが“０”となるので、アンド回路７が閉じられる。例
えば設定器６の内容を４とすると、バッファ段数は４段
となるもので、初期状態として入力カウンタ２及びバッ
ファカゥンタ３の内容が０であるとき、入力指令信号ｃ
が加えられると、比較器５の出力信号ｉ及びィンバータ
１０の出力信号はそれぞれ“１”であるからアソド回路
８の出力信号ｆは“１”となる。

この世力信号ｆによってアドレス演算器４は入力カウン
タ２の内容の０をアドレス信号ｈとしてメモリ装置１に
加え、入力デ−タｂはアンド回路７を介してメモリ装置
１に加えられて０番地に書込まれる。そして入力カウン
タ２とバツフアカウンタ３とはカウントアップされる。
次の入力動作に於いては、入力カウンタ２のカウント内
容は１となっているので、入力データｂはメモリ装置１
の１番地に書込まれる。

そして出力動作がなく入力動作のみ４回行なわれると、
入力カウソタ２とバッファカウソタ３との内容はそれぞ
れ４となり、比較器５はバッファカリンタ３の内容と設
定器６の設定内容とが等しいので出力信号ｊを“０”と
する。従ってァンド回路７，８が閉じられて入力動作が
禁止される。次に出力指令信号ｅが“１”となると、ア
ドレス演算器４は入力カウンタ２の内容からバッファカ
ウンタの内容を減算してアドレス信号ｈとするので、前
述の如くそれぞれのカウント内容が４であると、アドレ
ス信号ｈは０番地を示すものとなり、最初に書込まれた
データがメモリ装置１の０番地から謙出されてアンド回
路ｄを介して出力データｄとなる。

そしてバッファカウンタ３の内容はカウントダウンによ
り３となる。引続いて出力指令信号ｅが“１”となると
、アドレス信号ｈ‘ま１番地を示すものとなり、メモリ
装置１の１番地から謙出される。そしてバッファカウン
夕３の内容は２となる。次に入力指令信号ｃが“１”に
なると、入力カウンタ２の内容による４番地に入力デー
タが書込まれ、入力カウンタ２の内容は５、バッファカ
ウンタ３の内容は３となる。

このように入力カウンタ２の内容は入力データｂを書込
む番地を示し、バッファカゥンタ３の内容はメモリ装置
１内のデータ数を示すものとなり、それらの内容の差の
絶対値が読出番地を示すものとなる。

なお入力カウンタ２はフルカウント後に０に戻るもので
あるから、入力カウンタ２の内容ｎがバッファカウンタ
３の内容ｍより小さい場合が生じる。その場合出力動作
時のアドレスがｎ−ｍ＜０となり、実在しない負の番地
を示すものとなるから、アドレス演算器４に於いてｎ＜
ｍの条件のときには、入力カゥンタ２のカウント段数を
ｔとすると、ｔ＋（ｎ−ｍ）の演算結果をアドレス信号
ｈとして出力するものである。前述の如く設定器６の設
定内容を変更することによりバッファ段数を任意に選定
することができるもので、この設定内容を外部から与え
るようにすることもできる。

又動作中に設定内容を例えば小さくした場合に、バッフ
ァカウンタ３の内容が設定内容より大きい状態が生じる
ことがある。しかし、出力動作は設定内容と直接関係が
ないので、出力指令信号ｅが“１”になる度毎にメモリ
装置１から謙出され、入力動作はバッファカウンタ３の
内容が設定内容より小さくなるまで禁止されるので、動
作中の設定内容変更に対してのバッファリング動作を継
続することができるものである。又外部にプロセッサが
存在してバッファカウンタ３の内容をそのプロセッサが
読取って設定内容との比較を行なう場合は、設定器６と
比較器５とを省略することもできる。又ィンバータ１０
とアンド回路８とにより出力動作を入力動作に対して優
先させるものであるが、メモリ装置１の構成に対応して
種々の構成とすることができるものである。

第２図はアドレス演算器の一例のブロック線図であり、
セレクタ４１は、第１図に於ける入力指令信号ｅによる
アンド回路８の出力信号ｆと出力指令信号ｅとに応じて
、入力カウンタ２のカウント内容ｇと、減算器４２の出
力信号とを切換えてアドレス信号ｈとするもので、減算
器４２は入力カウンタ２のカウント内容ｇからバッファ
カウンタ３のカウント内容ｉを減算するものである。

第３図はアドレス演算器の他の例を示すもので、４３は
米国テキサス・ィンスツルメント社製の演算論理回路Ｓ
Ｎ７４１８１、４４はアンド回路、４５はィンバータで
ある。端子Ｓｏ，Ｓ３，Ｍが接地され、端子Ｃｎには電
源電圧Ｖｃｃ、端子Ａには入力カウンタのカウント内容
ｇ、端子Ｂにはバッファカウンタのカウント内容ｉ、端
子Ｓ，，Ｓ２にはアンド回路４４の出力信号がそれぞれ
加えられて、アドレス信号ｈが出力される。以上説明し
たように、本発明は、メモリ装置への入力動作は、入力
動作毎にカウントアップする入力カウンタのカウント内
容をアドレスとして行ない、又出力動作は、入力カウン
夕のカウント内容と、入力動作毎にカウントアップし、
出力動作毎にカウントダウンするバッファカウンタのカ
ウント内容との差をアドレスとして行なうもので、メモ
リ装置としては大規模集積回路ＬＳＩ等の使用も可能で
あるので、小型且つ廉価な構成とすることができる。

従来のシフトレジスタを用いたものでは、シフトレジス
タの段数をｎ段とすると１つのデータを出力段から謙出
すためにはｎ回のシフト動作を必要とするが、本発明に
よればデー外まメモリ装置に格納されるので、入力（書
込み）されたデータは何等のシフト動作を必要とするこ
となく出力（講出し）できる。例えば、メモリ装置に１
つのデータも格納されていない状態で１つのデータが書
込まれた場合、本発明ではそのデータの格納アドレスを
指定して直ちに読出すことができるが、シフトレジスタ
を用いると、シフトレジスタの段数だけシフト動作が必
要となる。又バッファカウンタのカウント内容はメモリ
装置内のデータ数を示すものであるから、このカウント
内容を設定内容と比較して入力動作を制御することによ
り、バッファ段数を任意に設定することができる。従っ
てループ状データハイウェイに適用した場合、システム
異常時にバッファ段数を増減して正常状態に復帰させる
制御が著しく容易になる。すなわち、例えばデータハイ
ウェイに接続された１つのステーションに異常が生じて
メモリ装置からのデータ出力ができなくなった時に、ル
ープ状データハイウェイ上にこのステーション宛のデー
タがあると、メモリ装置が満杯の場合にはメモリ装置へ
の入力ができないためにデータがハイウェイ上で停滞し
てしまい、データハイウェイが使用不可能となる。この
ような場合、本発明を適用すれば、バッファ段数の設定
値を増加して、ハイウェイ上で停滞しているデータをメ
モリ装置へ入力させてハイウェイを使用可能にすること
ができる。なお、ステーションに異常が生じた場合には
他のステーションにその旨が通知され、異常が生じたス
テーション宛のデー外ま送信しないような処理が通常と
られるので、バッファ段数の設定値を増加してデータハ
イウェイ上のデータを入力させた後は再び設定値をもと
にもどしておけば済む。その他種々のデータバッファリ
ングに適用して実用上の効果は大きいものである。

【図面の簡単な説明】

第１図は本発明の実施例のブロック線図、第２図及び第
３図はアドレス演算器の構成例を示すブロック線図であ
る。 １はメモリ装置、２は入力カウンタ、３はバッフアカゥ
ンタ、４はアドレス演算器、５は比較器、６は設定器、
７〜９はアンド回路、１０はインバータ、ａはクロツク
パルス、ｂは入力データ、ｃは入力指令信号、ｄは出力
データ、ｅは出力指令信号、ｆはアンド回路８の出力信
号、ｇは入力カウンタ２のカウント出力信号、ｈはアド
レス信号、ｉはバッファカリン夕３のカウント出力信号
、ｊは比較器５の出力信号である。 オー図 が２図 オ３図

Claims (1)

【特許請求の範囲】
1. １ データをアドレス信号に従った領域に書込み或は読
   出すメモリ装置と、該メモリ装置への入力動作毎にカウ
   ントアツプする入力カウンタと、前記メモリ装置への入
   力動作毎にカウントアツプし、且つ出力動作毎にカウン
   トダウンするバツフアカウンタと、該バツフアカウンタ
   の上限値を任意に設定する手段と、前記メモリ装置への
   入力動作の際に前記入力カウンタのカウント内容をアド
   レス信号とし、出力動作の際に前記入力カウンタのカウ
   ント内容から前記バツフアカウンタのカウント内容を減
   算した内容をアドレス信号として前記メモリ装置に加え
   るアドレス演算器と、前記バツフアカウンタのカウント
   値が前記上限値と一致するか、大きい際に前記メモリ装
   置への入力動作を禁止させる手段とを具備したことを特
   徴とするデータバツフアリング装置。