JPH03142774A - メモリー応用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ一応用回路に間し、例えばＦＩＦＯ（Ｆ
ｉｒｓｔ−Ｉｎ　　Ｆｉｒｓｔ−ｏｕｔ）回路、ＦＩＬ
Ｏ（Ｆｉｓｔ　−Ｉｎ　　Ｌａ５ｔ−。

ｕｔ）回路等に間するものである。

［従来の技術］ 従来、この種のメモリ一応用回路（ＦＩＦＯ。

ＦＩＬＯ）は、メモリー本体およびメモリー本体のリー
ド、ライト動作時にアドレス指定を行うリードアドレス
ポインター　ライトアドレスポインター更に、これらの
リードライトアドレスポインターの動作を含めメモリ応
用回路を含むシステム全体を制御するコントローラ一部
と内部メモリーの状態を表すフラグ信号を出力するフラ
グ発生部により構成されている。

［発明が解決しようとする問題点］ 上述した従来のメモリ一応用回路では、通常、システム
の状態をモニターするという目的のた占に種々のフラグ
が用意されている。そのフラグ０代表的な例としては、
ライト動作時に５−ＲＡ］’。

が満杯になった際に出力されるフルフラグや、−ド動作
時に容量が空になった際に出力されるコンブナイフラグ
、更にリード、ライト可能容量力率々になった際に出力
されるハーフフラグなど力あり、それぞれ専用のフラグ
発生回路がメモリ４体に付加されている。しかしながら
、この種の準用回路を用いてフラグを発生させようとす
ると、例えば、フルフラグやエンプティフラグにおいマ
は、リードアドレスポインター　ライトアドレンポイン
ターの比較回路とタイミング回路とを必要とし、ハーフ
フラグにおいては大規模な代数回旋や、減算回路を必要
とする。したがって、従来Ｃメモリ応用回路はその構成
が複雑であるという造題点がある。更に、従来例では、
各フラグのレヌボンスが極めて遅く、これがメモリ応用
回路を１むシステム全体の高速性能を低下させるという
問題点もある。また、近年のこのようなメモリ一応用回
路を用いたシステムの大規模化、複雑下により、フラグ
に対するアプリケーション、つまり内部ステータスのモ
ニター機能の増大が要求されているが、現状の方式では
フラグ機能の拡張は上述の複雑な構成等から容易ではな
く、システムの高速性能の低下の他にもユーザー側の要
求に十分応じることができずメモリーの有効活用が行え
ないという問題点もあった。

［問題点を解決するための手段］ 本発明の要旨は、デュアルポートメモリと、該デュアル
ポートメモリの書き込み用アドレスポートに接続された
書き込みアドレスポインターと、上記デュアルポートメ
モリの読み出し用アドレスポートに接続された読み出し
アドレスポインターと、上記デュアルポートメモリに保
持されるデータ数を監視してフラグ信号を発生させるフ
ラグ発生手段と、該フラグ発生手段から出力されるフラ
グ信号に応答して上記読み出しアドレスポインターとを
それぞれ制御する読み出しコントローラーおよび書き込
みコントローラーとを備えたメモリ応用回路において、
上記フラグ発生手段は上記読み出しコントローラーの出
力で計数動作を行うアップダウンカウンタを有し、該カ
ウンタの計数値に基づき上記フラグ信号を形成すること
である。

［発明の作用］ 上記構成に係るメモリ応用回路にあってはフラグ信号に
よる制御のもとで、書き込みコントローラーと読み出し
コントローラーとがそれぞれ書き込みアドレスポインタ
ーと読み出しアドレスポインターとでアドレス指定し、
外部から供給されるデータをデュアルポートメモリに書
き込み、読み出しする。デュアルポートメモリ内のデー
タ数は書き込みコントローラーの出力と読み出しコント
ローラーの出力とに応答して計数するアップダウンカウ
ンタの計数値に基づき監視されており、この計数値に基
づき形成される各種のフラグ信号が書き込みコントロー
ラーと読み出しコントローラーに供給されてデュアルポ
ートメモリへの書き込みおよび読み出しが制御される。

［発明の従来技術に対する相違点］ 上述した従来のメモリ一応用回路に対し、本発明はフラ
グの発生にアップダウンカウンタを用いた構成となって
いる。これにより簡単な構成で高速なフラグ発生が可能
となり、少数の周辺回路追加により種々のフラグアプリ
ケーションが可能であるという相違点を有する。

［実施例］ 次に本発明に付いて図面を参照して説明する。

第１図は本発明の第１実施例を示すブロック図である。

リード要求入力とライト要求入力とがリード要求入力端
子１１とライト要求入力端子１２とからリードコントロ
ーラー６とライトコントローラー７とを介してアップダ
ウンカウンター８の４【＠Ｉ甘せｌ　ｈ　　ｎ　ｔ’Ｆ
　ｈ　６−ｍ　−ｓ　ｌ？　　λ　→１’ｃ　ｈ　　ス
−７ｒｒｚ　洛ｍ　Ｆ、７　　）リデュアルボー）Ｓ−
ＲＡＭＩをアクセスするリードアドレスポインター２と
ライトアドレスポインター３との相対アドレス値がアッ
プダウンカウンター８によりカウントされる。アップダ
ウンカウンター８の各ビットステータスを特定の論理回
路、フラグ発生器９を通すことにより、デュアルボー）
Ｓ−ＲＡＭＩの内部ステータスをモニターでき、各種の
フラグアプリケーションが可能となる。

上記アップダウンカウンター８とフラグ発生器９とでフ
ラグ手段１００が構成されている。

第２図は本発明の第２実施例のブロック図である。この
実施例では基本構成は第１実施例と同様であるが、ｎビ
ットアップダウンカウンター９を用いてハーフフラグ出
力をハーフフラグ出力端子１４に発生させている。ｎビ
ットライトアドレスポインター３とｎビットリードアド
レスポインター２の相対アドレス値はｎビットアップダ
ウンカウンター９によりカウントされる。従って、ハー
フフラグ出力としてｎビットアップダウンカウンターの
ｎビット目のステータスを用いることができる。これに
より単純な回路構成による高速なハーフフラグ出力の発
生が可能である。

［発明の効果］ 以上、説明したように本発明はデュアルポート５−ＲＡ
Ｍのリードアドレスポインター　ライトアドレスポイン
ターの相対アドレス値をアップダウンカウンター中にカ
ウントし、各ビットステータスを用いることにより高速
なフラグ発生を実現し、かつ単純な論理回路で各ビット
ステータスを変更することにより、様々なフラグアプリ
ケーションに対処することが可能であるという効果を得
られる。また、今後この種のメモリ一応用回路がマクロ
化された際にもユーザーからの種々のフラグアプリケー
ション要求にも容易に対処可能であり、システム設計の
自由度の拡大等様々な効果が期待できる。

【図面の簡単な説明】

第１図は本発明の第１実施例に係るメモリ一応用回路の
ブロック図である。 １・・・・・・デュアルボー）Ｓ−ＲＡＭ。 ２・・・・・・リードアドレスポインター３・・・・・
・ライトアドレスポインター４・・・・・・人力バス、 ５・・・・・・出力バス、 ６・・・・・・リードコントローラー ７・・・・・・ライトコントローラー ８・・・・・・アップダウンカウンター９・・・・・・
フラグ発生器、 １０・・・・・アップダウンカウンター出カバス、１１
・・・・・リード要求入力端子、 １２・・・・・ライト要求入力端子、 １００・・・・フラグ手段。 第２図は本発明の第２実施例に係るメモリ一応用回路の
ブロック図である。 １・・・・・２ｎワードデュアルポート５−ＲＡＭ。 ２・・・・・ｎビットリードアドレスポインター３　・
　・　・　・ ４・　◆　・　・ ５・　・　・　・ ６　・　・　・　・ ７・　・　◆　・ ８　・　・　◆　・ ９・　・　・　・ １０　・　・　◆ １１　◆　◆　・ １２　・　◆　・ １３　・　・　・ １４　・　◆　・ ・ｎビットライトアドレスポインター ・大力バス、 ・出力バス、 ・リードコントローラー ・ライトコントローラー ・フルエンプティフラグ発生器、 ｎビットアップダウンコントローラー、・リード要求入
力端子、 ・ライト要求入力端子、 ・リード側アドレスバス、 ・ライト側アドレスバス、 ・ハーフフラグ出力。

Claims (1)

【特許請求の範囲】
1. 　デュアルポートメモリと、該デュアルポートメモリの
   書き込み用アドレスポートに接続された書き込みアドレ
   スポインターと、上記デュアルポートメモリの読み出し
   用アドレスポートに接続された読み出しアドレスポイン
   ターと、上記デュアルポートメモリに保持されるデータ
   数を監視してフラグ信号を発生させるフラグ発生手段と
   、該フラグ発生手段から出力されるフラグ信号に応答し
   て上記読み出しアドレスポインターとをそれぞれ制御す
   る読み出しコントローラーおよび書き込みコントローラ
   ーとを備えたメモリ応用回路において、上記フラグ発生
   手段は上記読み出しコントローラーの出力で計数動作を
   行うアップダウンカウンタを有し、該カウンタの計数値
   に基づき上記フラグ信号を形成することを特徴とするメ
   モリ応用回路。