JPH0272456A - ハードウエアトレースバツフア - Google Patents
ハードウエアトレースバツフアInfo
- Publication number
- JPH0272456A JPH0272456A JP63223553A JP22355388A JPH0272456A JP H0272456 A JPH0272456 A JP H0272456A JP 63223553 A JP63223553 A JP 63223553A JP 22355388 A JP22355388 A JP 22355388A JP H0272456 A JPH0272456 A JP H0272456A
- Authority
- JP
- Japan
- Prior art keywords
- trace
- memory
- data
- cpu
- address
- Prior art date
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- Granted
Links
- 230000006870 function Effects 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はデータ端末装置のトレース機能を実現するハ
ードウェアトレースバッファに関する。
ードウェアトレースバッファに関する。
従来、この種のトレースバッファはそのトレース機能を
実現する場合、ＣＰＵが各Ｉ／Ｏのトレースデータを読
み込み、トレースバッファに退避ｆ るかまたはＤＭＡ
を利用してトレースバッファに退避するものとなってい
た。
実現する場合、ＣＰＵが各Ｉ／Ｏのトレースデータを読
み込み、トレースバッファに退避ｆ るかまたはＤＭＡ
を利用してトレースバッファに退避するものとなってい
た。
上述した従来のトレースバッファはＣＰＵが各Ｉ／Ｏか
らトレースデータをとシ込み、再度トレースメモリに退
避するか、を次はＤＭＡコントローラにバスをわたす処
理が必要となるため、ＣＰＵの処理効率が下がってしま
うという欠点がある。
らトレースデータをとシ込み、再度トレースメモリに退
避するか、を次はＤＭＡコントローラにバスをわたす処
理が必要となるため、ＣＰＵの処理効率が下がってしま
うという欠点がある。
この発明に係るハードウェアトレースバッファは、工／
Ｏアクセスサイクルに同期してバス上のデータヲトレー
スパツファに畳込むトレースメモリ書込み手段を設けた
ものである。
Ｏアクセスサイクルに同期してバス上のデータヲトレー
スパツファに畳込むトレースメモリ書込み手段を設けた
ものである。
この発明はＣＰＵの処理効率を下げることなしにトレー
ス機能を実行することができる。
ス機能を実行することができる。
図はとの発明に係るハードウェアトレースバッファの一
実施例を示すブロック図である。−例として、２つの独
立Ｏ第１Ｉ／Ｏおよび第２工／Ｏ（共に図示せず）に対
してハードウェアトレースを行なう場合を示す。同図に
おいて、１はデータバス、２はこのデータバス１に接続
されたデータバストランシーバ、３はＩ ／、０セレク
ト信号が入力する端子、４はカウントリセット信号が入
力する端子、５は第１ Ｉｌｏ ）レースアドレスカウ
ンタ、６は第２ Ｉｌｏ ）レースアドレスカウンタ、
７ＵＩ／Ｏ）レースアドレスマルテプレク？、８はトレ
ースバッファアドレスポインタ、９はアドレスマルチプ
レクサ、／ＯはＩ／Ｏメモリリード／ライト信号が入力
する端子、１１はアドレスバス、１２はトレース／ＣＰ
Ｕリードモード切替信号が入力する端子、１３はトレー
スメモリリードライト信号切替回路、 →ラリト日１号切遺＋’Ｊ−Ｗｒｚ １４はトレース
メモリである。
実施例を示すブロック図である。−例として、２つの独
立Ｏ第１Ｉ／Ｏおよび第２工／Ｏ（共に図示せず）に対
してハードウェアトレースを行なう場合を示す。同図に
おいて、１はデータバス、２はこのデータバス１に接続
されたデータバストランシーバ、３はＩ ／、０セレク
ト信号が入力する端子、４はカウントリセット信号が入
力する端子、５は第１ Ｉｌｏ ）レースアドレスカウ
ンタ、６は第２ Ｉｌｏ ）レースアドレスカウンタ、
７ＵＩ／Ｏ）レースアドレスマルテプレク？、８はトレ
ースバッファアドレスポインタ、９はアドレスマルチプ
レクサ、／ＯはＩ／Ｏメモリリード／ライト信号が入力
する端子、１１はアドレスバス、１２はトレース／ＣＰ
Ｕリードモード切替信号が入力する端子、１３はトレー
スメモリリードライト信号切替回路、 →ラリト日１号切遺＋’Ｊ−Ｗｒｚ １４はトレース
メモリである。
次に上記構成によるノ１−ドウエアトレースバッファの
動作について説明する。まず、ＣＰＵが第１ Ｉｌｏに
対してアクセスすると、それと同期してデータバス１
、Ｉ／Ｏセレクト信号およびＩ／Ｏメモリリード／２イ
ト信号が活性化する。そして、図示せぬＣＰＵはこのｘ
７ｏ ｖ−ドに同期して第１Ｉ／Ｏ）レースアドレスカ
ウンタ５のカウント値によシトレースバッファドレスポ
インタ８で示されるアドレスがアドレスマルチプレクサ
９を介してトレースメモリ１４に与えられる。
動作について説明する。まず、ＣＰＵが第１ Ｉｌｏに
対してアクセスすると、それと同期してデータバス１
、Ｉ／Ｏセレクト信号およびＩ／Ｏメモリリード／２イ
ト信号が活性化する。そして、図示せぬＣＰＵはこのｘ
７ｏ ｖ−ドに同期して第１Ｉ／Ｏ）レースアドレスカ
ウンタ５のカウント値によシトレースバッファドレスポ
インタ８で示されるアドレスがアドレスマルチプレクサ
９を介してトレースメモリ１４に与えられる。
一方、データについては図示せぬＣＰＵのＶ。
アクセス時のデータバス１上のデータがデータバストラ
ンシーバ２によシトレースメモリ１４に与えられる。ま
た、１／Ｏメモリリ一ド／ライト信号が端子／Ｏを介し
てトレースメモリリードライト信号切替回路、１３に入
力すると、このトレースメモリリードライト信号切替回
路１３よりトレースメモリ１４のライト信号が発生し、
トレースメモリ１４に入力する。このため、トレースメ
モリ１４にトレースデータが退避される。このようにし
て、図示せぬＣＰＵの１つのＩ／Ｏアクセスサイクルに
同期してＣＰＵがＩ／Ｏ！Ｊ−ドを実行すると同時にト
レースメモリにデータを退避することができる。そして
、第１Ｉ／Ｏに対してアクセスが継続すると、その都度
、第１ Ｉｌｏ ）レースアドレスカウンタ５がカウン
トアツプを実行し、トレースメモリ１４の連続するメモ
リ領域にサイクリックにデータを退避する動作を行なう
。−力、第２１／Ｏに対してアクセスを行なった場合、
第２Ｉ／Ｏ）レースアドレスカウンタ６およびＩ／Ｏセ
レクト信号によりトレースバッファアドレスポインタ８
で指定される別のメそり領域にトレースデータを退避す
る。以上の動作によりＣＰＵの各Ｉ／Ｏへのアクセスに
関連するすべての動作時のステータス、データなどをメ
モリ上に退避し、障害時の故障解析などに刹用するハー
ドウェアのトレースを実行することができる。
ンシーバ２によシトレースメモリ１４に与えられる。ま
た、１／Ｏメモリリ一ド／ライト信号が端子／Ｏを介し
てトレースメモリリードライト信号切替回路、１３に入
力すると、このトレースメモリリードライト信号切替回
路１３よりトレースメモリ１４のライト信号が発生し、
トレースメモリ１４に入力する。このため、トレースメ
モリ１４にトレースデータが退避される。このようにし
て、図示せぬＣＰＵの１つのＩ／Ｏアクセスサイクルに
同期してＣＰＵがＩ／Ｏ！Ｊ−ドを実行すると同時にト
レースメモリにデータを退避することができる。そして
、第１Ｉ／Ｏに対してアクセスが継続すると、その都度
、第１ Ｉｌｏ ）レースアドレスカウンタ５がカウン
トアツプを実行し、トレースメモリ１４の連続するメモ
リ領域にサイクリックにデータを退避する動作を行なう
。−力、第２１／Ｏに対してアクセスを行なった場合、
第２Ｉ／Ｏ）レースアドレスカウンタ６およびＩ／Ｏセ
レクト信号によりトレースバッファアドレスポインタ８
で指定される別のメそり領域にトレースデータを退避す
る。以上の動作によりＣＰＵの各Ｉ／Ｏへのアクセスに
関連するすべての動作時のステータス、データなどをメ
モリ上に退避し、障害時の故障解析などに刹用するハー
ドウェアのトレースを実行することができる。
なお、以上はバスマスクがＣＰＵの場合について説明し
たが、これに限定されることなく、ＤＭＡコントローラ
の場合についても同様に実行することができることはも
ちろんである。
たが、これに限定されることなく、ＤＭＡコントローラ
の場合についても同様に実行することができることはも
ちろんである。
以上詳細に説明したように１この発明に係るハードウェ
アトレースバッファによれば、バスマスクの動作と全く
同時に各Ｉ／Ｏのトレースデータをハードウェアで自動
的にトレースメモリに退避するため、ＣＰＵの処理効率
を下げることなくトレース機能を実現することができる
効果がある。
アトレースバッファによれば、バスマスクの動作と全く
同時に各Ｉ／Ｏのトレースデータをハードウェアで自動
的にトレースメモリに退避するため、ＣＰＵの処理効率
を下げることなくトレース機能を実現することができる
効果がある。
図はこの発明に係るハードウェアトレースバッファの一
実施例を示すブロック図である。 １・・拳・データバス、２・・・・データバストランシ
ーバ、３および４・・φ・端子、５・・・・ＭＩＩｌｏ
）レースアドレスカウンタ、６・・・・Ｆ２ｌ／Ｏ ト
レースアドレスカウンタ、７φ１１Φ・Ｉｌｏ ）レー
スアドレスマルチプレクサ、８・・・・トレースバッフ
ァアドレスポインタ、９・・・・アドレスマルチプレク
サ、／Ｏ・・・ｅ端子、１１・・・−アドレスバス、１
２・・ｅ・端子、１３・・・ｅトレースメモリリードラ
イト信号切替回路、１４・・φφトレースメモリ。
実施例を示すブロック図である。 １・・拳・データバス、２・・・・データバストランシ
ーバ、３および４・・φ・端子、５・・・・ＭＩＩｌｏ
）レースアドレスカウンタ、６・・・・Ｆ２ｌ／Ｏ ト
レースアドレスカウンタ、７φ１１Φ・Ｉｌｏ ）レー
スアドレスマルチプレクサ、８・・・・トレースバッフ
ァアドレスポインタ、９・・・・アドレスマルチプレク
サ、／Ｏ・・・ｅ端子、１１・・・−アドレスバス、１
２・・ｅ・端子、１３・・・ｅトレースメモリリードラ
イト信号切替回路、１４・・φφトレースメモリ。
Claims (1)
- Ｉ／Ｏアクセルサイクルに同期してバス上のデータをト
レースバッファに書込むトレースメモリ書込み手段を設
けたことを特徴とするハードウェアトレースバッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223553A JPH06105444B2 (ja) | 1988-09-08 | 1988-09-08 | ハードウエアトレースバツフア |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223553A JPH06105444B2 (ja) | 1988-09-08 | 1988-09-08 | ハードウエアトレースバツフア |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272456A true JPH0272456A (ja) | 1990-03-12 |
| JPH06105444B2 JPH06105444B2 (ja) | 1994-12-21 |
Family
ID=16799962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223553A Expired - Lifetime JPH06105444B2 (ja) | 1988-09-08 | 1988-09-08 | ハードウエアトレースバツフア |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105444B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591048A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Tracing system for program execution state |
| JPS5764853A (en) * | 1980-10-08 | 1982-04-20 | Toshiba Corp | Bus tracing device |
| JPS6273352A (ja) * | 1985-09-27 | 1987-04-04 | Mitsubishi Electric Corp | 複合バストレ−ス装置 |
-
1988
- 1988-09-08 JP JP63223553A patent/JPH06105444B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5591048A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Tracing system for program execution state |
| JPS5764853A (en) * | 1980-10-08 | 1982-04-20 | Toshiba Corp | Bus tracing device |
| JPS6273352A (ja) * | 1985-09-27 | 1987-04-04 | Mitsubishi Electric Corp | 複合バストレ−ス装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105444B2 (ja) | 1994-12-21 |
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