JPH02309436A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH02309436A JPH02309436A JP1132389A JP13238989A JPH02309436A JP H02309436 A JPH02309436 A JP H02309436A JP 1132389 A JP1132389 A JP 1132389A JP 13238989 A JP13238989 A JP 13238989A JP H02309436 A JPH02309436 A JP H02309436A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cycle
- parity
- wait
- parity error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E40/00—Technologies for an efficient electrical power generation, transmission or distribution
- Y02E40/60—Superconducting electric elements or equipment; Power systems integrating superconducting elements or equipment
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御方式、特に、パリティエラー発生時
の解析を容易に行うためのメモリ制御方式に関する。
の解析を容易に行うためのメモリ制御方式に関する。
従来この種のメモリ制御方式はデータ書き込み時にパリ
ティ値を計算してメモリに書き込み、読み出し時にデー
タからパリティ値を再計算し、書き込まれていたパリテ
ィ値と比較して、異なっていた場合エラー（パリティエ
ラー）を発生させるようになっている。
ティ値を計算してメモリに書き込み、読み出し時にデー
タからパリティ値を再計算し、書き込まれていたパリテ
ィ値と比較して、異なっていた場合エラー（パリティエ
ラー）を発生させるようになっている。
上述した従来のメモリ制御方式は、メモリリードサイク
ル時にパリティチェックしているため、読みだし時にパ
リティエラーが発生している場合はエラーサイクルのタ
イミングを観測することはできるが、書き込み時にパリ
ティエラーが発生している場合には、タイミングを観測
することは容易でないという問題点がある。
ル時にパリティチェックしているため、読みだし時にパ
リティエラーが発生している場合はエラーサイクルのタ
イミングを観測することはできるが、書き込み時にパリ
ティエラーが発生している場合には、タイミングを観測
することは容易でないという問題点がある。
本発明のメモリ制御方式は、メモリパリティエラーのデ
バッグモードを有し、メモリライトサイクルのあとにウ
ェイトサイクルを設ける回路と、ウェイトサイクルの間
に疑似的なメモリサイクルすなわちメモリチップに対す
るデータの読みだしをするタイミング信号を生成する回
路を有している。
バッグモードを有し、メモリライトサイクルのあとにウ
ェイトサイクルを設ける回路と、ウェイトサイクルの間
に疑似的なメモリサイクルすなわちメモリチップに対す
るデータの読みだしをするタイミング信号を生成する回
路を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
Ｃ’ＰＵＩはメモリにデータを書き込むとき、ローカル
データバスに書き込みデータを出力する。
データバスに書き込みデータを出力する。
このデータは、メインメモリ３に書き込まれると同時に
パリティジェネレータ５によりパリティ計算が行われ、
この結果がパリティメモリ４に書き込まれる。
パリティジェネレータ５によりパリティ計算が行われ、
この結果がパリティメモリ４に書き込まれる。
ＣＰＵがメモリからデータを読み出すとき、メインメモ
リ３のデータは、ローカルデータバスを介してＣＰｔＪ
ｌへ送られるが、同時にパリティジェネレータ５により
、再度パリティ計算が行われる。
リ３のデータは、ローカルデータバスを介してＣＰｔＪ
ｌへ送られるが、同時にパリティジェネレータ５により
、再度パリティ計算が行われる。
この結果とパリティメモリ４から読み出された値がパリ
ティチェッカ６により比較され、異なっていればパリテ
ィエラーが発生する。この一連の動作はメモリコントロ
ーラ２により制御され委・ またデパックのとき書き込み直後にパリティエラーが発
生したかどうかを知りたい場合には、メモリコントロー
ラ２にデバッグモード信号を入力する。
ティチェッカ６により比較され、異なっていればパリテ
ィエラーが発生する。この一連の動作はメモリコントロ
ーラ２により制御され委・ またデパックのとき書き込み直後にパリティエラーが発
生したかどうかを知りたい場合には、メモリコントロー
ラ２にデバッグモード信号を入力する。
このときメモリコントローラ２はＲＤＹ信号を返さない
ことにより、メモリライトサイクル直後にＣＰＵを待た
せその間に疑似的なメモリリードサイクルを実行させる
−０ 第２図は第１図に示すメモリ制御方式の動作を説明する
ためのタイムチャートであり、デバッグモードにしたと
きのメモリライトサイクルとメモリライトサイクル直後
のウェイトサイクル（疑似的メモリリードサイクル）の
タイムチャートで、ＴＷがウェイトサイクルである。
ことにより、メモリライトサイクル直後にＣＰＵを待た
せその間に疑似的なメモリリードサイクルを実行させる
−０ 第２図は第１図に示すメモリ制御方式の動作を説明する
ためのタイムチャートであり、デバッグモードにしたと
きのメモリライトサイクルとメモリライトサイクル直後
のウェイトサイクル（疑似的メモリリードサイクル）の
タイムチャートで、ＴＷがウェイトサイクルである。
次にデバッグモードのときに追加される疑似的なメモリ
リードサイクルについて説明する。
リードサイクルについて説明する。
第２図の■のサイクルのようにデバッグモードであれば
ライトサイクルの直後は、ウェイトサイクルとなる。
ライトサイクルの直後は、ウェイトサイクルとなる。
このウェイトサイクル時にメインメモリ及びパリティメ
モリにロウ（ＲＯＷ） 、カラム（ＣｏＬｔＪＭＮ）ア
ドレスをあたえアウトプットイネーブル（第２図のＯＥ
）をイネーブルにしてやることによりメインメモリとパ
リティメモリはデータを出力し、疑似的なメモリリード
サイクルとなる。
モリにロウ（ＲＯＷ） 、カラム（ＣｏＬｔＪＭＮ）ア
ドレスをあたえアウトプットイネーブル（第２図のＯＥ
）をイネーブルにしてやることによりメインメモリとパ
リティメモリはデータを出力し、疑似的なメモリリード
サイクルとなる。
このサイクルはウェイトサイクルのなめ、ＣＰＵは前の
サイクルのアドレスを出力し続けており、おなし番地の
メモリがアクセスされる。
サイクルのアドレスを出力し続けており、おなし番地の
メモリがアクセスされる。
以上説明したように本発明のメモリ制御方式は、デバッ
グモードにおいてメモリライトサイクルのあとにウェイ
トサイクルを設け、このウェイトサイクルの間に疑似的
なメモリリードサイクルすなわちメモリチップに対する
データの読みだしをすることにより、パリティエラーを
おこした番地のライトサイクルのタイミングを容易に観
測できるといった効果がある。
グモードにおいてメモリライトサイクルのあとにウェイ
トサイクルを設け、このウェイトサイクルの間に疑似的
なメモリリードサイクルすなわちメモリチップに対する
データの読みだしをすることにより、パリティエラーを
おこした番地のライトサイクルのタイミングを容易に観
測できるといった効果がある。
図面の簡単な説明
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すメモリ制御方式の動作を説明するためのタ
イムチャートである。
第１図に示すメモリ制御方式の動作を説明するためのタ
イムチャートである。
１・・・ＣＰＵ、２・・・メモリコントローラ、３・・
・メインメモリ、４・・・パリティメモリ、５・・・パ
リティジェネレータ、６・・・パリティチェッカ。
・メインメモリ、４・・・パリティメモリ、５・・・パ
リティジェネレータ、６・・・パリティチェッカ。
Claims (1)
- メモリパリティチェック回路をもつコンピュータシステ
ムのメモリ制御方式において、メモリパリティエラーの
デバッグモードを有しメモリライトサイクルのあとにウ
エイトサイクルを設ける回路と、ウエイトサイクルの間
に疑似的なメモリリードサイクルすなわちメモリチップ
に対するデータの読みだしをするタイミング信号を生成
する回路とを含むことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132389A JPH02309436A (ja) | 1989-05-24 | 1989-05-24 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132389A JPH02309436A (ja) | 1989-05-24 | 1989-05-24 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309436A true JPH02309436A (ja) | 1990-12-25 |
Family
ID=15080243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132389A Pending JPH02309436A (ja) | 1989-05-24 | 1989-05-24 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309436A (ja) |
-
1989
- 1989-05-24 JP JP1132389A patent/JPH02309436A/ja active Pending
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