JPH0234058B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 パイプライン処理によつて、第１オペランドと
第２オペランドを扱う命令を処理するデータ処理
装置において、第１オペランドアドレスと第２オ
ペランドアドレスとのオーバラツプをチエツクす
る方式に関す。

(b) 技術の背景 パイプライン処理を行うデータ処理装置におい
て、第１オペランドと第２オペランドとを主記憶
装置から読み出し、演算してその結果を主記憶装
置上の第１オペランドに書き込む命令、又は第２
オペランドを主記憶装置上から読み出し、主記憶
装置上の第１オペランドに書き込む命令を実行す
る場合、ソフトウエアインタフエース条件として
は、例えば１語が８バイトから成るデータ処理装
置では、一般にはアドレスの単位である１バイト
の演算を逐次実行して最終的に８バイトの演算結
果が得られることを前提としている。

然し、ハードウエア的には８バイト単位で演算
しているので、この侭ではソフトウエアから見た
ハードウエア条件が合わなくなる問題があり、見
掛け上１バイト単位で処理しているようにする必
要があつた。

具体例を挙げれば、第２オペランドから第１オ
ペランドへデータを転送する命令で、第２オペラ
ンドの最初の１バイトにのみ、全“０”を入れ
て、且つ第２オペランドアドレスと第１オペラン
ドアドレスとを上記１バイト分だけずらせて、こ
の転送命令を実行させると、第１オペランドの最
初の１バイトから順次１バイトづつ“０”が転送
され、最終的には全データ長に“０”を入れるこ
とができる。然し、若しデータ処理装置の１語を
構成する８バイト単位の転送で、この命令が実行
されると、８バイトの語の内最初の１バイトにの
み“０”であるが、他の７バイトは“０”でない
データが８バイト単位で、第１オペランドの全デ
ータ長について転送され、所期の目的を達成させ
ることができなくなる。

この問題に対する対策として、第１オペランド
アドレスと第２オペランドアドレスとのオーバラ
ツプチエツクを行い、２つのアドレスがオーバラ
ツプしている場合は、オーバラツプしていないバ
イト長のみの演算を、総てのデータ長について
（演算結果を主記憶装置に書き込む場合は、書き
込みレングスについて）繰り返して行う方法が採
られていた。

然して、パイプライン処理を行うデータ処理装
置において、従来方式で上記オーバラツプチエツ
クを行うと、そのオーバラツプチエツクの処理の
為に、演算結果を主記憶装置上にストアするレン
グスを決定する処理が遅れ、パイプライン処理を
効率的に実行できない問題があり、改善策の検討
が望まれていた。

(c) 従来技術と問題点 第１図がパイプライン処理を行うデータ処理装
置において、オペランドアドレスのオーバラツプ
チエツクを行う場合の従来方式を示す図であつ
て、１がそのタイムチヤート図であり、２がブロ
ツク図である。

以下、１，２を対照しながら、従来方式による
オーバラツプチエツク方式を説明する。

先ず、１で示すタイムチヤートの第１フローで
第１オペランドの読み出しが行なわれ、第２フロ
ーで第２オペランドの読み出しと、第１オペラン
ドと第２オペランドとの演算が行なわれ、第３フ
ローで演算結果の主記憶装置への書き込みが行わ
れるのであるが、ここでは各フローにおける処理
の内、本発明に関連する部分ものを示している。
そして、Ｄ，Ｒ，Ａ，Ｂ１，Ｂ２、は、そのパイ
プライン処理の各ステージを示しており、Ｄは命
令のデコード、Ｒはバツフアメモリ又は主記憶装
置に対するメモリアクセス要求を出す処理、Ａは
オペランドアドレス計算、Ｂ１，Ｂ２はバツフア
メモリからの読み出しステージである。

２において、１はベースレジスタ（BR）、２
はデイスプレイスメントレジスタ（DR）、３は
オペランドアドレス計算器（EAG）、４はオペラ
ンドアドレスレジスタ（EAR）、５はワーキング
アドレスレジスタ（WAR）、６はアドレスオー
バラツプ計算器（OAG）、７はオーバラツプレジ
スタ（OAR）でオーバラツプ長を蓄積している。
８は１回の処理でストアすべきデータ長を計算す
るストアレングス計算器（SLG）で、命令で指
定するデータ長Ｌとオーバラツプレジスタ
（OAR）７のオーバラツプデータを用いて計算す
る。そしてOVLPLCHはオーバラツプレングス
チエツク信号で、この信号がオンの時第１オペラ
ンドと第２オペランドがオーバラツプしているこ
とを示している。

パイプライン処理を行うデータ処理装置では、
演算器としてパイプライン演算器が１つしか無い
為、１つの命令をマルチフローに展開して処理す
る場合、複数個の処理が１つづつ、上記パイプラ
イン演算器に投入される。上記第１フロー〜第３
フローがその展開フローである。

本図面の１で示すタイムチヤートで、本発明に
関連する動作を説明すると、第１フローのＡステ
ージにおいて、第１オペランドアドレスの計算に
必要なベースレジスタ（BR）１とデイスプレイ
スメントレジスタ（DR）２が読み出されて、オ
ペランドアドレス計算器（EAG）３で第１オペ
ランドアドレスが計算される。そして、次のＢ１
ステージでオペランドアドレス計算器（EAG）
３での計算結果をオペランドアドレスレジスタ
（EAR）４にセツトし、Ｂ２ステージでワーキン
グアドレスレジスタ（WAR）５にバツフアリン
グする。

第２フローでは第２オペランドの読み出しと、
第１オペランドアドレスと第２オペランドアドレ
スとのオーバラツプチエツク迄を行う。即ち、第
１フローと同じようにして、先ずＡステージで第
２オペランドアドレスの計算に必要な、ベースレ
ジスタ（BR）１とデイスプレイスメントレジス
タ（DR）２が読み出され、オペラントアドレス
計算器（EAG）３で第２オペランドアドレスが
計算される。そして、次のＢ１ステージでオペラ
ンドアドレス計算器（EAG）３での計算結果を
オペランドアドレスレジスタ（EAR）４にセツ
トすると同時に、第１フローで既にワーキングア
ドレスレジスタ（WAR）５に蓄積されている第
１オペランドアドレスと、前記第２オペランドア
ドレスが入つているオペランドアドレスレジスタ
（EAR）４を読み出し、アドレスオーバラツプ計
算器（OAG）６で各オペランドアドレスのオー
バラツプの計算を行う。そして、次のＢ２ステー
ジで、アドレスオーバラツプ計算器（OAG）６
で計算されたオーバラツプ長をオーバラツプレジ
スタ（OAR）７にストアすると共に、オーバラ
ツプレングスチエツク信号OVLPLCHを出力す
る。

従つて、本来は演算結果の主記憶装置への書き
込みを行う第３フローのＡステージで、書き込み
の為のストアレングス計算を行う必要があるが、
２で示した従来方式の処理機構では、オーバラツ
プ長がオーバラツプレジスタ（OAR）７に蓄積
されるのが、第２フローのＢ２ステージである
為、第３フローで示しているように、少なくとも
１つのAwステージ（Ａステージの待ち状態）を
設ける必要があり、パイプライン処理を長くする
問題があつた。

(d) 発明の目的 本発明は上記従来の欠点に鑑み、パイプライン
処理を行うデータ処理装置において、第１オペラ
ンドアドレスと第２オペランドアドレスとのオー
バラツプチエツクを実行した後の書き込みレング
ス決定処理を、正規のＡステージで実行できる方
法を提供することを目的とするものである。

(e) 発明の構成 そしてこの目的は、第１オペランド、第２オペ
ランドが主記憶装置上にあり、それぞれを主記憶
装置から読み出し、演算してその結果を主記憶装
置上の第１オペランドへ書き込む命令、又は第２
オペランドを主記憶装置から読み出し、主記憶装
置上の第１オペランドに書き込む命令を処理する
データ処理装置において、第２オペランドアドレ
スの計算要素をオペランドアドレス計算器
（EAG）に入力して第２オペランドアドレスを算
出するとき、該第１オペランドと第２オペランド
とのオーバラツプ量を検出するアドレスオーバラ
ツプ計算器に、上記第２オペランドアドレスの計
算要素と、前もつて計算されている第１オペラン
ドアドレスを保持したレジスタの内容の１の補数
とを入力して、第２オペランドアドレスの計算
と、第１オペランドアドレスと第２オペランドア
ドレスとのオーバラツプの量の検出とを同時に行
うように制御する方法を提供することによつて達
成され、書き込みレングスを計算するのに特別な
パイプラインステージAwを考える必要がなく、
処理サイクルを短縮できる利点がある。

(f) 発明の実施例 以下本発明の実施例を図面によつて詳述する。
第２図が本発明の一実施例を示す図であり、１が
そのタイムチヤート、２がブロツク図である。本
発明は、第２フローでの第２オペランドアドレス
の生成結果を用いてオーバラツプチエツクを行う
のではなく、該第２フローでのオペランドアドレ
ス計算器（EAG）による第２オペランドのアド
レス生成と同時に、該２オペランドアドレスの計
算要素｛ベースレジスタ（BR）、デイスプレイ
スメント（DR）（｝を、例えば、３入力加算器
で構成されている専用のアドレスオーバラツプ計
算器（OAG）の２つの入力に入力すると同時に、
第１フローで生成されている第１オペランドのア
ドレスの１の補数を残りの第３入力に入力して、
オーバラツプチエツクを行い第３フローでの書き
込みレングス生成を、本来のＡステージで実行
し、従来方式で必要としていたＡステージの待ち
サイクルAwをなくし処理サイクルを短縮しよう
とするものである。

この図面において、１で示したタイムチヤート
の各ステージは、第１図の１と同じものであり、
２においても１〜４及び６，７は第１図２と同じ
ものであるが、アドレスオーバラツプ計算器
（OAG）６の入力条件が異なつている。即ち、ア
ドレスオーバラツプ計算器（OAG）６はOA１，
OA２，OA３の３入力演算器となつており、OA
１，OA２には第２オペランドのベースレジスタ
（BR）１、デイスプレイスメントレジスタ
（DR）２を入力し、OA３には第１オペランドア
ドレスの生成結果を蓄積しているオペランドアド
レスレジスタ（EAR）４の１の補数を入力して
いる。

尚、上記の実施例においては、アドレスオーバ
ラツプ計算器（OAG）として、３入力演算器を
使用した例で説明したが、例えば、第１オペラン
ド、第２オペランドのアドレスの計算に３入力を
必要する時には、オペランドアドレス計算器
（EAG）が３入力演算器となり、アドレスオーバ
ラツプ計算器（OAG）は、４入力演算器となる
ことはいう迄もないことである。

このような構成とすることにより、１で示した
タイムチヤートから明らかな如く、第２フローの
Ａステージで、第２オペランドのアドレス生成
と、第１オペランドアドレスと第２オペランドア
ドレスとのアドレスオーバラツプチエツクを同時
に行い、Ｂ１ステージで第２オペランドアドレス
生成結果のオペランドアドレスレジスタ（EAR）
へのストアと、アドレスオーバラツプチエツク結
果のオーバラツプレジスタ（OAR）７へのスト
アを同時に行うことができ、その結果として第３
フローのＡステージで書き込みレングスの生成動
作を行うことができる。

(g) 発明の効果 以上詳細に説明したように、本発明によればパ
イプライン処理を行うデータ処理装置において、
第２オペランドアドレスを計算すると同時に、第
１オペランドアドレスとのアドレスオーバラツプ
チエツクを行うことにより、パイプライン処理に
おける書き込みレングス決定のための“待ち”を
無くし、処理サイクルを短くできる効果がある。

【図面の簡単な説明】

第１図はアドレスオーバラツプチエツクを行う
場合の従来方式を示す図、第２図は本発明の一実
施例を示す図である。 図面において、１はベースレジスタ（BR）、
２はデイスプレイスメントレジスタ（DR）、３
はオペランドアドレス計算器（EAG）、４はオペ
ランドアドレスレジスタ（EAR）、５はワーキン
グアドレスレジスタ（WAR）、６はアドレスオ
ーバラツプ計算器（OAG）、７はオーバラツプレ
ジスタ（OAR）、８はストアレングス計算器
（SLG）、OVLPLCHはオーバラツプチエツク信
号をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. １ 第１オペランド、第２オペランドが主記憶装
   置上にあり、それぞれを主記憶装置から読み出
   し、演算してその結果を主記憶装置上の第１オペ
   ランドへ書き込む命令、又は第２オペランドを主
   記憶装置から読み出し、主記憶装置上の第１オペ
   ランドに書き込む命令を処理するデータ処理装置
   において、第２オペランドアドレスの計算要素を
   オペランドアドレス計算器に入力して第２オペラ
   ンドアドレスを算出するとき、該第１オペランド
   と第２オペランドとのオーバラツプ量を検出する
   アドレスオーバラツプ計算器に、上記第２オペラ
   ンドアドレスの計算要素と、前もつて計算されて
   いる第１オペランドアドレスを保持したレジスタ
   の内容の１の補数とを入力して、第２オペランド
   アドレスの計算と、第１オペランドアドレスと第
   ２オペランドアドレスとのオーバラツプの量を検
   出とを同時に行うように制御することを特徴とす
   るアドレスオーバラツプチエツク方式。