JPS62164140A - デ−タ処理システムの試験方法 - Google Patents
デ−タ処理システムの試験方法Info
- Publication number
- JPS62164140A JPS62164140A JP61282233A JP28223386A JPS62164140A JP S62164140 A JPS62164140 A JP S62164140A JP 61282233 A JP61282233 A JP 61282233A JP 28223386 A JP28223386 A JP 28223386A JP S62164140 A JPS62164140 A JP S62164140A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- logic
- instruction
- data processing
- processing system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
- G06F11/2733—Test interface between tester and unit under test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はマイクロプロセッサの試験に関し、さらに詳し
くはイン・サーキット・エミュレーションに替わるもの
であって、エミュレーション中のマイクロプロセッサが
サポートするものに関する。
くはイン・サーキット・エミュレーションに替わるもの
であって、エミュレーション中のマイクロプロセッサが
サポートするものに関する。
Ｂ、従来技術およびその問題点
イン・サーキット・エミュレーション（ＩＣＥ）は、多
くのマイクロプロセッサ製造業者が用いる概念である。
くのマイクロプロセッサ製造業者が用いる概念である。
この概念の下では、システム・マイクロプロセッサをエ
ミュレータと置換することにより、ロー・レベルのハー
ドウェア試験すなわちデバッグを可能にしている。この
ようにしてシステ１１をデバッグできるけれども、その
ためにはシステム・マイクロプロセッサをシステムから
物理的に取り除き、その代りにエミュレータを接続する
必要がある。イン・サーキット式方策では、被試験シス
テムからシステム・マイクロ・プロセッサが物理的に取
り除かれるとともに、代わってＩＣＥハードウェアが第
１図に示されるように結線される。ＩＣＥハードウェア
の中のマイクロプロセッサはシステム・マイクロプロセ
ッサの代りに用いられるとともに、イン・サーキット・
エミュレータの中のサポート論理はマイクロプロセッサ
の活動をモニタするのに用いられる。該サポート論理の
動作を制御するソフトウェアもイン・サーキット・エミ
ュレータに組み込まれるので、トレース、ストップ・オ
ン・アドレス、インストラクション・シングル・ステッ
プ、およびサイクル・ステップを実現することができる
。
ミュレータと置換することにより、ロー・レベルのハー
ドウェア試験すなわちデバッグを可能にしている。この
ようにしてシステ１１をデバッグできるけれども、その
ためにはシステム・マイクロプロセッサをシステムから
物理的に取り除き、その代りにエミュレータを接続する
必要がある。イン・サーキット式方策では、被試験シス
テムからシステム・マイクロ・プロセッサが物理的に取
り除かれるとともに、代わってＩＣＥハードウェアが第
１図に示されるように結線される。ＩＣＥハードウェア
の中のマイクロプロセッサはシステム・マイクロプロセ
ッサの代りに用いられるとともに、イン・サーキット・
エミュレータの中のサポート論理はマイクロプロセッサ
の活動をモニタするのに用いられる。該サポート論理の
動作を制御するソフトウェアもイン・サーキット・エミ
ュレータに組み込まれるので、トレース、ストップ・オ
ン・アドレス、インストラクション・シングル・ステッ
プ、およびサイクル・ステップを実現することができる
。
このような方策によればロー・レベル・デバッグで典型
的に必要とされる機能が得られる反面、いくつかの好ま
しくない特性もある。第１に、システム・マイクロプロ
セッサを物理的に取り除き。
的に必要とされる機能が得られる反面、いくつかの好ま
しくない特性もある。第１に、システム・マイクロプロ
セッサを物理的に取り除き。
代りにＩＣＥハードウェアを結線する必要がある。
しかしながら、これは望ましくないことである。
なぜなら、ＩＣＥを結線した場合のタイミング・電気的
負荷特性は、システム・マイクロプロセッサが決まった
位置にあるときの実際の特性と違う可能性があるからで
ある。第２に、ＩＣＥハードウェアは複雑、かつ極めて
高価である。ＩＣＥハードウェアはまた、マイクロプロ
セッサのタイプ毎に特有のものであり、被試験システム
で使うマイクロプロセッサのタイプ毎に独特のハードウ
ェアとソフトウェアを開発してサポートする必要がある
。第３に、ＩＣＥハードウェアはシステム・マイクロプ
ロセッサと同じ（つまり、内部に変更のない）マイクロ
プロセッサを使うので、命令トレースやストップ・オン
・アドレス等の機能をサポートするためには、マイクロ
プロセッサ内で何か起こっているかを決定する外部論理
が必要となる。
負荷特性は、システム・マイクロプロセッサが決まった
位置にあるときの実際の特性と違う可能性があるからで
ある。第２に、ＩＣＥハードウェアは複雑、かつ極めて
高価である。ＩＣＥハードウェアはまた、マイクロプロ
セッサのタイプ毎に特有のものであり、被試験システム
で使うマイクロプロセッサのタイプ毎に独特のハードウ
ェアとソフトウェアを開発してサポートする必要がある
。第３に、ＩＣＥハードウェアはシステム・マイクロプ
ロセッサと同じ（つまり、内部に変更のない）マイクロ
プロセッサを使うので、命令トレースやストップ・オン
・アドレス等の機能をサポートするためには、マイクロ
プロセッサ内で何か起こっているかを決定する外部論理
が必要となる。
このような方策は多くの製造業者が採用しており、成功
をおさめた。はとんどの開発グループがＩＣＥハードウ
ェアを購入してシステム・デバッグに使っている。なる
ほど良い結果をもたらして・ いるが、しかしこれは本
質的にはシステム・デバッグに対する事後方策である。
をおさめた。はとんどの開発グループがＩＣＥハードウ
ェアを購入してシステム・デバッグに使っている。なる
ほど良い結果をもたらして・ いるが、しかしこれは本
質的にはシステム・デバッグに対する事後方策である。
このような方策では、マイクロプロセッサの設計がＩＣ
Ｅの設計から独立して行われる。
Ｅの設計から独立して行われる。
Ｃ０問題点を解決するための手段
本発明は、システム中にシステム・マイクロプロセッサ
を残しておくことを可能にするとともに、システム・マ
イクロプロセッサ内とサポート・プロセッサ内の両方の
論理を利用してＩＣＥアプローチと等価な機能を与える
試験技術を志向している。本発明は、レベル・センシテ
イブ・スキャン・デザイン（Ｌ Ｓ Ｓ Ｄ）のスキャ
ン・パス（ｐａｔｈ） 。
を残しておくことを可能にするとともに、システム・マ
イクロプロセッサ内とサポート・プロセッサ内の両方の
論理を利用してＩＣＥアプローチと等価な機能を与える
試験技術を志向している。本発明は、レベル・センシテ
イブ・スキャン・デザイン（Ｌ Ｓ Ｓ Ｄ）のスキャ
ン・パス（ｐａｔｈ） 。
および試験が行われるマイクロプロセッサ内の固有内部
論理を利用してし、必要なロー・レベル・デバッグ機能
をサポートする。外部のサポート・プロセッサは、これ
らのデバッグ機能の動作を制御するとともに、必要なハ
イ・レベル・デバッグ機能を提供するのに用いられる。
論理を利用してし、必要なロー・レベル・デバッグ機能
をサポートする。外部のサポート・プロセッサは、これ
らのデバッグ機能の動作を制御するとともに、必要なハ
イ・レベル・デバッグ機能を提供するのに用いられる。
ＬＳＳＤ技術は、下記の文献に記述されている。
“Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ、 Ｔ
ｅｓｔｉｎｇ ａｎｄＰａｃｋａｇｉｎｇ”Ｃｈａｐｔ
ｅｒ Ｖ、 ＩＥＥＥ Ｃａｔａｌｏｇ Ｎｏ、 ＥＨ
Ｑ１９１−７．１９８２゜ “Ａ Ｌｏｇｉｃ Ｄｅｓｉｇｎ ５ｔｒｕｃｔｕｒｅ
Ｆｏｒ ＬＳＩＴａ５ｔａｂｉｌｅｔｙ”、 Ｅｉｃ
ｈｅｌｂｅｒｇｅｒ、 Ｐｒｏｃｅｅｄｉｎｇｓ。
ｅｓｔｉｎｇ ａｎｄＰａｃｋａｇｉｎｇ”Ｃｈａｐｔ
ｅｒ Ｖ、 ＩＥＥＥ Ｃａｔａｌｏｇ Ｎｏ、 ＥＨ
Ｑ１９１−７．１９８２゜ “Ａ Ｌｏｇｉｃ Ｄｅｓｉｇｎ ５ｔｒｕｃｔｕｒｅ
Ｆｏｒ ＬＳＩＴａ５ｔａｂｉｌｅｔｙ”、 Ｅｉｃ
ｈｅｌｂｅｒｇｅｒ、 Ｐｒｏｃｅｅｄｉｎｇｓ。
１４ｔｈ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏ
ｎｆｅｒｅｎｃｅ、 （ＩＥＥＥ）。
ｎｆｅｒｅｎｃｅ、 （ＩＥＥＥ）。
１９７７、 ｐｐ、 ４６２−４６８゜米国特許第３７
６１６９５号および同第３７８３２５４号。
６１６９５号および同第３７８３２５４号。
一般に、ＬＳＳＤには次の２つの基本概念が含まれる。
１、信号の立上りおよび立下り時間に依存しない、つま
り回路および相互接続の遅延に依存しない順序論理構造
を設計する（レベル・センシティブ）。
り回路および相互接続の遅延に依存しない順序論理構造
を設計する（レベル・センシティブ）。
２、すべての内部記憶素子を制御可能かつａａ可能とな
るように設計する（スキャン・デザイン）、。
るように設計する（スキャン・デザイン）、。
Ｄ、実施例
第２図に示されるように、サポート・プロセッサ２６は
、ＬＳＳＤスキャン列（ｓｔｒｉｎｇ） ３０ ａ、３
０ｂを通して試験が行われるシステムのマイクロプロセ
ッサ２８と結びついている。また、サポート・プロセッ
サ２６は、インターフェース・制御論理３２を通して、
専用の制御線によってクロック・ジェネレータ２７と接
続されている。また、第２図には、信号伝送方式を直列
式のものは並列式に、並列式のものは直列式に変換する
。直並列コンバータ３１が示されている。この直並列コ
ンバータ３１は、サポート・プロセッサ２６の並列デー
タ形式を、ＬＳＳＤスキャン列の直列形式に変換する。
、ＬＳＳＤスキャン列（ｓｔｒｉｎｇ） ３０ ａ、３
０ｂを通して試験が行われるシステムのマイクロプロセ
ッサ２８と結びついている。また、サポート・プロセッ
サ２６は、インターフェース・制御論理３２を通して、
専用の制御線によってクロック・ジェネレータ２７と接
続されている。また、第２図には、信号伝送方式を直列
式のものは並列式に、並列式のものは直列式に変換する
。直並列コンバータ３１が示されている。この直並列コ
ンバータ３１は、サポート・プロセッサ２６の並列デー
タ形式を、ＬＳＳＤスキャン列の直列形式に変換する。
このようなコンバータはオプショナルであり、代りにサ
ポート・プロセッサのソフトウェアによって泊該機能を
実行してもよい。しかしながら、典型的な場合、コンバ
ータ３１は、バス３５を通してサポート・プロセッサ２
６の性能を改善するのに使われる。インターフェース・
制御論理３２は、サポート・プロセッサ・バス３５に接
続する論理を含む。ユニット３２は、コンバータ３１と
ともに、必要とされるＬＳＳＤスキャン列、クロック・
ジェネレータＩ１１御、および記憶インターフェース用
の制御信号およびデータを生成する。
ポート・プロセッサのソフトウェアによって泊該機能を
実行してもよい。しかしながら、典型的な場合、コンバ
ータ３１は、バス３５を通してサポート・プロセッサ２
６の性能を改善するのに使われる。インターフェース・
制御論理３２は、サポート・プロセッサ・バス３５に接
続する論理を含む。ユニット３２は、コンバータ３１と
ともに、必要とされるＬＳＳＤスキャン列、クロック・
ジェネレータＩ１１御、および記憶インターフェース用
の制御信号およびデータを生成する。
サポート・プロセッサは、ＩＢＭＰＣ１ＩＢＭシリーズ
１（何れも商標）のような、ＬＳＳＤスキャン列および
クロック・ジェネレータ２７とのインターフェースをと
って必要なデバッグ機能を実現するプログラムを含む汎
用コンピュータであってよい。典型的な場合、サポート
・プロセッサ・プログラムは、様々なＬＳＳＤスキャン
列における特定レジスタの位置を決定するとともに、ユ
ーザーに表示できるようにこのデータを意味のある形式
にフォーマットする。このソフトウェアの提供する典型
的な機能には、システム・マイクロプロセッサ２８内の
レジスタを検査・変更する能力、ＬＳＳＤスキャン列の
様々なラッチ・ビットを検査・変更する能力、ストップ
・オン・アドレス機能制御能力、命令ステップおよびサ
イクル・ステップ機能制御能力が含まれる。これらの機
能はサポート・プロセッサのソフトウェアによって決定
されるとともに、マイクロプロセッサ２８内のハードウ
ェアに変更を加える必要なしで容易に修正される。典型
的だが決して制限的ではないある実施例では、５個の別
々のスキャン列を形成しており、これによって被試験シ
ステム中の７００個以上の様々なレジスタについて極め
て多数の試験を行っている。
１（何れも商標）のような、ＬＳＳＤスキャン列および
クロック・ジェネレータ２７とのインターフェースをと
って必要なデバッグ機能を実現するプログラムを含む汎
用コンピュータであってよい。典型的な場合、サポート
・プロセッサ・プログラムは、様々なＬＳＳＤスキャン
列における特定レジスタの位置を決定するとともに、ユ
ーザーに表示できるようにこのデータを意味のある形式
にフォーマットする。このソフトウェアの提供する典型
的な機能には、システム・マイクロプロセッサ２８内の
レジスタを検査・変更する能力、ＬＳＳＤスキャン列の
様々なラッチ・ビットを検査・変更する能力、ストップ
・オン・アドレス機能制御能力、命令ステップおよびサ
イクル・ステップ機能制御能力が含まれる。これらの機
能はサポート・プロセッサのソフトウェアによって決定
されるとともに、マイクロプロセッサ２８内のハードウ
ェアに変更を加える必要なしで容易に修正される。典型
的だが決して制限的ではないある実施例では、５個の別
々のスキャン列を形成しており、これによって被試験シ
ステム中の７００個以上の様々なレジスタについて極め
て多数の試験を行っている。
マイクロプロセッサ・インターフェースに加えて、被試
験システムの記憶コントローラ３７には別のインターフ
ェース３６が提供される。それによれば、サポート・プ
ロセッサがプログラムを記憶装置にロードし、記憶装置
からプログラムをセーブし、そして記憶内容を検査・変
更することができる。このようなタイプのインターフェ
ースは、特開昭６０−２０７９１２号公報に記載されて
いる。
験システムの記憶コントローラ３７には別のインターフ
ェース３６が提供される。それによれば、サポート・プ
ロセッサがプログラムを記憶装置にロードし、記憶装置
からプログラムをセーブし、そして記憶内容を検査・変
更することができる。このようなタイプのインターフェ
ースは、特開昭６０−２０７９１２号公報に記載されて
いる。
基本的なマイクロプロセッサのデータの流れと内部デバ
ッグ論理が第３Ａ図と第３Ｂ図に示されている。この２
つの図面は横に並べて、かつ線路１〜７を一致させて見
るようになっている（第３Ｃ図参照）。デバッグ論理は
２つのコンパレータ（第３Ａ図）を含む。１つは番号１
１のついた命令アドレス用のものであり、もう１つは番
号１２のついた命令オペレーション・コード用のもので
ある。選択論理１３は、どちらのコンパレータの出力を
選ぶかを決定する。命令比較アドレス・レジスタ１４と
オペレーション・コード比較アドレス・レジスタ１６は
、線路３０ａ上のＬＳＳＤスキャン列によってアクセス
可能である。これら２つのレジスタの内容は、それぞれ
希望する命令とオペレーション・コード比較値である。
ッグ論理が第３Ａ図と第３Ｂ図に示されている。この２
つの図面は横に並べて、かつ線路１〜７を一致させて見
るようになっている（第３Ｃ図参照）。デバッグ論理は
２つのコンパレータ（第３Ａ図）を含む。１つは番号１
１のついた命令アドレス用のものであり、もう１つは番
号１２のついた命令オペレーション・コード用のもので
ある。選択論理１３は、どちらのコンパレータの出力を
選ぶかを決定する。命令比較アドレス・レジスタ１４と
オペレーション・コード比較アドレス・レジスタ１６は
、線路３０ａ上のＬＳＳＤスキャン列によってアクセス
可能である。これら２つのレジスタの内容は、それぞれ
希望する命令とオペレーション・コード比較値である。
選択論理１３によるストップ・オン命令アドレスまたは
オペレーション・コードの間での選択に加えて、停止イ
ネーブル論理１７は、ストップ・オン・アドレス機能を
可能にする単一のラッチ・ビットを含む。
オペレーション・コードの間での選択に加えて、停止イ
ネーブル論理１７は、ストップ・オン・アドレス機能を
可能にする単一のラッチ・ビットを含む。
１つの出力が比較出力１８のために準備され、別の出力
がストップ・オン・アドレス機能１９のために準備され
る。１８からの比較出力は、外部論理アナライザへの同
期パルスとして使うことができる。１９からの停止出力
は外部クロック・ジエネレータとともに使われ、停止ア
ドレスが検出されたときにクロックを不能にする。命令
が実行される度に切り替わる第３の出力２１も与えられ
る。この「命令完了」出力は、インストラクション・シ
ングル・ステップ機能を実現するのに要求される。なぜ
なら、命令を実行するのに１以上のサイクルを費す場合
もあるからである。この出力がないと、不可能ではない
にしても、外部論理が命令の実行時を決定するのが困難
になるであろう。
がストップ・オン・アドレス機能１９のために準備され
る。１８からの比較出力は、外部論理アナライザへの同
期パルスとして使うことができる。１９からの停止出力
は外部クロック・ジエネレータとともに使われ、停止ア
ドレスが検出されたときにクロックを不能にする。命令
が実行される度に切り替わる第３の出力２１も与えられ
る。この「命令完了」出力は、インストラクション・シ
ングル・ステップ機能を実現するのに要求される。なぜ
なら、命令を実行するのに１以上のサイクルを費す場合
もあるからである。この出力がないと、不可能ではない
にしても、外部論理が命令の実行時を決定するのが困難
になるであろう。
「命令完了」出力は外部周波数カウンタにもつなぐこと
ができる。その結果、通常１００万命令／秒（ＭＩＰｓ
）で表わされる命令実行速度の測定が可能になる。
ができる。その結果、通常１００万命令／秒（ＭＩＰｓ
）で表わされる命令実行速度の測定が可能になる。
第３Ｂ図を参照すると、該システムは、条件状況（ＣＳ
）論理素子４１、割込み制御状況（ＩＣ８）レジスタ４
２、割込み要求バッファ（ＩＲＢ）４３、システム制御
レジスタ・マルチプレクサ（ＳＣＲＭＵＸ）４４、マイ
クロブｏｔ’ツサ記憶チャネル（ＭＳＣ）データ・レジ
スタ４６．２個のマイクロプロセッサ記憶制御（ＭＳＣ
）アドレス・レジスタ４７．４８、および命令先取リバ
ツファ（ＩＰＢ）４９ａ、４９ｂ、４９ｃ、４９ｄ （
第３Ａ図）をも含む。
）論理素子４１、割込み制御状況（ＩＣ８）レジスタ４
２、割込み要求バッファ（ＩＲＢ）４３、システム制御
レジスタ・マルチプレクサ（ＳＣＲＭＵＸ）４４、マイ
クロブｏｔ’ツサ記憶チャネル（ＭＳＣ）データ・レジ
スタ４６．２個のマイクロプロセッサ記憶制御（ＭＳＣ
）アドレス・レジスタ４７．４８、および命令先取リバ
ツファ（ＩＰＢ）４９ａ、４９ｂ、４９ｃ、４９ｄ （
第３Ａ図）をも含む。
サポート・プロセッサのディスプレイからの典型的なス
クリーン・イメージは、汎用レジスタ、システム制御レ
ジスタ、命令先取リバッファの内容、およびＡＬＵ （
演算論理機構）入力レジスタＡＩ、ＢＩの表示を含む。
クリーン・イメージは、汎用レジスタ、システム制御レ
ジスタ、命令先取リバッファの内容、およびＡＬＵ （
演算論理機構）入力レジスタＡＩ、ＢＩの表示を含む。
また、主記憶のアドレスｘ’ ｏｏｏｏｏｏｏｏ’〜Ｘ
’ ０００００００４ Ｆ ’の内容が表示される場
合もある。
’ ０００００００４ Ｆ ’の内容が表示される場
合もある。
マイクロプロセッサに対するＬＳＳＤインターフェース
を用いると、マイクロプロセッサおよび記憶インターフ
ェースの内の内部アドレス比較論理のために、サポート
・プロセッサの提供する機能が従来のＩＣＥアプローチ
によるものと等価になる。しかしながら、被試験システ
ムからマイクロプロセッサを取り除く必要はない。この
ようにして、サポート・プロセッサの接続の有無に関係
なくシステムの振舞いは同じになる。
を用いると、マイクロプロセッサおよび記憶インターフ
ェースの内の内部アドレス比較論理のために、サポート
・プロセッサの提供する機能が従来のＩＣＥアプローチ
によるものと等価になる。しかしながら、被試験システ
ムからマイクロプロセッサを取り除く必要はない。この
ようにして、サポート・プロセッサの接続の有無に関係
なくシステムの振舞いは同じになる。
なお、第３Ａ図において、ＩＭＭは直接データを意味し
、Ｃ８ＡＲは制御記憶アドレス・レジスタを意味し、Ｔ
ＡＧ論理は命令ワードのタグを追って記録をとるレジス
タを意味する。また、第３Ｂ図において、ＯＣＤはオフ
・チップ・ドライバを意味し、ＲＢとｏＣはレジスタ・
ナンバーを指定する命令中のフィールドを示し、ＲＣ３
は本発明のもたらすユニークな特徴をまとめると次のよ
うになる。
、Ｃ８ＡＲは制御記憶アドレス・レジスタを意味し、Ｔ
ＡＧ論理は命令ワードのタグを追って記録をとるレジス
タを意味する。また、第３Ｂ図において、ＯＣＤはオフ
・チップ・ドライバを意味し、ＲＢとｏＣはレジスタ・
ナンバーを指定する命令中のフィールドを示し、ＲＣ３
は本発明のもたらすユニークな特徴をまとめると次のよ
うになる。
１、マイクロプロセッサを取り除かなくてもイン・サー
キット・エミュレーションが可能になる。本発明は、Ｌ
ＳＳＤスキャン・パスと内容チップ論理を利用し、外部
サポート・プロセッサがマイクロプロセッサ内の機能の
全内容を制御・検査できるようにする。特有の内部チッ
プ論理が付加されており、外部サポート論理が要求され
るロー・レベル・デバッグ機能（例えば、ステップ・オ
ン命令アドレスつまり命令オペレーション・コードおよ
び命令シングル・ステップ）を提供する必要をなくして
いる。これらの特徴によって、システム・マイクロプロ
セッサを取り除く必要がなくなる。
キット・エミュレーションが可能になる。本発明は、Ｌ
ＳＳＤスキャン・パスと内容チップ論理を利用し、外部
サポート・プロセッサがマイクロプロセッサ内の機能の
全内容を制御・検査できるようにする。特有の内部チッ
プ論理が付加されており、外部サポート論理が要求され
るロー・レベル・デバッグ機能（例えば、ステップ・オ
ン命令アドレスつまり命令オペレーション・コードおよ
び命令シングル・ステップ）を提供する必要をなくして
いる。これらの特徴によって、システム・マイクロプロ
セッサを取り除く必要がなくなる。
２、被試験システムを乱すことがない。本発明によれば
マイクロプロセッサが被試験システムに留まることが可
能であり、システム・バスに余分な負荷をかける必要が
ない。これによって、システ閉・タイミングに影響のな
いことを保証する。また、システムが普通の速度で動作
し、したがってＩＣＥアプローチの場合に受ける速度制
御をなくすことができる。
マイクロプロセッサが被試験システムに留まることが可
能であり、システム・バスに余分な負荷をかける必要が
ない。これによって、システ閉・タイミングに影響のな
いことを保証する。また、システムが普通の速度で動作
し、したがってＩＣＥアプローチの場合に受ける速度制
御をなくすことができる。
３、ストップ・オン・アドレス機能および命令ステップ
機能のための外部サポート論理をなくすことができる。
機能のための外部サポート論理をなくすことができる。
マイクロプロセッサ中にこれらの機能をサポートする論
理が与えられているので、■ＧＥアプローチの場合のよ
うに外部サポート論理を必要としない。
理が与えられているので、■ＧＥアプローチの場合のよ
うに外部サポート論理を必要としない。
４、汎用サポート・プロセッサを使ってイン・サーキッ
ト・エミュレーション機能を実現できる。
ト・エミュレーション機能を実現できる。
従来のＩＣＥアプローチでは、エミュレーション中のタ
イプのマイクロプロセッサがＩＣＥハードウェアにおい
て必要とされる。本明細書で述べたアプローチによれば
、汎用プロセッサを使うことができ、ソフトウェアで必
要な機能を与えるだけでよい。この結果、単一のサポー
ト・プロセッサを使って、ソフトウェアを変えるだけで
、多数のマイクロプロセッサ・タイプをサポートするこ
とができる。
イプのマイクロプロセッサがＩＣＥハードウェアにおい
て必要とされる。本明細書で述べたアプローチによれば
、汎用プロセッサを使うことができ、ソフトウェアで必
要な機能を与えるだけでよい。この結果、単一のサポー
ト・プロセッサを使って、ソフトウェアを変えるだけで
、多数のマイクロプロセッサ・タイプをサポートするこ
とができる。
Ｅ０発明の効果
本発明によれば、マイクロプロセッサを含むデータ処理
システムを試験する際に、該マイクロプロセッサを物理
的に除去することなく試験を行うので、被試験システム
を稼働時と同じような状態で試験することができる。し
かも、マイクロプロセッサのタイプ毎に高価なＩＣＥハ
ードウェアを用意する必要がなくなる。
システムを試験する際に、該マイクロプロセッサを物理
的に除去することなく試験を行うので、被試験システム
を稼働時と同じような状態で試験することができる。し
かも、マイクロプロセッサのタイプ毎に高価なＩＣＥハ
ードウェアを用意する必要がなくなる。
第１図は従来のＩＣＥインプレメンテ−ジョンの概略図
である。 第２図はサポート・プロセッサとクロック・ジェネレー
タ５被試験マイクロプロセツサとの結線を示すブロック
図である。 第３Ａ図および第３Ｂ図は、本発明における基本的なマ
イクロプロセッサのデータの流れを示すブロック図であ
る。 第３ Ｃ図は第３ Ａ図と第３ Ｂ図の見方を説明する
図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ＦＩＧ、４
である。 第２図はサポート・プロセッサとクロック・ジェネレー
タ５被試験マイクロプロセツサとの結線を示すブロック
図である。 第３Ａ図および第３Ｂ図は、本発明における基本的なマ
イクロプロセッサのデータの流れを示すブロック図であ
る。 第３ Ｃ図は第３ Ａ図と第３ Ｂ図の見方を説明する
図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −（外１名） ＦＩＧ、４
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサを含むデータ処理システムに対する
試験を制御するためのサポート・プロセッサと、 前記サポート・プロセッサと前記マイクロプロセッサと
の間に接続され、信号の伝送方式を直列式のものは並列
式に、並列式のものは直列式に変換するコンバータと、 一連のレベル・センシテイブ・スキャン・デザイン試験
信号を、前記サポート・プロセッサから前記コンバータ
を通して前記システムのマイクロプロセッサに送るため
の手段と、 前記レベル・センシテイブ・スキャン・デザイン試験信
号の結果を、前記システムのマイクロプロセッサから前
記コンバータを通して前記サポート・プロセッサへ戻す
ための手段 とを用いて前記データ処理システムを試験する方法にお
いて、 前記マイクロプロセッサを前記データ処理システムの中
の稼働時に置かれるべき位置に置いたまま試験を行うこ
とを特徴とする データ処理システムの試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US81909786A | 1986-01-14 | 1986-01-14 | |
| US819097 | 1986-01-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62164140A true JPS62164140A (ja) | 1987-07-20 |
Family
ID=25227190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282233A Pending JPS62164140A (ja) | 1986-01-14 | 1986-11-28 | デ−タ処理システムの試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0230219B1 (ja) |
| JP (1) | JPS62164140A (ja) |
| BR (1) | BR8700026A (ja) |
| DE (1) | DE3777839D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03148732A (ja) * | 1989-07-31 | 1991-06-25 | Texas Instr Inc <Ti> | 状態監視器を備えたデータ処理装置 |
| DE59009879D1 (de) * | 1989-11-01 | 1995-12-21 | Ciba Geigy Ag | Reaktivfarbstoffe, deren Herstellung und Verwendung. |
| EP0462328A1 (en) * | 1990-06-18 | 1991-12-27 | ALCATEL BELL Naamloze Vennootschap | Test device for an electronic chip |
| US5341380A (en) * | 1992-03-19 | 1994-08-23 | Nec Corporation | Large-scale integrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851292A (ja) * | 1981-09-21 | 1983-03-25 | Matsushita Electric Ind Co Ltd | ロ−タリ−式流体機械 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4312066A (en) * | 1979-12-28 | 1982-01-19 | International Business Machines Corporation | Diagnostic/debug machine architecture |
| JPS60207942A (ja) * | 1984-03-30 | 1985-10-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 記憶コントロ−ラおよび記憶装置検査装置 |
-
1986
- 1986-11-28 JP JP61282233A patent/JPS62164140A/ja active Pending
-
1987
- 1987-01-02 DE DE8787100004T patent/DE3777839D1/de not_active Expired - Fee Related
- 1987-01-02 EP EP19870100004 patent/EP0230219B1/en not_active Expired
- 1987-01-07 BR BR8700026A patent/BR8700026A/pt unknown
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851292A (ja) * | 1981-09-21 | 1983-03-25 | Matsushita Electric Ind Co Ltd | ロ−タリ−式流体機械 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0230219A2 (en) | 1987-07-29 |
| BR8700026A (pt) | 1987-12-01 |
| DE3777839D1 (de) | 1992-05-07 |
| EP0230219B1 (en) | 1992-04-01 |
| EP0230219A3 (en) | 1989-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4788683A (en) | Data processing system emulation with microprocessor in place | |
| US6189140B1 (en) | Debug interface including logic generating handshake signals between a processor, an input/output port, and a trace logic | |
| US6142683A (en) | Debug interface including data steering between a processor, an input/output port, and a trace logic | |
| US6145100A (en) | Debug interface including timing synchronization logic | |
| US6154856A (en) | Debug interface including state machines for timing synchronization and communication | |
| US4782461A (en) | Logical grouping of facilities within a computer development system | |
| EP0391173B1 (en) | Debug peripheral for microcomputers, microprocessors and core processor integrated circuits and system using the same | |
| US6185732B1 (en) | Software debug port for a microprocessor | |
| US6523136B1 (en) | Semiconductor integrated circuit device with processor | |
| JP2776602B2 (ja) | 試験システムおよび命令実行シーケンス判定方法 | |
| US4493078A (en) | Method and apparatus for testing a digital computer | |
| KR20010006188A (ko) | 마이크로프로세서 기반 장치용 트레이스 캐시 | |
| US20070011492A1 (en) | Generation of trace data | |
| CA1171968A (en) | Microprocessor architecture having internal access means | |
| US7360117B1 (en) | In-circuit emulation debugger and method of operation thereof | |
| US7418631B2 (en) | Program-controlled unit | |
| JPS62164140A (ja) | デ−タ処理システムの試験方法 | |
| JP3676368B2 (ja) | 開発支援機能付きマイクロコンピュータ | |
| JPH11282709A (ja) | インサーキットエミュレータ | |
| CN114691520A (zh) | 基于处理器调试架构的指令可编程缓冲区设计系统 | |
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| EP0569128A2 (en) | Extended high-speed testing of microprocessor-based devices | |
| JPH01180647A (ja) | デバッグ装置 | |
| JP2915944B2 (ja) | カバレージ測定方法及びマイクロコンピュータ | |
| JP3024310B2 (ja) | 論理回路の検査装置 |