JPH03148732A - 状態監視器を備えたデータ処理装置 - Google Patents
状態監視器を備えたデータ処理装置Info
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- JPH03148732A JPH03148732A JP2203763A JP20376390A JPH03148732A JP H03148732 A JPH03148732 A JP H03148732A JP 2203763 A JP2203763 A JP 2203763A JP 20376390 A JP20376390 A JP 20376390A JP H03148732 A JPH03148732 A JP H03148732A
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- 238000012544 monitoring process Methods 0.000 title description 6
- 238000012545 processing Methods 0.000 claims description 71
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000012360 testing method Methods 0.000 abstract description 201
- 230000002093 peripheral effect Effects 0.000 abstract description 114
- 238000004458 analytical method Methods 0.000 abstract description 85
- 238000004088 simulation Methods 0.000 abstract description 65
- 230000006870 function Effects 0.000 description 129
- 230000015654 memory Effects 0.000 description 123
- 238000000034 method Methods 0.000 description 74
- 230000018109 developmental process Effects 0.000 description 64
- 238000010586 diagram Methods 0.000 description 54
- 238000011161 development Methods 0.000 description 53
- 238000003860 storage Methods 0.000 description 53
- 238000004891 communication Methods 0.000 description 31
- 238000013461 design Methods 0.000 description 30
- 230000007704 transition Effects 0.000 description 27
- 230000005540 biological transmission Effects 0.000 description 24
- 230000008569 process Effects 0.000 description 22
- 230000004044 response Effects 0.000 description 21
- 102100023152 Scinderin Human genes 0.000 description 19
- 101710190410 Staphylococcal complement inhibitor Proteins 0.000 description 19
- 239000000872 buffer Substances 0.000 description 19
- 238000012546 transfer Methods 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 17
- 238000001514 detection method Methods 0.000 description 14
- 238000004422 calculation algorithm Methods 0.000 description 12
- 238000012790 confirmation Methods 0.000 description 12
- 230000007547 defect Effects 0.000 description 10
- 238000007689 inspection Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000007726 management method Methods 0.000 description 9
- 239000013256 coordination polymer Substances 0.000 description 8
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 7
- 238000012795 verification Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- WKDNYTOXBCRNPV-UHFFFAOYSA-N bpda Chemical compound C1=C2C(=O)OC(=O)C2=CC(C=2C=C3C(=O)OC(C3=CC=2)=O)=C1 WKDNYTOXBCRNPV-UHFFFAOYSA-N 0.000 description 6
- 108010056230 butyloxycarbonyl-phenylalanyl-prolyl-arginine Proteins 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000033001 locomotion Effects 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 6
- 239000000523 sample Substances 0.000 description 6
- 238000007906 compression Methods 0.000 description 5
- 230000006835 compression Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000007639 printing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 102100032066 EMI domain-containing protein 1 Human genes 0.000 description 3
- 101710133019 EMI domain-containing protein 1 Proteins 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 3
- 230000008014 freezing Effects 0.000 description 3
- 238000007710 freezing Methods 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- JZKMSAGUCSIIAH-ITZCMCNPSA-N (2r)-2-amino-3-propylsulfinylpropanoic acid Chemical compound CCCS(=O)C[C@H](N)C(O)=O JZKMSAGUCSIIAH-ITZCMCNPSA-N 0.000 description 2
- 241000218645 Cedrus Species 0.000 description 2
- 102100031456 Centriolin Human genes 0.000 description 2
- 102100024520 Ficolin-3 Human genes 0.000 description 2
- 101000941711 Homo sapiens Centriolin Proteins 0.000 description 2
- 101001052749 Homo sapiens Ficolin-3 Proteins 0.000 description 2
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 2
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000008280 blood Substances 0.000 description 2
- 210000004369 blood Anatomy 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000013144 data compression Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000502 dialysis Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000011010 flushing procedure Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000011017 operating method Methods 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- JTTMYKSFKOOQLP-UHFFFAOYSA-N 4-hydroxydiphenylamine Chemical compound C1=CC(O)=CC=C1NC1=CC=CC=C1 JTTMYKSFKOOQLP-UHFFFAOYSA-N 0.000 description 1
- 241001455214 Acinonyx jubatus Species 0.000 description 1
- 101100136628 Arabidopsis thaliana PIF4 gene Proteins 0.000 description 1
- 101100424823 Arabidopsis thaliana TDT gene Proteins 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 241001146209 Curio rowleyanus Species 0.000 description 1
- 101100046831 Drosophila melanogaster Tpst gene Proteins 0.000 description 1
- 102100024521 Ficolin-2 Human genes 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101001052753 Homo sapiens Ficolin-2 Proteins 0.000 description 1
- 101000591390 Mus musculus Neurotensin receptor type 2 Proteins 0.000 description 1
- 101150096245 SRL1 gene Proteins 0.000 description 1
- 101150032106 SRL2 gene Proteins 0.000 description 1
- 101100393821 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GSP2 gene Proteins 0.000 description 1
- 241000270295 Serpentes Species 0.000 description 1
- 235000002595 Solanum tuberosum Nutrition 0.000 description 1
- 244000061456 Solanum tuberosum Species 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 210000004204 blood vessel Anatomy 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012669 compression test Methods 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000013100 final test Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 230000001343 mnemonic effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000035790 physiological processes and functions Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000036316 preload Effects 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 208000027390 severe congenital neutropenia 3 Diseases 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000033772 system development Effects 0.000 description 1
- 235000012976 tarts Nutrition 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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- G01R31/3181—Functional testing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野］
本発明はエミュレーション、シミュレーション、およ
び試験可能装置を有する電子式データ処理装置に関する
。
び試験可能装置を有する電子式データ処理装置に関する
。
［従来の技術］
ウェハー平板印刷技術および表面実装技術の進歩により
、シリコン半導体回路基板およびプリント回路基板のそ
れぞれについて、電子装置設計レベルでの機能集約には
めざましいものがある。物理的な接触が減少したことは
、設計がより高密度化したことと、内部接続間隔が狭く
なったことの不幸な結果である。設計時から組み込まれ
ている 可試験性は、作り上げられた製品を検査し不具
合を取り除く作業中、制御可能でありかつ観測可能の状
態としておく上で必要である。いかなる製造時に生じた
不具合も製品が出荷される前の最終試験中に好適に検出
ｎ１能である。この基本的な必要性を複雑な設計のもの
に対して実現するためには、可試験性を論理設計段階か
ら考慮に入れ、自動検査装置で製品検査を行えるように
しておかなけれ ば困難である。
、シリコン半導体回路基板およびプリント回路基板のそ
れぞれについて、電子装置設計レベルでの機能集約には
めざましいものがある。物理的な接触が減少したことは
、設計がより高密度化したことと、内部接続間隔が狭く
なったことの不幸な結果である。設計時から組み込まれ
ている 可試験性は、作り上げられた製品を検査し不具
合を取り除く作業中、制御可能でありかつ観測可能の状
態としておく上で必要である。いかなる製造時に生じた
不具合も製品が出荷される前の最終試験中に好適に検出
ｎ１能である。この基本的な必要性を複雑な設計のもの
に対して実現するためには、可試験性を論理設計段階か
ら考慮に入れ、自動検査装置で製品検査を行えるように
しておかなけれ ば困難である。
機能および製造時不具合の試験に加えて、応用ソフト開
発の分野からも同様のレベルのシミュレーション、観測
可能性および制御可能性が、システムまたはサブシステ
ム設計時に必要であるとの要求が出されている。設計の
エミュレーション段階はＩＣ（集積回路）、または組み
合わされた複 −数のＩＣがソフトウェアプログラム
と結合されたときに最終装置または応用プログラムにお
いて正しく機能することを保証しなければならない。
発の分野からも同様のレベルのシミュレーション、観測
可能性および制御可能性が、システムまたはサブシステ
ム設計時に必要であるとの要求が出されている。設計の
エミュレーション段階はＩＣ（集積回路）、または組み
合わされた複 −数のＩＣがソフトウェアプログラム
と結合されたときに最終装置または応用プログラムにお
いて正しく機能することを保証しなければならない。
６動車工業、通信分野屋、防衛システム、および生命維
持装置等でＩＣの使用が増大するに伴い、徹底的な試験
および広範な実時間デバッグがぜひとも必要な要求とな
ってきた。
持装置等でＩＣの使用が増大するに伴い、徹底的な試験
および広範な実時間デバッグがぜひとも必要な要求とな
ってきた。
機能試験は設計者が試験法案作成に責任を持ち、仕様と
一致していることの確認を意図して行われるものである
が、未だに試験方法として広く使用されている。非常に
大規模なシステムに対してはこの方法で高い水準の不具
合検出範囲を力バーするのは十分でない。自動的に試験
パターンを生成する方が、完全な試験行う上では望まし
く、さらに制御可能性および観ｎ１可能性が試験を細大
漏らさず（システムのレベルからトランジスタのレベル
まで）実施する上での解決の鍵でもある。
一致していることの確認を意図して行われるものである
が、未だに試験方法として広く使用されている。非常に
大規模なシステムに対してはこの方法で高い水準の不具
合検出範囲を力バーするのは十分でない。自動的に試験
パターンを生成する方が、完全な試験行う上では望まし
く、さらに制御可能性および観ｎ１可能性が試験を細大
漏らさず（システムのレベルからトランジスタのレベル
まで）実施する上での解決の鍵でもある。
大規模設計に於けるもうひとつの問題は、時間がかかる
ことと、それに伴う実質的な費用とである。再利用を考
慮した設計という思想で統一された、試験可能回路、シ
ステムおよび方法を用意することが望ましい。この様に
することで、後から製造する装置およびシステムでは、
最初に設計された装置に組み込まれた試験可能性、シミ
ュレーションおよびエミュレーション回路、システムお
よび方法を再利用することで、試験可能性、シミュレー
ションおよびエミュレーション設計に要する費用を少な
くできる。動作確認済みの試験可能性、シミュレーショ
ンおよびエミュレーション機能を使用しない場合は、試
験パターン作成および評価に膨大な設計時間が費やされ
る。
ことと、それに伴う実質的な費用とである。再利用を考
慮した設計という思想で統一された、試験可能回路、シ
ステムおよび方法を用意することが望ましい。この様に
することで、後から製造する装置およびシステムでは、
最初に設計された装置に組み込まれた試験可能性、シミ
ュレーションおよびエミュレーション回路、システムお
よび方法を再利用することで、試験可能性、シミュレー
ションおよびエミュレーション設計に要する費用を少な
くできる。動作確認済みの試験可能性、シミュレーショ
ンおよびエミュレーション機能を使用しない場合は、試
験パターン作成および評価に膨大な設計時間が費やされ
る。
今までかなりの投資が、再利用可能なモジュール設計お
よびその試験パターンの完全な生成と評価のために行わ
れているが、その後にモジュールを使用する場合は、特
定の応用ロジックの中に埋没させてしまい、それへのア
クセスを困難または不可能としている。従ってこの様な
落し穴を避けることが望ましい。
よびその試験パターンの完全な生成と評価のために行わ
れているが、その後にモジュールを使用する場合は、特
定の応用ロジックの中に埋没させてしまい、それへのア
クセスを困難または不可能としている。従ってこの様な
落し穴を避けることが望ましい。
例えばＩＣ設計の進歩の結果、内部が見えなくなりまた
操作もし難くなり、異常検出力バー範囲が縮小し状態を
保持する能力が減少し、試験開発およびその確認の問題
が増え、設計シミュレーションの複雑さが増大し、ＣＡ
Ｄ （計算機支援設計）ツール費用が継続的に増加して
いる。基板設計に於て付帯して生じた結果は、抵抗器が
見えなくなって操作性も減少し、設計を確認するための
デバッグ及びシミュレーションが複雑となり、一つのパ
ッケージの中に多数の回路を詰め込む結果物理的に接触
することが出来なくなったため従来のエミュレーション
が使用できなくなり、基板上の配線経路が複雑となり、
設計ツールの価格、混合方式パッケージおよび生産性を
考慮した設計の必要性が増加したことである。応用プロ
グラム開発分野に於けるいくつかの付帯効果は、状態が
見え難くなったこと、高速シミュレーションの困難さ、
時間軸を変えて行うシミュレーション、デバッグ作業の
複雑さの増加及びエミュレータ価格の上昇である。製造
に於ける付帯効果は、内部が見え難くなり操作性が悪化
したこと、試験要素及びモデルが複雑になったこと、試
験の複雑性、混合方式パフケージの増加、たとえフ指標
範囲試験であっても自動検査装置価格の継続的な上昇お
よびより厳しい判定基準とである。
操作もし難くなり、異常検出力バー範囲が縮小し状態を
保持する能力が減少し、試験開発およびその確認の問題
が増え、設計シミュレーションの複雑さが増大し、ＣＡ
Ｄ （計算機支援設計）ツール費用が継続的に増加して
いる。基板設計に於て付帯して生じた結果は、抵抗器が
見えなくなって操作性も減少し、設計を確認するための
デバッグ及びシミュレーションが複雑となり、一つのパ
ッケージの中に多数の回路を詰め込む結果物理的に接触
することが出来なくなったため従来のエミュレーション
が使用できなくなり、基板上の配線経路が複雑となり、
設計ツールの価格、混合方式パッケージおよび生産性を
考慮した設計の必要性が増加したことである。応用プロ
グラム開発分野に於けるいくつかの付帯効果は、状態が
見え難くなったこと、高速シミュレーションの困難さ、
時間軸を変えて行うシミュレーション、デバッグ作業の
複雑さの増加及びエミュレータ価格の上昇である。製造
に於ける付帯効果は、内部が見え難くなり操作性が悪化
したこと、試験要素及びモデルが複雑になったこと、試
験の複雑性、混合方式パフケージの増加、たとえフ指標
範囲試験であっても自動検査装置価格の継続的な上昇お
よびより厳しい判定基準とである。
［発明の目的と要約１
本発明の目的の中で、改善されたエミュレーション、シ
ミュレーションおよび試験可能のアーキテクチャおよび
可視性また物理的なプローブや特別な試験用固定装置を
必要としない方法の提供が第１である：試験を支援する
ためのシステム設＝１−上のクリタイカルな部品を使用
でき、ハードウェアおよびソフトウェアを一体化した、
改善されたエミュレーション、シミュレーションおよび
試験可能のアーキテクチャおよびその方法の提供も一つ
の目的である：非常に晶価な試験装置およびシステムと
共存出来る、改善されたエミュレーション、シミュレー
ションおよび試験可能のアーキテクチャおよび方法の提
供も一つの目的であるニハードウェアエミュレーション
、異常エミュレーション、シミュレーションおよび組み
込み型試験に於ける複雑な操作のアクセスを集積した、
改善されたエミュレーション、シミュレーションおよび
試験可能のアーキテクチャおよび方法の提供も−つの目
的である；ハードウェアおよびソフトウェアの可視性を
供給し、応用プログラム開発時間を短縮し、これによっ
て使用者の新製品の開発から販売までの時間を短くする
様に制御する、改善されたエミュレーション、シミュレ
ーションおよび試験可能のアーキテクチャおよび方法の
提供も一つの目的である：そして階層的区分けを実現し
関連するチップおよびシステムの再利用可能試験を自動
的に生成する、改善されたエミュレーション、シミュレ
ーションおよび試験可能のアーキテクチャおよび方法を
提供することも一つのｕ的である。
ミュレーションおよび試験可能のアーキテクチャおよび
可視性また物理的なプローブや特別な試験用固定装置を
必要としない方法の提供が第１である：試験を支援する
ためのシステム設＝１−上のクリタイカルな部品を使用
でき、ハードウェアおよびソフトウェアを一体化した、
改善されたエミュレーション、シミュレーションおよび
試験可能のアーキテクチャおよびその方法の提供も一つ
の目的である：非常に晶価な試験装置およびシステムと
共存出来る、改善されたエミュレーション、シミュレー
ションおよび試験可能のアーキテクチャおよび方法の提
供も一つの目的であるニハードウェアエミュレーション
、異常エミュレーション、シミュレーションおよび組み
込み型試験に於ける複雑な操作のアクセスを集積した、
改善されたエミュレーション、シミュレーションおよび
試験可能のアーキテクチャおよび方法の提供も−つの目
的である；ハードウェアおよびソフトウェアの可視性を
供給し、応用プログラム開発時間を短縮し、これによっ
て使用者の新製品の開発から販売までの時間を短くする
様に制御する、改善されたエミュレーション、シミュレ
ーションおよび試験可能のアーキテクチャおよび方法の
提供も一つの目的である：そして階層的区分けを実現し
関連するチップおよびシステムの再利用可能試験を自動
的に生成する、改善されたエミュレーション、シミュレ
ーションおよび試験可能のアーキテクチャおよび方法を
提供することも一つのｕ的である。
一般的には、本発明の一つの形は、半導体チップと、チ
ップに登載された電子式プロセッサと、チップに登載さ
れ前期電子式プロセッサの動作を分析するために前期電
子式プロセッサに接続された状態検出器とで構成された
データ処理装置である。
ップに登載された電子式プロセッサと、チップに登載さ
れ前期電子式プロセッサの動作を分析するために前期電
子式プロセッサに接続された状態検出器とで構成された
データ処理装置である。
本発明の別の装置、システムおよび方法はまた、特許請
求項に開示されている。本発明のその他の目的も開示さ
れている、またさらに別の目的は、ここに示す説明から
明かとなろう。
求項に開示されている。本発明のその他の目的も開示さ
れている、またさらに別の目的は、ここに示す説明から
明かとなろう。
本発明の新奇な特性および特徴は、添付の特許請求の範
囲に示されている。本発明の提出された実施例、また同
様にその他の特徴並びに長所は、添付図を参照した詳細
説明によってさらに良く理解されるであろう。
囲に示されている。本発明の提出された実施例、また同
様にその他の特徴並びに長所は、添付図を参照した詳細
説明によってさらに良く理解されるであろう。
［実施例］
併願の特許出願および本特許出願にも記述されている装
置１１は、第１図に示された開発ツールとの高性能イン
タフェースに適合するものである。
置１１は、第１図に示された開発ツールとの高性能イン
タフェースに適合するものである。
ハードウエア設＝［ツールは、直列伝送線１１０３をイ
ンタフェースとして装置１１を登載している回路基板１
０４３に接続されている拡張開発システム１１０１で構
成されている。また開発ツールにはアナログインタフェ
ースモジュール１１１３に接続された、評価モジュール
１１１１も用意されている。
ンタフェースとして装置１１を登載している回路基板１
０４３に接続されている拡張開発システム１１０１で構
成されている。また開発ツールにはアナログインタフェ
ースモジュール１１１３に接続された、評価モジュール
１１１１も用意されている。
ソフトウェア開発システム（ＳＷＤＳ）が使用者Ｃミ対
して提供するのは、Ｃ言語でのソースコード１１２１の
人力と、そのソースシードがＣコンパイラ１１２３でコ
ード１１２５にコンパイルされる環境である。
して提供するのは、Ｃ言語でのソースコード１１２１の
人力と、そのソースシードがＣコンパイラ１１２３でコ
ード１１２５にコンパイルされる環境である。
Ｃコンパイラ１１２３は例えば、標準の力一二ガンおよ
びリッチ−ｃ２語を完全に実行する最適コンパイラであ
る。Ｃコンパイラ１１２３はＣ言語で書かれたプログラ
ムを受は取りアセンブラ言語のソースコードを生成し、
これはアセンブラ１１２７でオブジェクトコードに変換
される。この高水準言語コンパイラ１１２３は、Ｃプロ
グラムで呼ばれる高速処理が必要なルーチンをアセンブ
ラ言語で書くことも許容している。これとは逆にアセン
ブラ−からＣ関数を呼ぶことも出来る。コンパイラ出力
はアセンブラ言語に変換されリンクされる前に、コード
の性能をさらに最適化するために好適に編集される。コ
ンパイラ１１２３ではＣソースコード中にアセンブラ言
語を挿入できるので、与えられた応用プログラム仕様の
必要に応じて高水準言語とアセンブラ言語コードとを適
当に組み合わせることが出来る。
びリッチ−ｃ２語を完全に実行する最適コンパイラであ
る。Ｃコンパイラ１１２３はＣ言語で書かれたプログラ
ムを受は取りアセンブラ言語のソースコードを生成し、
これはアセンブラ１１２７でオブジェクトコードに変換
される。この高水準言語コンパイラ１１２３は、Ｃプロ
グラムで呼ばれる高速処理が必要なルーチンをアセンブ
ラ言語で書くことも許容している。これとは逆にアセン
ブラ−からＣ関数を呼ぶことも出来る。コンパイラ出力
はアセンブラ言語に変換されリンクされる前に、コード
の性能をさらに最適化するために好適に編集される。コ
ンパイラ１１２３ではＣソースコード中にアセンブラ言
語を挿入できるので、与えられた応用プログラム仕様の
必要に応じて高水準言語とアセンブラ言語コードとを適
当に組み合わせることが出来る。
コード１１２５はアセンブラ１１２７で機械語に変換さ
れリロケータブルなオブジェクトコードとなる。リン力
１１２９はりロケータプルで無い機械コードまたはリン
クされたオブジェクトコードを生成し、これは開発シス
テムを通して装置１１にダウンロードされる。
れリロケータブルなオブジェクトコードとなる。リン力
１１２９はりロケータプルで無い機械コードまたはリン
クされたオブジェクトコードを生成し、これは開発シス
テムを通して装置１１にダウンロードされる。
アセンブラ１１２７およびリン力１１２９はソフトウェ
ア開発ツールを構成しており、アセンブールａ語ファイ
ルを実行可能オブジェクトコードに変換する。鍵となる
特徴はマクロ処理機能とライブラリ関数、部分アセンブ
ル機能、リロケータブルモジュール、完全なエラー診断
、及びシンボル表と相互参照機能である。次に述べるよ
うに、四つのプログラムが特定のソフトウェア開発に関
する要求を処理している。
ア開発ツールを構成しており、アセンブールａ語ファイ
ルを実行可能オブジェクトコードに変換する。鍵となる
特徴はマクロ処理機能とライブラリ関数、部分アセンブ
ル機能、リロケータブルモジュール、完全なエラー診断
、及びシンボル表と相互参照機能である。次に述べるよ
うに、四つのプログラムが特定のソフトウェア開発に関
する要求を処理している。
アセンブラ１１２７はアセンブラ言語ファイルを機械語
のオブジェクトファイルに翻訳する。ソースファイルは
通常命令、アセンブラ命令およびマクロ命令で構成され
ている。アセンブラ命令は例えば、ソースリスト形式、
データ配列およびセクション内容といったアセンブル工
程での種々の状況を制御するために用いられる。
のオブジェクトファイルに翻訳する。ソースファイルは
通常命令、アセンブラ命令およびマクロ命令で構成され
ている。アセンブラ命令は例えば、ソースリスト形式、
データ配列およびセクション内容といったアセンブル工
程での種々の状況を制御するために用いられる。
リン力１１２９はいくつかのオブジェクトファイルを一
つの実行可能オブジェクトモジュールに組み合わせる。
つの実行可能オブジェクトモジュールに組み合わせる。
リン力が実行可能モジュールを作る際に、これはりロケ
ーションと外部参照番地の解読とを実行する。リン力は
その人力としてアセンブラが生成したりロケータブルオ
ブジェクトファイルを受は取る。これはまた集積されて
いるライブラリ部品をも受は取り先のりンカの実行によ
って生成されたモジュールを出力する。リンカ命令はア
ドレスを決めるためにファイル断片またはシンボルの組
み合わせや結び付けを行ったり、共通シンボルの定義ま
たは再定義を行う。
ーションと外部参照番地の解読とを実行する。リン力は
その人力としてアセンブラが生成したりロケータブルオ
ブジェクトファイルを受は取る。これはまた集積されて
いるライブラリ部品をも受は取り先のりンカの実行によ
って生成されたモジュールを出力する。リンカ命令はア
ドレスを決めるためにファイル断片またはシンボルの組
み合わせや結び付けを行ったり、共通シンボルの定義ま
たは再定義を行う。
集積器はいくつかのファイル群を一つの集積ファイルに
集める作業を行う。例えばいくつかのマクロ命令を好適
に集めてマクロライブラリを作ることが出来る。アセン
ブラはライブラリを検索しソースコード１１２５でマク
ロとして呼ばれている構成メンバを使用する。集積器は
また好適にオブジェクトファイルの群を集めてオブジェ
クトライブラリとし、これらを元にリンク作業中に外部
参照の解読に使用する。
集める作業を行う。例えばいくつかのマクロ命令を好適
に集めてマクロライブラリを作ることが出来る。アセン
ブラはライブラリを検索しソースコード１１２５でマク
ロとして呼ばれている構成メンバを使用する。集積器は
また好適にオブジェクトファイルの群を集めてオブジェ
クトライブラリとし、これらを元にリンク作業中に外部
参照の解読に使用する。
オブジェクト形式変換器はオブジェクトファイルを例え
ばＴＩ−ＴＡＧ形式の様な、いくつかあるＥＰＲＯＭプ
ログラマ形式の一つに変換する。
ばＴＩ−ＴＡＧ形式の様な、いくつかあるＥＰＲＯＭプ
ログラマ形式の一つに変換する。
変換されたファイルは次にＥＦＲＯＭプログラマにダウ
ンロードされ、このように形成されたＥＦＲＯＭコード
が回路基板１０４３内の対象チップである装置１仕で実
行できるようになる。
ンロードされ、このように形成されたＥＦＲＯＭコード
が回路基板１０４３内の対象チップである装置１仕で実
行できるようになる。
シミュレータ１１３１は対象チップの動作を模擬するソ
フトウェアプログラムを実行し、費用対効果の優れたソ
フトウェア開発およびプログラム確認を非実時間で行う
ためのものである。シミュレータは対象チップの命令群
の全ての模擬とチップが組み込まれた際に発生する周辺
機器とのＤｔｗｌＡｌタイマおよび直列ボート等の基本
動作も模擬する。命令の人力はキーボードからのメニュ
ー駆動（ＭＥＮＵモード）でもバッチファイル（ＬＩＮ
Ｅモード）からでも行える。全ての画面モードに対して
ヘルプメニューが用意されている。その標準インタフェ
ースは使用者が勝手に作り替えることが出来る。シミュ
レーションパラメータはファイルに対して素早く書き込
んだり／読みだしたりできて、個々の区分の準備を容易
に行えるようになっている。逆アセンブリによってソー
ス文の編集および再アセンブリングが可能となる。メモ
り内容は１６進数の３２ビット値およびアセンブルされ
たソースコードとして、別々にまたは同時に表示される
。
フトウェアプログラムを実行し、費用対効果の優れたソ
フトウェア開発およびプログラム確認を非実時間で行う
ためのものである。シミュレータは対象チップの命令群
の全ての模擬とチップが組み込まれた際に発生する周辺
機器とのＤｔｗｌＡｌタイマおよび直列ボート等の基本
動作も模擬する。命令の人力はキーボードからのメニュ
ー駆動（ＭＥＮＵモード）でもバッチファイル（ＬＩＮ
Ｅモード）からでも行える。全ての画面モードに対して
ヘルプメニューが用意されている。その標準インタフェ
ースは使用者が勝手に作り替えることが出来る。シミュ
レーションパラメータはファイルに対して素早く書き込
んだり／読みだしたりできて、個々の区分の準備を容易
に行えるようになっている。逆アセンブリによってソー
ス文の編集および再アセンブリングが可能となる。メモ
り内容は１６進数の３２ビット値およびアセンブルされ
たソースコードとして、別々にまたは同時に表示される
。
シミュレータ１１３１の実行モードは、ｌ）単独／多重
命令計数、２）単独／多重周期計数、３）ＵＮＴＩＬ条
件合致、４）ＷＨＩＬＥ条件存在、５）ＦＯＲＳＥＴル
ープ計数、６）キー人力によるＨＡＬＴでの無拘束実行
から構成されている。０動記録表示は容易に定義できる
。０動記録実行時の表示選択は、１）指定表示値、２）
キャッシュレジスタ、および３）コードの最適化を容易
にするための命令パイプラインで構成されている。区切
り点条件は、読み込みアドレス、書き込みアドレス、読
み込みまたは書き込みアドレス、実行アドレスおよび有
効表示とから構成されている。シミュレータ１１３１は
キャッシュ使用状況を模擬し周期の計数を行う。例えば
周期計数時には、ｔｌｔ−ステップモードまたは実行モ
ードでのクロック周期の数が表示される。正確に周期計
数を行うために外部記憶装置は待ち状態として好適に組
み込まれている。
命令計数、２）単独／多重周期計数、３）ＵＮＴＩＬ条
件合致、４）ＷＨＩＬＥ条件存在、５）ＦＯＲＳＥＴル
ープ計数、６）キー人力によるＨＡＬＴでの無拘束実行
から構成されている。０動記録表示は容易に定義できる
。０動記録実行時の表示選択は、１）指定表示値、２）
キャッシュレジスタ、および３）コードの最適化を容易
にするための命令パイプラインで構成されている。区切
り点条件は、読み込みアドレス、書き込みアドレス、読
み込みまたは書き込みアドレス、実行アドレスおよび有
効表示とから構成されている。シミュレータ１１３１は
キャッシュ使用状況を模擬し周期の計数を行う。例えば
周期計数時には、ｔｌｔ−ステップモードまたは実行モ
ードでのクロック周期の数が表示される。正確に周期計
数を行うために外部記憶装置は待ち状態として好適に組
み込まれている。
シミュレータ１１３１はアセンブラ１１２７およびリン
力１１２９で生成されたオブジェクトコードを入力する
。入出力ファイルは、処理装置に接続されているＩｌｏ
機器を模擬するために■１０命令のボートアドレスと好
適に関係づけられている。プログラムの実行を開始する
前に、任意の区切り点が設定され、０動記録形式が定義
される。
力１１２９で生成されたオブジェクトコードを入力する
。入出力ファイルは、処理装置に接続されているＩｌｏ
機器を模擬するために■１０命令のボートアドレスと好
適に関係づけられている。プログラムの実行を開始する
前に、任意の区切り点が設定され、０動記録形式が定義
される。
シミュレータ１１３１に於いてプログラムの実行中に模
擬されている対象チップの内部レジスタおよび記憶装置
は各々の命令がシミュレータ１１３１で解釈される度に
、修正される。実行の中断は、区切り点に到達したかま
たはエラーが発生したかまたは実行中にＨＡＬＴが発生
したときになされる。プログラムの実行が中断されたと
きには、 −内部レジスタおよびプログラムとデータの
両方の記憶装置を調べて修正することが出来る。６勤記
録記憶装置もまた表示可能である。シミュレーション期
間の記録は日誌ファイルに保存されるが、これは別のシ
ミュレーション期間中に同一の機械状態を再生し再実行
するためである。
擬されている対象チップの内部レジスタおよび記憶装置
は各々の命令がシミュレータ１１３１で解釈される度に
、修正される。実行の中断は、区切り点に到達したかま
たはエラーが発生したかまたは実行中にＨＡＬＴが発生
したときになされる。プログラムの実行が中断されたと
きには、 −内部レジスタおよびプログラムとデータの
両方の記憶装置を調べて修正することが出来る。６勤記
録記憶装置もまた表示可能である。シミュレーション期
間の記録は日誌ファイルに保存されるが、これは別のシ
ミュレーション期間中に同一の機械状態を再生し再実行
するためである。
シミュレータ１１３１−は確認と対象チップの状態監視
とをハードウェアを使用せずに行える。シミュレーショ
ン速度は１秒当たりに実行できる命令数が数百から数千
の範囲であり、これはシミュレータ１１３１として選ば
れたオペレーティングシステムと／＞−ドウエアとに依
存する。状態に正確なシミュレーションは１秒当たり１
から２命令程度にゆっくりしたものとなろう。より高速
の実時間機能クロック速度に於けるエミュレーションは
シミュレータ１１３１の代わりに開発システム１１０１
で実行される。
とをハードウェアを使用せずに行える。シミュレーショ
ン速度は１秒当たりに実行できる命令数が数百から数千
の範囲であり、これはシミュレータ１１３１として選ば
れたオペレーティングシステムと／＞−ドウエアとに依
存する。状態に正確なシミュレーションは１秒当たり１
から２命令程度にゆっくりしたものとなろう。より高速
の実時間機能クロック速度に於けるエミュレーションは
シミュレータ１１３１の代わりに開発システム１１０１
で実行される。
シミュレータ１１３１は装置１１の模擬のみならず回路
基板１０４３上の周辺機器の模擬も例えばファイルＩ１
０を介して行い、完全な計算機シミュレーションを提供
する。
基板１０４３上の周辺機器の模擬も例えばファイルＩ１
０を介して行い、完全な計算機シミュレーションを提供
する。
拡張開発システム１１０１は、最高速度でのシステム設
計およびハードウェアとソフトウェアのデバッグの回路
内エミュレーションを広範に入手可能なパーソナルコン
ピュータシステム上で提供する。開発ツールはシステム
設計から試作品までの技術的な支援を提供する。開発シ
ステム構成要素は使い易さを提供し、設計者に対し設計
を製造段階に素早く移せて応用システム開発時間と費用
とを大きく削減するために必要なツールを提供する。
計およびハードウェアとソフトウェアのデバッグの回路
内エミュレーションを広範に入手可能なパーソナルコン
ピュータシステム上で提供する。開発ツールはシステム
設計から試作品までの技術的な支援を提供する。開発シ
ステム構成要素は使い易さを提供し、設計者に対し設計
を製造段階に素早く移せて応用システム開発時間と費用
とを大きく削減するために必要なツールを提供する。
第２図は拡張開発システム１１０１で提供されるエミュ
レーション環境をさらに詳細に示したものである。ＩＥ
−ＥＥ ＪＴＡＧと互換である制御カード１１４１が
エミュレーション主計算機１１−０１に装着されている
。この制御カード１１４１は直列伝送線１１０３を介し
て第２図の回路基板１０４３およびＤＳＰ装置１１と通
信を行う。システム１０４３はテキサスインスッルメン
ツの、開発から製造、および現場試験をも含めて完全に
解決するためのＭＰＳＤ （モジュラーパニト走査設計
）エミュレーション基準に適合したテキサスインスツル
メンツ社内基準試験可能性を有している。発明内容はデ
ィジタル信号処理装ｇ！（ＤＳＰ）、画像信号処理装置
（ＧＳＰ）、記憶装置（ＭＥＭ）、プログラム可能アレ
イ論理回路（ＰＡＬ）、応用仕様集積回路（ＡＳＩＣ）
、および汎用論理回路（ＧＰＬ）、汎用マイクロコンピ
ュータおよびマイクロプロセッサ、それに試験またはコ
ード開発に必要な仕意の装置を使用して実現でざる。
レーション環境をさらに詳細に示したものである。ＩＥ
−ＥＥ ＪＴＡＧと互換である制御カード１１４１が
エミュレーション主計算機１１−０１に装着されている
。この制御カード１１４１は直列伝送線１１０３を介し
て第２図の回路基板１０４３およびＤＳＰ装置１１と通
信を行う。システム１０４３はテキサスインスッルメン
ツの、開発から製造、および現場試験をも含めて完全に
解決するためのＭＰＳＤ （モジュラーパニト走査設計
）エミュレーション基準に適合したテキサスインスツル
メンツ社内基準試験可能性を有している。発明内容はデ
ィジタル信号処理装ｇ！（ＤＳＰ）、画像信号処理装置
（ＧＳＰ）、記憶装置（ＭＥＭ）、プログラム可能アレ
イ論理回路（ＰＡＬ）、応用仕様集積回路（ＡＳＩＣ）
、および汎用論理回路（ＧＰＬ）、汎用マイクロコンピ
ュータおよびマイクロプロセッサ、それに試験またはコ
ード開発に必要な仕意の装置を使用して実現でざる。
第２図に示す主計算機１１０１は、印字装置１１４３、
ハードディスク１１２、および遠隔地に置かれ現場試験
またはその他の処理を実行する大型計算機の更新を行う
ために電話回線に接続されている電話通信モデム１１４
７を含む周辺装置を有している。主計算機１１０１のバ
ス１１４８に接続されている周辺装置はエミュレーショ
ンの時だけ使用できるのではなく、回路基板１０４３か
ら直列伝送線１１０３を介してこれらの周辺装置に働き
かける場合も使用可能である。従って主計算ａ１１０１
は回路基板１０４３でのみ使用可能なのではなく、付帯
処理装置としても、また通信Ｉ１０および通常はシステ
ム１０４３では使用できないがシステム１０４３が一時
的に必要とするその他の周辺装置のポートとしても使用
できる。
ハードディスク１１２、および遠隔地に置かれ現場試験
またはその他の処理を実行する大型計算機の更新を行う
ために電話回線に接続されている電話通信モデム１１４
７を含む周辺装置を有している。主計算機１１０１のバ
ス１１４８に接続されている周辺装置はエミュレーショ
ンの時だけ使用できるのではなく、回路基板１０４３か
ら直列伝送線１１０３を介してこれらの周辺装置に働き
かける場合も使用可能である。従って主計算ａ１１０１
は回路基板１０４３でのみ使用可能なのではなく、付帯
処理装置としても、また通信Ｉ１０および通常はシステ
ム１０４３では使用できないがシステム１０４３が一時
的に必要とするその他の周辺装置のポートとしても使用
できる。
第３図は計算機１１０１のエミュレーションおよびシミ
ュレーションソフトウェア構成を示し、装置に依存しな
いエミュレータソフトウェアはウィンドウ駆動型使用者
インタフェースと試験実行プログラムとを有する。
ュレーションソフトウェア構成を示し、装置に依存しな
いエミュレータソフトウェアはウィンドウ駆動型使用者
インタフェースと試験実行プログラムとを有する。
回路基板１０４３上の各々の装置に対する装置仕様構成
ファイルが用意されている。例えばＤＳＰ構成ファイル
、ＧＳＰ （画像信号処理装置）構成、プログラム可能
アレイ論理回路（ＰＡＬ）ファイル、ＡＳＩＣファイル
およびＧＰＬレジスタファイルとがある。
ファイルが用意されている。例えばＤＳＰ構成ファイル
、ＧＳＰ （画像信号処理装置）構成、プログラム可能
アレイ論理回路（ＰＡＬ）ファイル、ＡＳＩＣファイル
およびＧＰＬレジスタファイルとがある。
第２図および第３ｖ！Ｊに示すエミュレーションハード
ウエアおよびソフトウェアは、使用者に親しみやすいパ
ーソナルコンピュータまたはワークスチーシヨンを基本
とした開発システムであって、回路基板１０４３上の対
象チップに対する最高速度での回路内エミュレーション
を実行するのに必要な全ての特性を備えている。
ウエアおよびソフトウェアは、使用者に親しみやすいパ
ーソナルコンピュータまたはワークスチーシヨンを基本
とした開発システムであって、回路基板１０４３上の対
象チップに対する最高速度での回路内エミュレーション
を実行するのに必要な全ての特性を備えている。
第２図の制御カード１１４１を備えた主計算機１１０１
および第３図に示すソフトウェアで構成されたエミュレ
ータは、使用者がソフトウェアおよびハードウェアの開
発が行え、ソフトウェアとハードウェアとを対象システ
ムに集結する事を可能とする、エミュレーションインタ
フェースの重要な点は、全記憶装置の記憶場所と対象チ
ップのレジスタの制御とアクセスが可能であり、装置の
アーキテクチャを付加処理装置の様に拡張することであ
る。
および第３図に示すソフトウェアで構成されたエミュレ
ータは、使用者がソフトウェアおよびハードウェアの開
発が行え、ソフトウェアとハードウェアとを対象システ
ムに集結する事を可能とする、エミュレーションインタ
フェースの重要な点は、全記憶装置の記憶場所と対象チ
ップのレジスタの制御とアクセスが可能であり、装置の
アーキテクチャを付加処理装置の様に拡張することであ
る。
エミュレータ制御カード１１４１は使用者の対象システ
ム１０４３内の装置１１の様な各々の対象チップの最高
速度での実行と監視とを多ビンコネクタ経由で行う。ひ
とつの実施例では三十のソフトウェアおよびハードウェ
アの区切り点、ソフトウェアとハードウェアの０勤記録
とタイミングの記録、それに単一ステップ実行とが用意
されている。エミュレータには装置１１の全てのレジス
タにロードし、検査しそして修正する機能が備えられて
いる。プログラムデータおよびプログラム内容はアップ
ロードもダウンロードも可能である。
ム１０４３内の装置１１の様な各々の対象チップの最高
速度での実行と監視とを多ビンコネクタ経由で行う。ひ
とつの実施例では三十のソフトウェアおよびハードウェ
アの区切り点、ソフトウェアとハードウェアの０勤記録
とタイミングの記録、それに単一ステップ実行とが用意
されている。エミュレータには装置１１の全てのレジス
タにロードし、検査しそして修正する機能が備えられて
いる。プログラムデータおよびプログラム内容はアップ
ロードもダウンロードも可能である。
エミュレーションを目的とする主計算機１１０１の使用
者インタフェースは、ウィンドウ式使用者インタフェー
スであって、対応する対象チップのシミュレータ１１３
１のウィンドウ式使用者インタフェースと全く同じに設
計されている。エミュレータ１１０１は運搬可能であり
、多重処理用に再接続可能である。エミュレータ１１０
１は実時間での実行時間クロック周期の基準を提供する
。
者インタフェースは、ウィンドウ式使用者インタフェー
スであって、対応する対象チップのシミュレータ１１３
１のウィンドウ式使用者インタフェースと全く同じに設
計されている。エミュレータ１１０１は運搬可能であり
、多重処理用に再接続可能である。エミュレータ１１０
１は実時間での実行時間クロック周期の基準を提供する
。
対象装置の最高速度実行および監視は、多芯インタフェ
ースまたは多芯接続器内の走査経路経由で好適に制御さ
れる。走査経路は回路基板１０４３内の対象チップを制
御し、全てのレジスタと同様に関連する全ての内部およ
び外部記憶装置へのアクセスを可能とする。
ースまたは多芯接続器内の走査経路経由で好適に制御さ
れる。走査経路は回路基板１０４３内の対象チップを制
御し、全てのレジスタと同様に関連する全ての内部およ
び外部記憶装置へのアクセスを可能とする。
プログラムの実行は、対象ｕ路基板１０４３内の対象チ
ップ（例えば１１）上で行われる。従って、回路内エミ
ュレーション以外では発生する可能性のある、エミュレ
ーション中のタイミングの違いは今回提出した実施例で
は発生しない。今までは、エミュレーションには対象チ
ップ１１が無くてもその動作をエミュレートするために
ケーブルを介して信号を送信する方式も含まれていた。
ップ（例えば１１）上で行われる。従って、回路内エミ
ュレーション以外では発生する可能性のある、エミュレ
ーション中のタイミングの違いは今回提出した実施例で
は発生しない。今までは、エミュレーションには対象チ
ップ１１が無くてもその動作をエミュレートするために
ケーブルを介して信号を送信する方式も含まれていた。
優れていることに本発明は、押しっけがましいシステム
ではなく、チップ１１自体を使用するのでケーブル長と
か送信の問題は避けられる。信号に関するローディング
上の問題は回避されており、人工的な記憶装置の制約も
未然に防ＩＦ、されている。
ではなく、チップ１１自体を使用するのでケーブル長と
か送信の問題は避けられる。信号に関するローディング
上の問題は回避されており、人工的な記憶装置の制約も
未然に防ＩＦ、されている。
エミュレーションの性能はエミュレートされている対象
チップ自身の性能と合致している。
チップ自身の性能と合致している。
ソフトウェア区切り点では、特定の命令アドレスに於い
てプログラムの実行を中断させられる。
てプログラムの実行を中断させられる。
ハードウェア区切り点もまた、チップ上で好適に動作可
能である。指定された区切り点に達すると、プログラム
は実行を中断して使用者が記憶装置および状態レジスタ
の内容を観測できるようにするか、または適切な停止モ
ードに於いて満足する結果が実行されている場合には、
区切り点をさらに複雑な条件の中に組み込む。この時点
で対象チップまたは装置の状態は単一命令程度の少ない
命令を用いて使用者が表示できる。
能である。指定された区切り点に達すると、プログラム
は実行を中断して使用者が記憶装置および状態レジスタ
の内容を観測できるようにするか、または適切な停止モ
ードに於いて満足する結果が実行されている場合には、
区切り点をさらに複雑な条件の中に組み込む。この時点
で対象チップまたは装置の状態は単一命令程度の少ない
命令を用いて使用者が表示できる。
ソフトウェア０動記録およびハードウェアプログラム計
数臼動記録は、区切り点に達した時点での対象チップ１
１の状態を、使用者が見ることが出来るようにしている
。この情報は後で分析するために、命令によってファイ
ル中に好適に保存される。ソフトウェアタイミング機能
により、使用者は区切り点の間のクロック周期を追跡し
時間的な問題を起こしそうなコードを調べることができ
る。
数臼動記録は、区切り点に達した時点での対象チップ１
１の状態を、使用者が見ることが出来るようにしている
。この情報は後で分析するために、命令によってファイ
ル中に好適に保存される。ソフトウェアタイミング機能
により、使用者は区切り点の間のクロック周期を追跡し
時間的な問題を起こしそうなコードを調べることができ
る。
単一ステップ実行操作により、使用者は一時にプログラ
ムの１命令のみを実行させながらステップを進めること
が出来る。各々の命令が実行された後でレジスタおよび
ＣＰＵの状態が表示される。
ムの１命令のみを実行させながらステップを進めること
が出来る。各々の命令が実行された後でレジスタおよび
ＣＰＵの状態が表示される。
このことによりソフトウェアデバッグ時の柔軟性が増し
、開発時間の削減を助ける。
、開発時間の削減を助ける。
オブジェクトコードは命令によって、任意の可能なプロ
グラム記憶場所またはデータ記憶場所にインタフェース
経由でダウンロード出来る。ＩＫバイトのオブジェクト
プログラムのダウンロードにはほぼ１００ミリ秒程度か
かる。単一ステップ方式でプログラムを進めながらレジ
スタの検査および修正を行うことにより、使用者はプロ
グラムコードまたはパラメータの検査および修正を実行
できる。
グラム記憶場所またはデータ記憶場所にインタフェース
経由でダウンロード出来る。ＩＫバイトのオブジェクト
プログラムのダウンロードにはほぼ１００ミリ秒程度か
かる。単一ステップ方式でプログラムを進めながらレジ
スタの検査および修正を行うことにより、使用者はプロ
グラムコードまたはパラメータの検査および修正を実行
できる。
エミュレータ１１０１のウィンドウ方式使用者インタフ
ェースは、シミュレータ１１３１のインターフニー各と
好適に一致するように作られており、シミュレータを用
いた開発からエミュレータを用いた開発へ簡単に移行で
きるように考慮されている。使用者に親しみやすい画面
表示として、プログラムコードを記憶符号または同等の
１６進数コードで表示する。ウィンドウ表示には好適に
、拡張精度レジスタ内容、ＣＰＵ状態および記憶場所が
含まれる。
ェースは、シミュレータ１１３１のインターフニー各と
好適に一致するように作られており、シミュレータを用
いた開発からエミュレータを用いた開発へ簡単に移行で
きるように考慮されている。使用者に親しみやすい画面
表示として、プログラムコードを記憶符号または同等の
１６進数コードで表示する。ウィンドウ表示には好適に
、拡張精度レジスタ内容、ＣＰＵ状態および記憶場所が
含まれる。
第１の画面付加機能は一次画面であって、これは画面の
最上段に表示される命令ラインと、特定機能鍵の機能と
、それに通常購入できる標準キーボードのＦｌキーで個
別にアクセス出来る四つの状態ウィンドウとで構成され
ている。ウィンドウはソースコードウィンドウ、補助表
示ウィンドウ、ＣＰＵ状態ウィンドウおよび拡張精度レ
ジスタウィンドウとで構成されている。ウィンドウの内
容は使用者の検査および修正の際にアクセス可能である
。
最上段に表示される命令ラインと、特定機能鍵の機能と
、それに通常購入できる標準キーボードのＦｌキーで個
別にアクセス出来る四つの状態ウィンドウとで構成され
ている。ウィンドウはソースコードウィンドウ、補助表
示ウィンドウ、ＣＰＵ状態ウィンドウおよび拡張精度レ
ジスタウィンドウとで構成されている。ウィンドウの内
容は使用者の検査および修正の際にアクセス可能である
。
命令はＭＥＮＵモードまたはＬＩＮＥモードで入力され
る。ＭＥＮＵモードに於いて、画面の最上部に示された
メニューにより使用者は一つの命令を入力する一方で全
ての使用可能な機能を見ることが出来る。全ての命令が
入力されるまで次のメニューが表示される。ＬＩＮＥモ
ードでは使用者が全命令表現を人力することが可能であ
る。命令のまとめが付録Ｉに示されている。
る。ＭＥＮＵモードに於いて、画面の最上部に示された
メニューにより使用者は一つの命令を入力する一方で全
ての使用可能な機能を見ることが出来る。全ての命令が
入力されるまで次のメニューが表示される。ＬＩＮＥモ
ードでは使用者が全命令表現を人力することが可能であ
る。命令のまとめが付録Ｉに示されている。
第２図のエミュレータカード１１４１は、ＩＢＭ Ｐ
Ｃ−ＸＴ／ＡＴコンピュータを主計算機１１０１として
使用する場合は、好適にそのスロット内に挿入される。
Ｃ−ＸＴ／ＡＴコンピュータを主計算機１１０１として
使用する場合は、好適にそのスロット内に挿入される。
カード１１４１は、必要に応じて取り外し別のＰＣ（同
等の機能を有するパーソナルコンピュータ）に移して、
エミュレータに可搬性を付加することが出来る。シミュ
レーションに際しては、ＥＦＲＯＭ （消去可能プログ
ラム可能読み出し専用メモり） 、ＳＲＡＭ （静的随
時読みだし書き込みメモり） 、ＤＲＡＭ （動的随時
読みだし書き込みメモり）、およびチップ登載メモリと
周辺機器とで構成されている制御カード１１４１のメモ
り構成指定は、設計者が構築することが出来、待ち状態
およびアクセス権を含めた形での対象システム１０４３
の実環境を反映することが出来る。この様にすることで
制御カード１１４１および主計算機１１０１は、個々の
開発時点で回路基板１０４３上には今だ存在していない
段階でも、周辺機器のシミュレーションを行える。
等の機能を有するパーソナルコンピュータ）に移して、
エミュレータに可搬性を付加することが出来る。シミュ
レーションに際しては、ＥＦＲＯＭ （消去可能プログ
ラム可能読み出し専用メモり） 、ＳＲＡＭ （静的随
時読みだし書き込みメモり） 、ＤＲＡＭ （動的随時
読みだし書き込みメモり）、およびチップ登載メモリと
周辺機器とで構成されている制御カード１１４１のメモ
り構成指定は、設計者が構築することが出来、待ち状態
およびアクセス権を含めた形での対象システム１０４３
の実環境を反映することが出来る。この様にすることで
制御カード１１４１および主計算機１１０１は、個々の
開発時点で回路基板１０４３上には今だ存在していない
段階でも、周辺機器のシミュレーションを行える。
一つの実施例に於いて、多重処理応用事例は直列伝送線
１１０３をいくつかの応用基板の各々の間を互いに順番
に接続した状態でエミュレートされており、これは実時
間エミュレーションおよび各々の対象チップ上の情報の
保持を維持しながら行われている。
１１０３をいくつかの応用基板の各々の間を互いに順番
に接続した状態でエミュレートされており、これは実時
間エミュレーションおよび各々の対象チップ上の情報の
保持を維持しながら行われている。
開発システム１１４１はふたつのモードで動作する：す
なわちエミュレーションモードとアルゴリズム開発なら
びに確認モードとである。アルゴリズム確認モードでは
、対象チップ１１は対象システムが完成する前に、その
ソフトウェアを最高速度でデバッグする。これを実施す
るために、コードは回路基板１０４３上の記憶装置にダ
ウンロードされ、未だ完成されていない対象システムの
代わりに使用される応用基板上のインタフェースを介し
て最高速度で実行される。好適な応用基板には、ＤＳＰ
ｌｉ、一次バス上の１６ＫＸ３２ビットの最高速（零待
ち状態）ＳＲＡＭ、拡張バス上のふたつの選択可能な８
ＫＸ３２ビット最高速（零待ち状態）ＳＲＡＭ１および
８２Ｋｘ３２ビットＤＲＡＭが登載されている。余裕の
あるＳＲＡＭを使用することで、使用者は実時間エミュ
レーションを行えるし、種々のアルゴリズムに対しても
記憶容量を柔軟に使える。ＳＲＡＭの零待ち状態機能に
よりメモリの実時間読みとり／書き込みが可能となる。
なわちエミュレーションモードとアルゴリズム開発なら
びに確認モードとである。アルゴリズム確認モードでは
、対象チップ１１は対象システムが完成する前に、その
ソフトウェアを最高速度でデバッグする。これを実施す
るために、コードは回路基板１０４３上の記憶装置にダ
ウンロードされ、未だ完成されていない対象システムの
代わりに使用される応用基板上のインタフェースを介し
て最高速度で実行される。好適な応用基板には、ＤＳＰ
ｌｉ、一次バス上の１６ＫＸ３２ビットの最高速（零待
ち状態）ＳＲＡＭ、拡張バス上のふたつの選択可能な８
ＫＸ３２ビット最高速（零待ち状態）ＳＲＡＭ１および
８２Ｋｘ３２ビットＤＲＡＭが登載されている。余裕の
あるＳＲＡＭを使用することで、使用者は実時間エミュ
レーションを行えるし、種々のアルゴリズムに対しても
記憶容量を柔軟に使える。ＳＲＡＭの零待ち状態機能に
よりメモリの実時間読みとり／書き込みが可能となる。
アルゴリズム開発およびコード確認に対しては、システ
ムはステップ毎に区切り点に達するまで実行できる。ア
ルゴリズム確認ではデータをアルゴリズムに従って実行
し、その機能確認を行う。バースト実行、Ｉｌｏおよび
その他の機能確認も可能である。
ムはステップ毎に区切り点に達するまで実行できる。ア
ルゴリズム確認ではデータをアルゴリズムに従って実行
し、その機能確認を行う。バースト実行、Ｉｌｏおよび
その他の機能確認も可能である。
ページモードのＤＲＡＭを使用すれば、大規模２憶性能
が改善される。３タイプのＤＲＡＭ周期が一つの応用基
板の例で用いられている。これらは単一語読み込み、単
一語書き込みおよびベージモード読み込みであり、これ
らはそれぞれ一回のアクセス毎に、４．２および１の待
ち状態を有する。ベージモード読み込み周期は、装置１
１が同一の記憶装置のページ（２１３語）から二層以上
連続的に読み込み周期を実行すると、自動的に呼び出さ
れる。ページモードを使用する結果、応用回路基板１０
４３上のＤＲＡＭにアクセスする際の待ち時間が減少す
る。
が改善される。３タイプのＤＲＡＭ周期が一つの応用基
板の例で用いられている。これらは単一語読み込み、単
一語書き込みおよびベージモード読み込みであり、これ
らはそれぞれ一回のアクセス毎に、４．２および１の待
ち状態を有する。ベージモード読み込み周期は、装置１
１が同一の記憶装置のページ（２１３語）から二層以上
連続的に読み込み周期を実行すると、自動的に呼び出さ
れる。ページモードを使用する結果、応用回路基板１０
４３上のＤＲＡＭにアクセスする際の待ち時間が減少す
る。
第２図に於いて試験および開発支援システム両者の応用
システム資源へのアクセスは直列走査バスマスク、また
は制御カード１１４仕の走査インタフェース経由で行わ
れるが、これは以下に記述する。複雑なエミュレーショ
ンおよびシミュレーション機能もプリミティブから構築
される。プリミティブとは制８操作（例えば命令または
指令）を定義するビットの組であって、制御カード１１
４１で使用可能である。
システム資源へのアクセスは直列走査バスマスク、また
は制御カード１１４仕の走査インタフェース経由で行わ
れるが、これは以下に記述する。複雑なエミュレーショ
ンおよびシミュレーション機能もプリミティブから構築
される。プリミティブとは制８操作（例えば命令または
指令）を定義するビットの組であって、制御カード１１
４１で使用可能である。
装置１１機能へのアクセスは、例えば例として示す次の
発明の実行処理の各々を使用して行える。
発明の実行処理の各々を使用して行える。
第１の実行処理は、第４図に示すようにテキサスインス
ツルメンツモジュラーポート走査設計（ＭＰＳＤ）であ
る。「Ｓ」で示されたシフトレジスタラッチ（ＳＲＬｓ
）が装置１１の中にビーズ玉の列の様に分配されていて
、それぞれが直列に走査され各々のモジュールが全ての
重要なレジスタにアクセス出来るようになっている。
ツルメンツモジュラーポート走査設計（ＭＰＳＤ）であ
る。「Ｓ」で示されたシフトレジスタラッチ（ＳＲＬｓ
）が装置１１の中にビーズ玉の列の様に分配されていて
、それぞれが直列に走査され各々のモジュールが全ての
重要なレジスタにアクセス出来るようになっている。
第５図の第二の方法では、ＭＰＳＤ技術とＳＣＯＰＥイ
ンタフェース１１７の中で結合されているＳＣＯＰＥ伝
送媒体を使用している。
ンタフェース１１７の中で結合されているＳＣＯＰＥ伝
送媒体を使用している。
第６図では装置１１は、ここに記述するようにチップ上
にＪＴＡＧインタフェース１１４９を有する。走査イン
タフェースは第２図の直列伝送線１１０３に接続されて
おり、試験クロック（ＴＣＫ）人力、モード選択（ＴＭ
Ｓ）人力、それに試験データ人力（ＴＤＩ）（走査人力
）また同様に試験データ出力（ＴＤＯ）（走査出力）と
を有する。特殊エミュレーションアダプタ１２０３が走
査インタフェース１１４９と装置１１の機能回路１２１
３のＭＰＳＤモジュールとの間に接続されている。
にＪＴＡＧインタフェース１１４９を有する。走査イン
タフェースは第２図の直列伝送線１１０３に接続されて
おり、試験クロック（ＴＣＫ）人力、モード選択（ＴＭ
Ｓ）人力、それに試験データ人力（ＴＤＩ）（走査人力
）また同様に試験データ出力（ＴＤＯ）（走査出力）と
を有する。特殊エミュレーションアダプタ１２０３が走
査インタフェース１１４９と装置１１の機能回路１２１
３のＭＰＳＤモジュールとの間に接続されている。
エミュレーションの支援で使用される際のいくつかの実
行処理方法の特徴を表１に示す。
行処理方法の特徴を表１に示す。
表Ｉ
ＭＰＳＤ ＳＣＯＰＥ ＳＣＯＰＥ／ＭＰＳＤ工業標準
通Ｑ ＮＯＹＥＳ ＹＥＳ最大クロック
周期 依存 制限無し 制限無し機能クロックツＮＯ
ＹＥＳ ＹＦ″、Ｓ独立性 境界走査支援 Ｎｏ ＹＥＳ Ｙｌ：
Ｓシリコン効率 ＹＨＳ ＮＯＹＥＳ最大工
ミュレーシ ＮＯＹｈＳ ＹＥＳヨン能力 外部ビン数 ４ ６ ６実行処理ＳＣＯ
ＰＥ／ＭＰＳＤ法は、Ｍ Ｐ Ｓ Ｄ法とＳＣＯＰＥ法
の良いところを独立に採用してハイブリッドエミュレー
ション技術としたものである。
通Ｑ ＮＯＹＥＳ ＹＥＳ最大クロック
周期 依存 制限無し 制限無し機能クロックツＮＯ
ＹＥＳ ＹＦ″、Ｓ独立性 境界走査支援 Ｎｏ ＹＥＳ Ｙｌ：
Ｓシリコン効率 ＹＨＳ ＮＯＹＥＳ最大工
ミュレーシ ＮＯＹｈＳ ＹＥＳヨン能力 外部ビン数 ４ ６ ６実行処理ＳＣＯ
ＰＥ／ＭＰＳＤ法は、Ｍ Ｐ Ｓ Ｄ法とＳＣＯＰＥ法
の良いところを独立に採用してハイブリッドエミュレー
ション技術としたものである。
第７図は改良されたＳＣＯＰＥハードウェアブロック図
を示し、これはＰＣ回路基板１０４３上の装置１１のよ
うな各々のチップの上に具備された物である。４本のビ
ン、ＴＤＩ、ＴＭＳ、ＴＣにおよびＴＤＯでシステムと
の通信を行う、ＴＭＳおよびＴＣにはＴＡＰ制御器１１
５１と通信し、これは指令レジスタ１１１０および指令
解読回路１１５５とに接続されている。
を示し、これはＰＣ回路基板１０４３上の装置１１のよ
うな各々のチップの上に具備された物である。４本のビ
ン、ＴＤＩ、ＴＭＳ、ＴＣにおよびＴＤＯでシステムと
の通信を行う、ＴＭＳおよびＴＣにはＴＡＰ制御器１１
５１と通信し、これは指令レジスタ１１１０および指令
解読回路１１５５とに接続されている。
試験アクセスポート（ＴＡＰ）制御器１１５１は順に、
指令レジスタ１１５３および第１マルチプレクサ１１７
３に結合されている。指令レジスタはＴＤＩ線から直列
走査信号を入力し、ＭＵＸ１１７３に直列に出力する。
指令レジスタ１１５３および第１マルチプレクサ１１７
３に結合されている。指令レジスタはＴＤＩ線から直列
走査信号を入力し、ＭＵＸ１１７３に直列に出力する。
ＭＵＸｌ １７３はＴＡＰの制御下にあり、指令レジス
タまたは別のＭＵＸ１１７１からの出力信号を選択切り
替えできる。
タまたは別のＭＵＸ１１７１からの出力信号を選択切り
替えできる。
指令レジスタ夕はまた、バイパスレジスタ（ＢＲ）１１
６７および一つまたはいくつかの境界走査レジスタ（Ｂ
ＳＲ）１１６１をも制御する。バイパスレジスタはＴＤ
Ｉ信号を入力しそれをＭＵＸ１１７１に出力する。ＭＵ
Ｘ１１７１は指令レジスタ１１５３で制御されている。
６７および一つまたはいくつかの境界走査レジスタ（Ｂ
ＳＲ）１１６１をも制御する。バイパスレジスタはＴＤ
Ｉ信号を入力しそれをＭＵＸ１１７１に出力する。ＭＵ
Ｘ１１７１は指令レジスタ１１５３で制御されている。
指令レジスタに人力された指令内容に従って、ＭＵＸ１
１７１はその出力として、バイパスレジスタからの人力
またはひとつまたは複数のＢＳＲからの入力を出力する
か、それとも内部装置レジスタ走査を出力する。
１７１はその出力として、バイパスレジスタからの人力
またはひとつまたは複数のＢＳＲからの入力を出力する
か、それとも内部装置レジスタ走査を出力する。
各々の境界走査レジスタは試験アクセスポートおよび指
令レジスタ経由で制御される。
令レジスタ経由で制御される。
境界走査器は通常モードまたは試験モードで運転される
。通常モード時ＩＣ論理回路の端子に人力される人力デ
ータは境界走査レジスタを通ってＩＣ論理回路に入りＢ
ＳＲで同等の変更もうけずに通常出力端子から出力され
る。試験モード時は、通常人力データは中断され、試験
人力データが境界走査レジスタ内部で捕縛されシフトさ
れそして更新される。境界走査レジスタはふたつの記憶
装置で構成されており、第１記憶装置はＴＤＩ入力線か
らのデータを入力しシフトするためのものであり、第２
記憶装置は出力データを保持するためのものである。第
２記憶装置は選択的に動作し、データを第１記憶装置か
ら第２記憶装置に転送する。
。通常モード時ＩＣ論理回路の端子に人力される人力デ
ータは境界走査レジスタを通ってＩＣ論理回路に入りＢ
ＳＲで同等の変更もうけずに通常出力端子から出力され
る。試験モード時は、通常人力データは中断され、試験
人力データが境界走査レジスタ内部で捕縛されシフトさ
れそして更新される。境界走査レジスタはふたつの記憶
装置で構成されており、第１記憶装置はＴＤＩ入力線か
らのデータを入力しシフトするためのものであり、第２
記憶装置は出力データを保持するためのものである。第
２記憶装置は選択的に動作し、データを第１記憶装置か
ら第２記憶装置に転送する。
一般的に第７図に於いて、直列通信情報がエミュレーシ
ョン計算機１１０１からＳＣＯＰＥ制御カード１１４１
経由でピンＴＤＩを通ってダウンロードされ、多数のシ
フトレジスタの内の一つに人力されるが、′これらのシ
フトレジスタには境界走査レジスタ１１６１、装置識別
レジスタ１１６３および設計特性試験データレジスタ１
１６５がある。
ョン計算機１１０１からＳＣＯＰＥ制御カード１１４１
経由でピンＴＤＩを通ってダウンロードされ、多数のシ
フトレジスタの内の一つに人力されるが、′これらのシ
フトレジスタには境界走査レジスタ１１６１、装置識別
レジスタ１１６３および設計特性試験データレジスタ１
１６５がある。
バイパスレジスタ１１６７もまた用意されている。これ
らのジフトレジスタまたは直列走査レジスタは指令解読
回路１１５５の制御の元ＭＵＸ１１７１経由で選択され
る。ＭＵＸ１１７１からの選択された出力は、ＭＵＸｌ
１７３に供給されＴＡＰ＠＠器１１５１の制御に従っ
て指令レジスタ１１５３かまたはＭＵｘ１１７１がＭＵ
Ｘ１１７３で選択される。ＪＴＡＧクロックＴＣＫとＭ
ＵＸ１１７３出力はフリップフロップ１１７５に送られ
、これは次に直列戻り回路１１７７に接続されており、
チップ上のＪＴＡＧ回路の全構成部品からの直列信号を
直列ビンＴＤＯ経由で計算機ＪＴＡＧカード１１４１に
好適に戻したり送り返すことが出来るようになっている
。
らのジフトレジスタまたは直列走査レジスタは指令解読
回路１１５５の制御の元ＭＵＸ１１７１経由で選択され
る。ＭＵＸ１１７１からの選択された出力は、ＭＵＸｌ
１７３に供給されＴＡＰ＠＠器１１５１の制御に従っ
て指令レジスタ１１５３かまたはＭＵｘ１１７１がＭＵ
Ｘ１１７３で選択される。ＪＴＡＧクロックＴＣＫとＭ
ＵＸ１１７３出力はフリップフロップ１１７５に送られ
、これは次に直列戻り回路１１７７に接続されており、
チップ上のＪＴＡＧ回路の全構成部品からの直列信号を
直列ビンＴＤＯ経由で計算機ＪＴＡＧカード１１４１に
好適に戻したり送り返すことが出来るようになっている
。
第７Ａ図はＴＡＰ制御器１１５１の状態遷移図を示しね
各々の状態遷移技の横に記入されている１および０信号
値を有する。これらは信号ＴＣＫの立ち上がり時点での
信号ＴＭＳの値である。ＪＴＡＧ ＴＡＰ （試験ア
クセスポート）制御器の状態は「標準試験バスおよび境
界走査アーキテクチャ」エル、ウエツセル著、テキサス
インスツルメンツ技報、阻４．Ｖｏ１．５．１９８８年
、ｈ５−１６に記述されている。ここで認識され利用さ
れている基本概念に戻ると、エミュレーションは各各の
回路の回りに構築されたハードウェア支援を有し、これ
らは回路の実行と平行して分析を行う一方で上記支援動
作を回路内部で実行できるように構築されている。エミ
ュレーションにより回路は、エミュレータ計算機１１０
１が回路を監視し、それらを始動および停止させるよう
に実時間の最高速度で運転できる。使用者は対象システ
ムの環境でソフトウェアの定義および開発を行う。別の
やり方では、エミュレーションで回路基板１０４３から
入力を読み込みあたかも装置１１が存在しないかのよう
な出力を発生させるが、この目的は適切なソフトウェア
および動作信号を決定するためである。最終的に、装置
１１にエミュレーション作業の結果えられた適切なソフ
トウェアが組み込まれると、装置１１は回路基板１０４
３の残り部分と互換性のある様に動作する。ここに開示
する改良されたシステムでは、装置１１は実際に基板上
に直列通信機能を備えて登載されており、装置１１の全
ての動作が装置自身で直接監視できる点に特徴がある。
各々の状態遷移技の横に記入されている１および０信号
値を有する。これらは信号ＴＣＫの立ち上がり時点での
信号ＴＭＳの値である。ＪＴＡＧ ＴＡＰ （試験ア
クセスポート）制御器の状態は「標準試験バスおよび境
界走査アーキテクチャ」エル、ウエツセル著、テキサス
インスツルメンツ技報、阻４．Ｖｏ１．５．１９８８年
、ｈ５−１６に記述されている。ここで認識され利用さ
れている基本概念に戻ると、エミュレーションは各各の
回路の回りに構築されたハードウェア支援を有し、これ
らは回路の実行と平行して分析を行う一方で上記支援動
作を回路内部で実行できるように構築されている。エミ
ュレーションにより回路は、エミュレータ計算機１１０
１が回路を監視し、それらを始動および停止させるよう
に実時間の最高速度で運転できる。使用者は対象システ
ムの環境でソフトウェアの定義および開発を行う。別の
やり方では、エミュレーションで回路基板１０４３から
入力を読み込みあたかも装置１１が存在しないかのよう
な出力を発生させるが、この目的は適切なソフトウェア
および動作信号を決定するためである。最終的に、装置
１１にエミュレーション作業の結果えられた適切なソフ
トウェアが組み込まれると、装置１１は回路基板１０４
３の残り部分と互換性のある様に動作する。ここに開示
する改良されたシステムでは、装置１１は実際に基板上
に直列通信機能を備えて登載されており、装置１１の全
ての動作が装置自身で直接監視できる点に特徴がある。
装置１１が非常に高速度の場合は、装置自身がそのエミ
ュレーションを補佐する。
ュレーションを補佐する。
従来の方法では、ケーブルの終端はビン・プラグとなっ
ていて、これはエミュレートされる装置が登載されてい
る基板上に用意されたソケットと適合するようになって
いた。ソケットは雑音を生じ易い。ソケットは表面実装
装置のエミュレーションを行う場合には、基板のスペー
スが限られているので実際的ではない。都合のいいこと
に、装置１１は回路基板１０４３上にハンダ付けされて
いて、エミュレーションは装置自体で調整されている。
ていて、これはエミュレートされる装置が登載されてい
る基板上に用意されたソケットと適合するようになって
いた。ソケットは雑音を生じ易い。ソケットは表面実装
装置のエミュレーションを行う場合には、基板のスペー
スが限られているので実際的ではない。都合のいいこと
に、装置１１は回路基板１０４３上にハンダ付けされて
いて、エミュレーションは装置自体で調整されている。
走査インタフェース１１５０で使用されている数本のビ
ンにより、従来必要であった対宋装置のコネクタと同数
のビンを用意する必要がなくなり、ケーブルの信頼性、
伝送の影響およびタイミングの違い等に関係する問題も
無くなった。この様にして改良システムに於いては回路
基板１０４３は論理分析器およびオシロスコープで検査
できるので、重たいケーブルから物理的または電磁的イ
ンタフェースを介して検査する必要がない。
ンにより、従来必要であった対宋装置のコネクタと同数
のビンを用意する必要がなくなり、ケーブルの信頼性、
伝送の影響およびタイミングの違い等に関係する問題も
無くなった。この様にして改良システムに於いては回路
基板１０４３は論理分析器およびオシロスコープで検査
できるので、重たいケーブルから物理的または電磁的イ
ンタフェースを介して検査する必要がない。
さらに装置１１のクロックが２０メガヘルツを越える場
合は非常に高速のため、従来のエミュレーション技法で
はエミュレーションを行うことが不可能である。
合は非常に高速のため、従来のエミュレーション技法で
はエミュレーションを行うことが不可能である。
シミュレーションというａ葉はここでは対象回路基板１
０４３を表現するソフトウェアを作るという意味で使わ
れており、回路基板の全てを第１図のシミュレータ１１
３仕で（または計算機１１０１でシミュレーショタプロ
グラムを走らせて）模擬しながら開発出来るようにする
ためである。
０４３を表現するソフトウェアを作るという意味で使わ
れており、回路基板の全てを第１図のシミュレータ１１
３仕で（または計算機１１０１でシミュレーショタプロ
グラムを走らせて）模擬しながら開発出来るようにする
ためである。
シミュレーションの別の特徴はね装置１１は使用できる
が対象回路基板１０４３の残−りの回路部分が完全でな
いような場合に、シミュレータは完成された基板で予定
されている動作を、装置１１がら計算機１１０１への直
列走査アップロードまたはダウンロードを行い、次に計
算機１１０１から装置１１への直列走査ダウンロードま
たはアップロードを行って模擬し、回路基板１０４３の
抜けている回路の代わりを勤める。この場合シミュレー
ションは、装置１１自体をここに述べる改良に従ってｍ
高速度で運転させることにより加速できる。たとえ計算
ａ１１０１が装置１１よりも遅い速度で運転されていた
としても、装置１１がらのアクセスがあまり頻繁でない
周辺機器のシミュレーションはａ効である。
が対象回路基板１０４３の残−りの回路部分が完全でな
いような場合に、シミュレータは完成された基板で予定
されている動作を、装置１１がら計算機１１０１への直
列走査アップロードまたはダウンロードを行い、次に計
算機１１０１から装置１１への直列走査ダウンロードま
たはアップロードを行って模擬し、回路基板１０４３の
抜けている回路の代わりを勤める。この場合シミュレー
ションは、装置１１自体をここに述べる改良に従ってｍ
高速度で運転させることにより加速できる。たとえ計算
ａ１１０１が装置１１よりも遅い速度で運転されていた
としても、装置１１がらのアクセスがあまり頻繁でない
周辺機器のシミュレーションはａ効である。
試験と言う語はここでは、四つの異なる領域で使用され
ている。第１の領域は装置試験であって、装置の製造者
が出荷前に行う装置１１自体の試験である。
ている。第１の領域は装置試験であって、装置の製造者
が出荷前に行う装置１１自体の試験である。
試験の第２領域は、装置確認であり、全ての項目に付い
て装置の全機能の確認である。
て装置の全機能の確認である。
試験の第３領域は、装置の特性付けである。特性付けで
は実際に製造された装置が動作するそのままのタイミン
グを決定するｗ業である。
は実際に製造された装置が動作するそのままのタイミン
グを決定するｗ業である。
試験の第４領域は使用者試験である。使用者試験に於い
ては、全回路基板が試験され、装置１１の機能が回路基
板１０４３全体との係わりの中で試験される。
ては、全回路基板が試験され、装置１１の機能が回路基
板１０４３全体との係わりの中で試験される。
第４図および第５図に戻って、各々のＭ Ｐ Ｓ Ｄモ
ジュールはふたつの走査経路をａしている。走査経路の
内の一つは、ＭＰＳＤデータ路と称し、これは通常ビー
ズ玉の様にモジュール内に直列接続された多数のシフト
レジスクラッチ（Ｓ）（またはＳＲＬ）を有する。第二
の走査経路はＭＰＳＤ制御路と称し、これはより少ない
シフトレジスタラッチで構成されていて、どのＭＰＳＤ
データ路が走査されるべきかの選択を行う。
ジュールはふたつの走査経路をａしている。走査経路の
内の一つは、ＭＰＳＤデータ路と称し、これは通常ビー
ズ玉の様にモジュール内に直列接続された多数のシフト
レジスクラッチ（Ｓ）（またはＳＲＬ）を有する。第二
の走査経路はＭＰＳＤ制御路と称し、これはより少ない
シフトレジスタラッチで構成されていて、どのＭＰＳＤ
データ路が走査されるべきかの選択を行う。
第６図および第８図に於いて、改良されたエミュレーシ
ョン方法では、装置１１がいくつかの大きな領域に分割
１１能であって、必要に応じて各々の領域が異なるクロ
ックで動作するものと考えている。これらの大きな領域
はクロック領域またはたんに「領域」と呼ばれている。
ョン方法では、装置１１がいくつかの大きな領域に分割
１１能であって、必要に応じて各々の領域が異なるクロ
ックで動作するものと考えている。これらの大きな領域
はクロック領域またはたんに「領域」と呼ばれている。
例えば装置１１の様なりＳＰ装置内の領域は、好適にＣ
ＰＵ中央領域、２憶装置および周辺機器（システム）領
域、それに分析領域とである。別のチップに対しては、
領域はとりあえずは場合によっては異なるクロックで動
作される、チップ上の部分として一律に定義できる。し
かしながらチップ設計、エミュレーションおよび試験の
モジュラ−性の点からみると、モジュールは通常は一つ
の領域よりはもっと小さなｑｔ位であるべきである。こ
うすることにより別のチップの設計を、モジュールをま
るで組立ブロックのように使用して柔軟に行うことが出
来、モジュール内のデータ走査データに必要な時間を削
減できる。（この時間はモジュールの大きさの非線形べ
き指数関数である） 従って、各々の領域は通常−つ以上のモジュールで構成
されると考えている。第６図において、エミュレーショ
ンアダプタ１２０３は、領域毎に異なるクロックを供給
したり、走査インタフェースと特定領域との間のビット
毎の送信を監督する。
ＰＵ中央領域、２憶装置および周辺機器（システム）領
域、それに分析領域とである。別のチップに対しては、
領域はとりあえずは場合によっては異なるクロックで動
作される、チップ上の部分として一律に定義できる。し
かしながらチップ設計、エミュレーションおよび試験の
モジュラ−性の点からみると、モジュールは通常は一つ
の領域よりはもっと小さなｑｔ位であるべきである。こ
うすることにより別のチップの設計を、モジュールをま
るで組立ブロックのように使用して柔軟に行うことが出
来、モジュール内のデータ走査データに必要な時間を削
減できる。（この時間はモジュールの大きさの非線形べ
き指数関数である） 従って、各々の領域は通常−つ以上のモジュールで構成
されると考えている。第６図において、エミュレーショ
ンアダプタ１２０３は、領域毎に異なるクロックを供給
したり、走査インタフェースと特定領域との間のビット
毎の送信を監督する。
さらにアダプタ１２０３は異なるＭＰＳＤＩＩ御信号を
異なる領域の制御路に送り出す。
異なる領域の制御路に送り出す。
第８図にはチップ登載エミュレーションブロックがさら
に示されていて、ここでＪＴＡＧ制御はＭＰＳＤ（モジ
ュラ−パート走査設計）によるエミュレーションで囲ま
れている。
に示されていて、ここでＪＴＡＧ制御はＭＰＳＤ（モジ
ュラ−パート走査設計）によるエミュレーションで囲ま
れている。
第７図に示されているＪＴＡＧ制御は第８図のＪＴＡＧ
＠１１１ブａツク１２０１として示されている。ＭＰＳ
Ｄによるエミュレーション制御はブロック１２０３とし
て提供されている。試験制御ブロック１２０５はＪＴＡ
ＧをＭＰＳＤに結合する。
＠１１１ブａツク１２０１として示されている。ＭＰＳ
Ｄによるエミュレーション制御はブロック１２０３とし
て提供されている。試験制御ブロック１２０５はＪＴＡ
ＧをＭＰＳＤに結合する。
直列走査線１２０７は直列ビット信号列を境界走査領域
１２１１の一つまたは複数の選ばれた領域に送り込むが
、この境界走査領域は第７図のＢＳＲ１１６１で構成さ
れね装置１１のビン境界の走査を行う。第８図の領域、
ＣＰＵコア領域１２１３、システム領域１２１５および
分析領域１２１７は第７図に示されており、第４図のシ
フトレジスクラッチを通してチップの種々の部分全てと
のインタフェースとなる。
１２１１の一つまたは複数の選ばれた領域に送り込むが
、この境界走査領域は第７図のＢＳＲ１１６１で構成さ
れね装置１１のビン境界の走査を行う。第８図の領域、
ＣＰＵコア領域１２１３、システム領域１２１５および
分析領域１２１７は第７図に示されており、第４図のシ
フトレジスクラッチを通してチップの種々の部分全てと
のインタフェースとなる。
第９図は装置１１の領域のさらに詳細な俯瞼図である。
ＣＰＵコア領域１２１３は第１Ａ図および第１８図に参
考として示す回路で構成されている。分析回路はここに
さらに詳しく記述されているようにＣＰＵコアに接続さ
れている。分析回路は制御による停止を検出するための
ハードウェア区切り点検出器の様な状態検出器と、実時
間自動記録を保存するための自動記録保存回路で構成さ
れている。分析回路は直列走査でアクセス可能であり、
分析領域１２１７として表示されている。
考として示す回路で構成されている。分析回路はここに
さらに詳しく記述されているようにＣＰＵコアに接続さ
れている。分析回路は制御による停止を検出するための
ハードウェア区切り点検出器の様な状態検出器と、実時
間自動記録を保存するための自動記録保存回路で構成さ
れている。分析回路は直列走査でアクセス可能であり、
分析領域１２１７として表示されている。
記憶装置と直列および並列ボートを含む全ての周辺機器
はシステム領域１２１５と称されている。
はシステム領域１２１５と称されている。
記述の統一を計るためにＪＴＡＧ１ｉ１ａ１２０１はク
ロック領域と見なされており、この中で試験クロックＪ
ＣＬＫが活性化される。エミュレーション制御回路１２
０３が第９図の残りの領域である。
ロック領域と見なされており、この中で試験クロックＪ
ＣＬＫが活性化される。エミュレーション制御回路１２
０３が第９図の残りの領域である。
特殊メツセージ通過回路１２１６もまたシステムまたは
分析領域に含まれており、主計算機１１０１をＴＩＢＵ
Ｓを第２図の直列伝送線１１０３のインタフェースとす
ることによりあたかも付属処理装置でもあるかのように
して、さらに完全に使用しようとしている。第１０図は
装置１１のチップ上の種々の領域の物理的な構成を示す
。ＪＴＡＧ制御１２０１はビンと共に境界走査レジスタ
１１６１を含む直列境界走査部とのインタフェースとな
っており、これによって装置１１の実際のビンに於ける
全ての論理状態を読みとったりまたは書き込んだりでき
る。ＪＴＡＧ ＴＡＰ制御器１１５１およびＪＴＡＧ
指令レジスタＩＲ１１５３は共にチップ上に登載されて
いる。試験制御器１２０５およびＭＰＳＤ制御器１２０
３は回路の中に集積されている。ＭＰＳＤｉ；１１８器
１２０３は装置１１のコア１２１３、システム１２１５
および分析１２１７領域との直列インタフェースとなっ
ている。双方向ビンＥＭＵＯおよびＥＭＵＩは四本のＪ
ＴＡＧ＠Ｔ−１２２１に加えて、外部インタフェースを
提供している。ＪＴＡＧ試験可能インタフェース技術と
ＭＰＳＤモジュラ−ボート走査と付加ビンＥＭＵＯおよ
びＥＭＵＩどを組み合わせることで、これらが互いに作
用しあってエミュレーション、ソフトウェア開発および
製造および現地試験を統合する機能が向上する。
分析領域に含まれており、主計算機１１０１をＴＩＢＵ
Ｓを第２図の直列伝送線１１０３のインタフェースとす
ることによりあたかも付属処理装置でもあるかのように
して、さらに完全に使用しようとしている。第１０図は
装置１１のチップ上の種々の領域の物理的な構成を示す
。ＪＴＡＧ制御１２０１はビンと共に境界走査レジスタ
１１６１を含む直列境界走査部とのインタフェースとな
っており、これによって装置１１の実際のビンに於ける
全ての論理状態を読みとったりまたは書き込んだりでき
る。ＪＴＡＧ ＴＡＰ制御器１１５１およびＪＴＡＧ
指令レジスタＩＲ１１５３は共にチップ上に登載されて
いる。試験制御器１２０５およびＭＰＳＤ制御器１２０
３は回路の中に集積されている。ＭＰＳＤｉ；１１８器
１２０３は装置１１のコア１２１３、システム１２１５
および分析１２１７領域との直列インタフェースとなっ
ている。双方向ビンＥＭＵＯおよびＥＭＵＩは四本のＪ
ＴＡＧ＠Ｔ−１２２１に加えて、外部インタフェースを
提供している。ＪＴＡＧ試験可能インタフェース技術と
ＭＰＳＤモジュラ−ボート走査と付加ビンＥＭＵＯおよ
びＥＭＵＩどを組み合わせることで、これらが互いに作
用しあってエミュレーション、ソフトウェア開発および
製造および現地試験を統合する機能が向上する。
医学的にたとえるとこの著しいエミュレーションの特色
の全ての概念を説明し易くなる。装置１１は治療台の上
にいる患者にたとえられ、透析機および電子式心拍表示
器が患者の身体の異なる部位にとりつけられている。患
者の心臓（機能クロックＦＣＬＫ）は血液を患者の胴体
および頭（ＣＰＵコア）に循環させる一方で、透析機（
試験クロックＫＣＬＫ）は患者の足（システム領域内の
周辺機器）の血管を通して患者の心臓とは基本的に独立
して血液を強制循環させている。一つの電子式心拍表示
機が患者の身体の離れた場所にとりつけられている。こ
れらの医学的また生理学的機能は同時に動作し、患者に
対する緊急治療が最短時間で施せるようになっている。
の全ての概念を説明し易くなる。装置１１は治療台の上
にいる患者にたとえられ、透析機および電子式心拍表示
器が患者の身体の異なる部位にとりつけられている。患
者の心臓（機能クロックＦＣＬＫ）は血液を患者の胴体
および頭（ＣＰＵコア）に循環させる一方で、透析機（
試験クロックＫＣＬＫ）は患者の足（システム領域内の
周辺機器）の血管を通して患者の心臓とは基本的に独立
して血液を強制循環させている。一つの電子式心拍表示
機が患者の身体の離れた場所にとりつけられている。こ
れらの医学的また生理学的機能は同時に動作し、患者に
対する緊急治療が最短時間で施せるようになっている。
対応させると、装置１１はそれ自身のシステムクロック
ＦＣＬＫをＨし、装置１１の一部を最高速度で実行させ
る一方、装置１１の別の部分はＪＴＡＧ／ＭＰＳＤで制
御された異なるクロックシステムＪＣＬＫで動作してお
り、次に第三の特色としてＪＴＡＧ制御はＪＴＡＧ境界
走査の制御も行える。さらに各各のチップの部品は命令
に応じてＦＣＬＫまたはＪＣＬＫを選択的に供給され、
ダイナミックな制御を作り出している。この様にして装
置１１の開発要求は、集約された形で可能な限り最短の
時間で満たされることになる。
ＦＣＬＫをＨし、装置１１の一部を最高速度で実行させ
る一方、装置１１の別の部分はＪＴＡＧ／ＭＰＳＤで制
御された異なるクロックシステムＪＣＬＫで動作してお
り、次に第三の特色としてＪＴＡＧ制御はＪＴＡＧ境界
走査の制御も行える。さらに各各のチップの部品は命令
に応じてＦＣＬＫまたはＪＣＬＫを選択的に供給され、
ダイナミックな制御を作り出している。この様にして装
置１１の開発要求は、集約された形で可能な限り最短の
時間で満たされることになる。
第９図および第１０図に於いて、提出された実施例での
開発システムの能力は応用製品の開発支援をその程度に
応じて、能力の範囲を選択して行えるようになっている
。開示された開発支援ハードウェア部品の全てを利用す
れば、チップ上の区切り点および自動記録の分析、およ
び第２図のエミュレーション制御器１１０１と第９図の
装置１１との間の実時間メツセージ通信ＭＳＧＰＡＳＳ
とを同時に含む開発能力を提供できる。第９図のハード
ウェア支援の種々の部分は、価格に敏感な応用製品では
付加したり削除したり出来る。例えば基本システムは基
本ＭＰＳＤ（モジュラ−ボート走査設計）エミュレーシ
ョンを支援するものであるか、または極端な場合はエミ
ュレーション無しで境界走査を使用するかまたは使用し
ない試験機能を支援するものである。
開発システムの能力は応用製品の開発支援をその程度に
応じて、能力の範囲を選択して行えるようになっている
。開示された開発支援ハードウェア部品の全てを利用す
れば、チップ上の区切り点および自動記録の分析、およ
び第２図のエミュレーション制御器１１０１と第９図の
装置１１との間の実時間メツセージ通信ＭＳＧＰＡＳＳ
とを同時に含む開発能力を提供できる。第９図のハード
ウェア支援の種々の部分は、価格に敏感な応用製品では
付加したり削除したり出来る。例えば基本システムは基
本ＭＰＳＤ（モジュラ−ボート走査設計）エミュレーシ
ョンを支援するものであるか、または極端な場合はエミ
ュレーション無しで境界走査を使用するかまたは使用し
ない試験機能を支援するものである。
トータル開発システムは、種々の試験および機能特性と
相互に関係するエミュレーション、シミュレーション、
およびチップ速度測定分野で有利である。提出された実
施例は三つのアーキテクチャを有し、これらは、ａ）機
能アーキテクチャ（例えばＣＰＵ記憶装置およびＩｌｏ
） 、ｂ）ＪＴＡＧおよびＭＰＳＤｔｉＩ列走査を基本
とする試験可能回路で構成された試験アーキテクチャ、
およびＣ）例えばメツセージ通過回路、シミュレーショ
ン特性、および境界走査試験の様なエミュレーション／
支援アーキテクチャである。三つのアーキテクチャは、
都合よくＣＰＵ、記憶装置および１１０機能ウーキテク
チャの複雑さを最少化し、試験に於ける相互協力関係を
最大のものとしている。
相互に関係するエミュレーション、シミュレーション、
およびチップ速度測定分野で有利である。提出された実
施例は三つのアーキテクチャを有し、これらは、ａ）機
能アーキテクチャ（例えばＣＰＵ記憶装置およびＩｌｏ
） 、ｂ）ＪＴＡＧおよびＭＰＳＤｔｉＩ列走査を基本
とする試験可能回路で構成された試験アーキテクチャ、
およびＣ）例えばメツセージ通過回路、シミュレーショ
ン特性、および境界走査試験の様なエミュレーション／
支援アーキテクチャである。三つのアーキテクチャは、
都合よくＣＰＵ、記憶装置および１１０機能ウーキテク
チャの複雑さを最少化し、試験に於ける相互協力関係を
最大のものとしている。
第８図および第９図に示す支援アーキテクチャは、装置
１１の製品寿命を通して要求される価格および性能に見
合った手段を提供する。支援性能は、ある種の市場部品
のために作られた製品では削除可能である。この部分化
は第８図の試験制御器１２０５における、装置の試験可
能性には影響を与えない。
１１の製品寿命を通して要求される価格および性能に見
合った手段を提供する。支援性能は、ある種の市場部品
のために作られた製品では削除可能である。この部分化
は第８図の試験制御器１２０５における、装置の試験可
能性には影響を与えない。
この様に、階層化された走査アーキテクチャにより、第
８図に示すＭ Ｐ Ｓ Ｄを用いて走査支援／試験前処
理を組み合わせ、かつ改良することができる。
８図に示すＭ Ｐ Ｓ Ｄを用いて走査支援／試験前処
理を組み合わせ、かつ改良することができる。
第８図のアーキテクチャは、境界走査１２１１、ＣＰＵ
コア１２１３、分析１２１７および記憶装置と周辺機器
１２１５に対する統一インタフェースを提供し、これに
よって使用されるブロック１２１５−１２１７を選ぶこ
とにより、性能の選択が出来る。
コア１２１３、分析１２１７および記憶装置と周辺機器
１２１５に対する統一インタフェースを提供し、これに
よって使用されるブロック１２１５−１２１７を選ぶこ
とにより、性能の選択が出来る。
表■はＣＰＵおよびシステム領域に付加ハードウェアブ
ロックが追加された際に作られる性能水準を記述したも
のである。
ロックが追加された際に作られる性能水準を記述したも
のである。
表■
ｊＴＡｃ ＴＰｓＴ 開孔分析 メツセージ制御制陣
制陣 周辺機器 ＭＰＳＩ功み ｗｅｔ験及びエミュレーション ＭＰＳＤ試験、分析、及び
×エミュレーション ＪＴＡ暎置試験 ｘｘ ＪＴＡＧエミュレーション同時性 ＸＸＸ分析、メ
ツセージ通過 第９図に於いて、繰り返し述べると、支援アーキテクチ
ャは装置１１を以下の五つの異なるクロック領域に分け
られ、制御領域データ伝送を走査・クロック（ＪＣＬＫ
）で、また応用プログラム実行を機能クロック（ＦＣＬ
Ｋ）で行う。
制陣 周辺機器 ＭＰＳＩ功み ｗｅｔ験及びエミュレーション ＭＰＳＤ試験、分析、及び
×エミュレーション ＪＴＡ暎置試験 ｘｘ ＪＴＡＧエミュレーション同時性 ＸＸＸ分析、メ
ツセージ通過 第９図に於いて、繰り返し述べると、支援アーキテクチ
ャは装置１１を以下の五つの異なるクロック領域に分け
られ、制御領域データ伝送を走査・クロック（ＪＣＬＫ
）で、また応用プログラム実行を機能クロック（ＦＣＬ
Ｋ）で行う。
１） ＣＰＵコア領域１２１３
２》 分析領域１２１７
３） 周辺機器、記憶装置、インタフェースａ器、およ
びバス（システム領域）１２１５ ４）エミュレーション制御領域１２０３５） ＪＴＡ
Ｇボートおよび境界走査領域１２０ −ふたつのデータ
路構成があって、ひとつはＭＰＳＤ川、そしてもうひと
つはＪＴＡＧ川である。
びバス（システム領域）１２１５ ４）エミュレーション制御領域１２０３５） ＪＴＡ
Ｇボートおよび境界走査領域１２０ −ふたつのデータ
路構成があって、ひとつはＭＰＳＤ川、そしてもうひと
つはＪＴＡＧ川である。
第７図のＪＴＡＧデータ路に於いて、データは装
′置１１で走査されＪＴＡＧ指令レジスター１５３で選
択された内部走査経路を通過する。各々のデータ路に固
６のＪＴＡＧ演算コードが用意されていて、内部走査デ
ータの人力およびアクセスを可能としている。
′置１１で走査されＪＴＡＧ指令レジスター１５３で選
択された内部走査経路を通過する。各々のデータ路に固
６のＪＴＡＧ演算コードが用意されていて、内部走査デ
ータの人力およびアクセスを可能としている。
支援アーキテクチャではそられの動作を支援するために
、ふたつの異なるクロックを使用している。ふたつのク
ロックとは、機能クロック（ＦＣＬＫ）と走査クロック
（ＪＣＬＫ）とである。
、ふたつの異なるクロックを使用している。ふたつのク
ロックとは、機能クロック（ＦＣＬＫ）と走査クロック
（ＪＣＬＫ）とである。
エミュレーション環境ではいくつかの領域が、他とは異
なるクロック源を有するように意図しており、一方試験
動作時には通常装Ｗｔ１１は完全に同期して全ての領域
を試験クロックＪＣＬＫに置き換える。第８図および第
９図の領域で、クロックを分離することにより以下のこ
とができる：ｌ） 全ての領域を独立して、エミュレー
ション制御ブロック１２０３経由でＪＣＬＫまたはＦＣ
ＬＫのいずれかに接続できる。
なるクロック源を有するように意図しており、一方試験
動作時には通常装Ｗｔ１１は完全に同期して全ての領域
を試験クロックＪＣＬＫに置き換える。第８図および第
９図の領域で、クロックを分離することにより以下のこ
とができる：ｌ） 全ての領域を独立して、エミュレー
ション制御ブロック１２０３経由でＪＣＬＫまたはＦＣ
ＬＫのいずれかに接続できる。
２） 試験時に試験クロックＪＣＬＫを全ての領域に供
給できる。
給できる。
３）任意の領域を機能クロックＦＣＬＫで動作させその
内容をＪＣＬＫで走査できる。
内容をＪＣＬＫで走査できる。
４）ＣＰＵ領域を機能クロックＦＣＬＫ同等の停止応答
で停止させ、第９図のシステム領域はＦＣＬＫで動作さ
せながらＣＰＵ領域を試験クロックＪＣＬＫで走査でき
る。
で停止させ、第９図のシステム領域はＦＣＬＫで動作さ
せながらＣＰＵ領域を試験クロックＪＣＬＫで走査でき
る。
第８図および第９図のクロック領域およびエミュレーシ
ョン＄４８０器１２０３によって、機能クロックＦＣＬ
Ｋ （分周されたチップクロック）または走査クロック
ＪＣＬＫ（第７図のＴＣＫビン）を独立に選択できる。
ョン＄４８０器１２０３によって、機能クロックＦＣＬ
Ｋ （分周されたチップクロック）または走査クロック
ＪＣＬＫ（第７図のＴＣＫビン）を独立に選択できる。
各々の領域１２１３．１２１５、−１２１７はその他の
領域のクロックは固定（変更しない）したままそれぞれ
個別に選択したクロックを持つことが出来る。渾択過程
は制御を各々の領域で遷移させることにより同期をとる
ことが出来る。この遷移機構は後で述べるが、ｔＰ、６
図、第８図および第９図に示すエミュレーション制御器
１２０３の中に配置されている。
領域のクロックは固定（変更しない）したままそれぞれ
個別に選択したクロックを持つことが出来る。渾択過程
は制御を各々の領域で遷移させることにより同期をとる
ことが出来る。この遷移機構は後で述べるが、ｔＰ、６
図、第８図および第９図に示すエミュレーション制御器
１２０３の中に配置されている。
第１１図は第７図に示すレジスタのそれぞれをさらに図
式化したものであって、ＪＴＡＧ指令レジスタＩＲ１１
５３は端子ＴＤＩとＴＤＯとの間の走査を行うために選
ばれている。ＩＲ１１５３は第７図に示すように、直列
伝送線１１０３経由で第２図の制御カード１１４１から
要求された場合は、別の直列シフトレジスタまたは走査
経路にアクセスする。これらのシフトレジスタとは、バ
イパスレジスタ１１６７、境界走査レジスタ１１６１、
第９図のメツセージ周辺機器１２１６、エミュレーショ
ン制御レジスタ１２５１および種々の領域ならびにそれ
らの領域内のモジュールの中にある一対のＭＰＳＤ走査
経路１２５２である。
式化したものであって、ＪＴＡＧ指令レジスタＩＲ１１
５３は端子ＴＤＩとＴＤＯとの間の走査を行うために選
ばれている。ＩＲ１１５３は第７図に示すように、直列
伝送線１１０３経由で第２図の制御カード１１４１から
要求された場合は、別の直列シフトレジスタまたは走査
経路にアクセスする。これらのシフトレジスタとは、バ
イパスレジスタ１１６７、境界走査レジスタ１１６１、
第９図のメツセージ周辺機器１２１６、エミュレーショ
ン制御レジスタ１２５１および種々の領域ならびにそれ
らの領域内のモジュールの中にある一対のＭＰＳＤ走査
経路１２５２である。
第１２図に於いて、第１１図からの走査線１２５３はＳ
ＣＩＮと名付けられており、この線は二つの走査経路に
選択的に接続されておりここでは三本の経路１２５２の
各々は内部ＰｖＩ Ｕ Ｘで選択されて、内部走査制御
経路および走査データ経路等に内部で分割されている。
ＣＩＮと名付けられており、この線は二つの走査経路に
選択的に接続されておりここでは三本の経路１２５２の
各々は内部ＰｖＩ Ｕ Ｘで選択されて、内部走査制御
経路および走査データ経路等に内部で分割されている。
外部ＭＵＸの組１２６１．１２６３および１２６５は、
エミュレーション制御器１２０３からのロック信号ＬＯ
ＣＫＳ（システム領域のロック）、ＬＯＣＫＡ （分析
領域のロック）、およびＬＯＣＫＣ（コア領域のロック
）で制御されており、選択された領域がもしあれば、そ
れを走査し実行させる目的で選択された領域をのぞく全
てをバイパスするように制御される。ロックされた領域
はＭＰ Ｓ Ｄコード（以下で訂細に説明する）をＨし
、このコードはその領域がロックされている期間その領
域を凍結するために供給される。どれか一つの領域（例
えば分析領域）が走査される場合は、これに対応するＭ
ＵＸ １２６３１！；１路Ａ Ｓ Ｉ Ｎ （分をＪｉ
走査人；／Ｊチータ）の選択を解除し線路ＡＳＯＵＴ
（分析走査出力）を選択する。こうすることにより、線
路ＳＣＩＮに人力される直列走査ビットは、分析領域に
線路ＡＳＣＩＮから入り分析領域から線路ＡＳＣＯＵＴ
経由で出て行き、残りふたつの領域はバイパスする。残
りふたつの領域も同様に選択される。走査出力は第１２
図下部の線路ＳＣＯＵＴを通って出ていく。
エミュレーション制御器１２０３からのロック信号ＬＯ
ＣＫＳ（システム領域のロック）、ＬＯＣＫＡ （分析
領域のロック）、およびＬＯＣＫＣ（コア領域のロック
）で制御されており、選択された領域がもしあれば、そ
れを走査し実行させる目的で選択された領域をのぞく全
てをバイパスするように制御される。ロックされた領域
はＭＰ Ｓ Ｄコード（以下で訂細に説明する）をＨし
、このコードはその領域がロックされている期間その領
域を凍結するために供給される。どれか一つの領域（例
えば分析領域）が走査される場合は、これに対応するＭ
ＵＸ １２６３１！；１路Ａ Ｓ Ｉ Ｎ （分をＪｉ
走査人；／Ｊチータ）の選択を解除し線路ＡＳＯＵＴ
（分析走査出力）を選択する。こうすることにより、線
路ＳＣＩＮに人力される直列走査ビットは、分析領域に
線路ＡＳＣＩＮから入り分析領域から線路ＡＳＣＯＵＴ
経由で出て行き、残りふたつの領域はバイパスする。残
りふたつの領域も同様に選択される。走査出力は第１２
図下部の線路ＳＣＯＵＴを通って出ていく。
各々の領域に対して、第１３図に示すようにＭＰＳＤ命
令コードピットＣＯ，ＣＩおよびＣＸが、制御アダプタ
１２０３から入力される。これらのＭ Ｐ Ｓ Ｄ命令
コードピットＣｏ、ＣＩおよびＣＸは、直列信号ではな
く並列信号であって、各々の領域に対して第１２図およ
び第１３図に示す線路ＳＣＩＮに入力される走査制御信
号および走査データ信号とは異なる。特に指定された領
域内の特定モジュールに於ける動作は、走査制御ビット
で決定され、これは線路ＳＣＩＮ上にある指定領域の芋
づる式に接続されたモジュールを通過する、特定コード
Ｃ１，Ｃｏ−０１は、領域内の各々のモジュールが線路
ＳＣＩＮの走査ビットを走査制御ビットＳＲＬに受信す
るように内部選択状態を設定する。
令コードピットＣＯ，ＣＩおよびＣＸが、制御アダプタ
１２０３から入力される。これらのＭ Ｐ Ｓ Ｄ命令
コードピットＣｏ、ＣＩおよびＣＸは、直列信号ではな
く並列信号であって、各々の領域に対して第１２図およ
び第１３図に示す線路ＳＣＩＮに入力される走査制御信
号および走査データ信号とは異なる。特に指定された領
域内の特定モジュールに於ける動作は、走査制御ビット
で決定され、これは線路ＳＣＩＮ上にある指定領域の芋
づる式に接続されたモジュールを通過する、特定コード
Ｃ１，Ｃｏ−０１は、領域内の各々のモジュールが線路
ＳＣＩＮの走査ビットを走査制御ビットＳＲＬに受信す
るように内部選択状態を設定する。
Ｃ１は走査されないときは１、走査されるときは０であ
る。ＣＯおよびＣｘのおおもとは、エミュレーション制
御ブロックアダプタ１２０３レジスタ１２５１である。
る。ＣＯおよびＣｘのおおもとは、エミュレーション制
御ブロックアダプタ１２０３レジスタ１２５１である。
主計算機が走査作動可能状態を、回路基板１０４３上の
指定の装置の全てのロックされていない領域について検
出すると、Ｃ１およびＣＯは第７Ａ図に示す走査データ
状ｆｉＪＳＤＡＴにある時には、Ｃ１およびＣＯがとも
に０ （ＣＩ、Ｃｏ−００）となるように変更され、内
部選択状態を選ばれた領域の各々のモジュール内で線路
ＳＣＩＮの走査ビットを走査データビットＳＲＬに受信
するように設定する。ＣＩ、 ＣＯ−０１の時は、内
部選択状態は先に述べたように、ＳＣＩＮ走査ビットを
走査制御ＳＲＬに受信するように設定される。命令コー
ド線ＣＩ、ＣＯ，ＣＸ１走査入力ＳＣＩＮおよび走査出
力ＳＣＯＵＴ線、およびクロツク線は第１３図に示され
ている。
指定の装置の全てのロックされていない領域について検
出すると、Ｃ１およびＣＯは第７Ａ図に示す走査データ
状ｆｉＪＳＤＡＴにある時には、Ｃ１およびＣＯがとも
に０ （ＣＩ、Ｃｏ−００）となるように変更され、内
部選択状態を選ばれた領域の各々のモジュール内で線路
ＳＣＩＮの走査ビットを走査データビットＳＲＬに受信
するように設定する。ＣＩ、 ＣＯ−０１の時は、内
部選択状態は先に述べたように、ＳＣＩＮ走査ビットを
走査制御ＳＲＬに受信するように設定される。命令コー
ド線ＣＩ、ＣＯ，ＣＸ１走査入力ＳＣＩＮおよび走査出
力ＳＣＯＵＴ線、およびクロツク線は第１３図に示され
ている。
走査制御ビットは線ＳＣＩＮ上で走査され選ばれた領域
内の一つまたは複数のモジュールの制御または選択を行
う。走査データビットもまた線ＳＣＩＮ上にあって、選
ばれた領域の選択された一つまたは複数のモジュール内
で走査される。したがって、システムはＭＰＳＤ走査デ
ータおよび走査制御ビットの個別のアクセスをシステム
領域１２１５、分析領域１２１７およびＣＰＵコア領域
１２１３に対しておこなえる。
内の一つまたは複数のモジュールの制御または選択を行
う。走査データビットもまた線ＳＣＩＮ上にあって、選
ばれた領域の選択された一つまたは複数のモジュール内
で走査される。したがって、システムはＭＰＳＤ走査デ
ータおよび走査制御ビットの個別のアクセスをシステム
領域１２１５、分析領域１２１７およびＣＰＵコア領域
１２１３に対しておこなえる。
第１３図に示す領域入力には同一名称がつけられている
が、これらは相互接続はされていない。
が、これらは相互接続はされていない。
接頭字Ｓ、 ＡおよびＣがアダプタ１２０３から各各の
領域に行く出力名称に付加されている。例えばＡＣＩは
アダプタ１２０３からＡ（分析）領域への０１出力であ
る。
領域に行く出力名称に付加されている。例えばＡＣＩは
アダプタ１２０３からＡ（分析）領域への０１出力であ
る。
アダプタ１２０３制＆ＩＩｌに於いてクロック切り替え
回１１（第１６図に示される１４１１．１４１３゜１４
１５）には、ＦＣＬにおよびＪＣＬＫが個別に供給され
ており、それぞれの領域に対して使用者の要求に従って
、個別にまたは一括してクロックを供給する。第１３図
にはまた、クロック線ＳＣＬＫ、ＡＣＬにおよびＣＣＬ
Ｋが示されており、これらはそれぞれシステム領域１２
１５、分析領域１２１７およびＣＰＵ領域１２１３のク
ロック入力ＤＣＬＫに接続されている。接頭字Ｓ、Ａお
よびＣが第１３図のアダプタ１２０３のそれぞれのシス
テム。分析およびＣＰＵポートでの同一線路に付けられ
ている。
回１１（第１６図に示される１４１１．１４１３゜１４
１５）には、ＦＣＬにおよびＪＣＬＫが個別に供給され
ており、それぞれの領域に対して使用者の要求に従って
、個別にまたは一括してクロックを供給する。第１３図
にはまた、クロック線ＳＣＬＫ、ＡＣＬにおよびＣＣＬ
Ｋが示されており、これらはそれぞれシステム領域１２
１５、分析領域１２１７およびＣＰＵ領域１２１３のク
ロック入力ＤＣＬＫに接続されている。接頭字Ｓ、Ａお
よびＣが第１３図のアダプタ１２０３のそれぞれのシス
テム。分析およびＣＰＵポートでの同一線路に付けられ
ている。
ＭＰＳＤコードを表■に示す。
表■
ＣＩ ＣＯＣＸ ＳＣＩＮ ＳＣＯすＴ Ｂ考１
１ １ Ｘ １ 機能実行、エミュレーション
論理保持リセット（ｓｔ ｒａｐ） （７）１１ＵＸＩ
走査入力済命令実行：エミュレーション実行装
置運転中（６） １ １ ０ Ｘ １．０ エミュレーション実行、
１からＯへの遷移で装置停止 １０１Ｘ １ 停止命令供給、装置は運転継
続（５）１ ０ １ Ｘｌ、０ 停止命令供
給、装置は１から０への遷移で停止（５） １００ＸＤ０ 走査一時停止り、 （４）（直
列データ転送−時停１［−） ０ １ Ｘ ＤＩ 面 制御経路デ
ータ走査 （２，３）０ ０ Ｘ ＤＩ
Ｄｏ データ経路データ走査 （０、！）各々
のモジュールには異なる二本のＭＰＳＤ走査経路（第４
図および第５図には簡単のために両方の経路を−木の蛇
状の線で示している）があるので、ＣＩ、Ｃｏコードは
あたかも選択コードの様に働く。ＣＩ、Ｃｏ−０１は制
御経路を選択し、このとき制御ビットがＩｉＳＣＩＮ上
で走査させ制御情報がＳＣＯＵＴに走査出力される。Ｃ
Ｉ、ＣＯ−００はデータ経路を選択し、このときデータ
ビットが線ＳＣＩＮ（第１２図）上で走査され、装置１
１で生成されたデータがＳＣＯＵＴに走査出力される。
１ １ Ｘ １ 機能実行、エミュレーション
論理保持リセット（ｓｔ ｒａｐ） （７）１１ＵＸＩ
走査入力済命令実行：エミュレーション実行装
置運転中（６） １ １ ０ Ｘ １．０ エミュレーション実行、
１からＯへの遷移で装置停止 １０１Ｘ １ 停止命令供給、装置は運転継
続（５）１ ０ １ Ｘｌ、０ 停止命令供
給、装置は１から０への遷移で停止（５） １００ＸＤ０ 走査一時停止り、 （４）（直
列データ転送−時停１［−） ０ １ Ｘ ＤＩ 面 制御経路デ
ータ走査 （２，３）０ ０ Ｘ ＤＩ
Ｄｏ データ経路データ走査 （０、！）各々
のモジュールには異なる二本のＭＰＳＤ走査経路（第４
図および第５図には簡単のために両方の経路を−木の蛇
状の線で示している）があるので、ＣＩ、Ｃｏコードは
あたかも選択コードの様に働く。ＣＩ、Ｃｏ−０１は制
御経路を選択し、このとき制御ビットがＩｉＳＣＩＮ上
で走査させ制御情報がＳＣＯＵＴに走査出力される。Ｃ
Ｉ、ＣＯ−００はデータ経路を選択し、このときデータ
ビットが線ＳＣＩＮ（第１２図）上で走査され、装置１
１で生成されたデータがＳＣＯＵＴに走査出力される。
ＣＩ−ｌ （命令コードＣ１が能動）の時、制御線ＣＸ
は利川可能で、上記表に記載されたように全ての領域に
対してさらに別のコードを定義する。
は利川可能で、上記表に記載されたように全ての領域に
対してさらに別のコードを定義する。
走査出力線ＳＣＯＵＴは二重の機能を有する。
第１番目の機能では、ＳＣＯＵＴはハンドシェークまた
は割り込み処理を行い、命令人カフ、６゜および５に応
答して装置が運転性か停止り中かの表示を行う。第２番
目の機能では、これは表の最後のふたつのコードに含ま
れる直列データを走査出力する線として働く。シフト命
令（０，１，２゜３）から実行命令（５，６，７）また
は実行からシフトへの移行は、好適に一時中止４から停
止５または停止から一時中止の手順を含む。これは必須
ではないが、装置１１の動作を整然と行わしめる場合に
、このような移行を行う内部バスや状態機械でよく使う
手法である。
は割り込み処理を行い、命令人カフ、６゜および５に応
答して装置が運転性か停止り中かの表示を行う。第２番
目の機能では、これは表の最後のふたつのコードに含ま
れる直列データを走査出力する線として働く。シフト命
令（０，１，２゜３）から実行命令（５，６，７）また
は実行からシフトへの移行は、好適に一時中止４から停
止５または停止から一時中止の手順を含む。これは必須
ではないが、装置１１の動作を整然と行わしめる場合に
、このような移行を行う内部バスや状態機械でよく使う
手法である。
興味深いのは一時停止コード１００が電気的に、表の中
でそれより上位の命令コード（ここでは実行コードと呼
ぶ）と、それより下位の走査命令コード（ここでは走査
コードと呼ぶ）との境界部分にある点である。
でそれより上位の命令コード（ここでは実行コードと呼
ぶ）と、それより下位の走査命令コード（ここでは走査
コードと呼ぶ）との境界部分にある点である。
第１４図において、アダプタまたはエミュレーション制
御ブロック１２０３は、それぞれＣＰｏｌ分析、および
システム領域１２３．１２１５および１２１７に送られ
るクロック信号を独立して管理する。ブロック１２０〜
３はまた、三つの命令コード（ＣＯ、ＣＩ、ＣＸ）の組
の順を供給し、エミュレーションおよびシミュレーショ
ン機能を生成する。各々の領域はモジュールを有し、こ
れらは例えばシステム領域１２１５では１３０１．１お
よび１３０１、ｎ、ＣＰＵ領域１２１３では１３０３．
１および１３０５．１．そして分析領域１２１７では１
３０５．１および１３０５．１である。各々のモジュー
ルには試験ポートが関連づけられておりこれは、特許出
願Ｓ、Ｎ、０５フ。
御ブロック１２０３は、それぞれＣＰｏｌ分析、および
システム領域１２３．１２１５および１２１７に送られ
るクロック信号を独立して管理する。ブロック１２０〜
３はまた、三つの命令コード（ＣＯ、ＣＩ、ＣＸ）の組
の順を供給し、エミュレーションおよびシミュレーショ
ン機能を生成する。各々の領域はモジュールを有し、こ
れらは例えばシステム領域１２１５では１３０１．１お
よび１３０１、ｎ、ＣＰＵ領域１２１３では１３０３．
１および１３０５．１．そして分析領域１２１７では１
３０５．１および１３０５．１である。各々のモジュー
ルには試験ポートが関連づけられておりこれは、特許出
願Ｓ、Ｎ、０５フ。
０７８号１９８７年６月２日受理に記載されている。
各々の試験ボートにはモード条件停止論理回路１３０９
Ｓ、１３０９Ｃおよび１３０９Ａがそれぞれの領域に接
続されている。モードはモードレジスタ１３１１で確立
され、このモードレジスタは第１１図および第１４図で
走査可能であって、停止の種類および領域が必要とする
その他のモード特性を確立する。モード条件停止論理回
路１３０９Ｓ、１３０９Ｃおよび１３０９Ａにはそれぞ
れＭＰＳＤ復号器１３１３Ｓ、１３１３Ｃおよび１３１
３Ａから信号を供給されており、これは停止モード状態
論理回路にたいして多重線出力を有する。
Ｓ、１３０９Ｃおよび１３０９Ａがそれぞれの領域に接
続されている。モードはモードレジスタ１３１１で確立
され、このモードレジスタは第１１図および第１４図で
走査可能であって、停止の種類および領域が必要とする
その他のモード特性を確立する。モード条件停止論理回
路１３０９Ｓ、１３０９Ｃおよび１３０９Ａにはそれぞ
れＭＰＳＤ復号器１３１３Ｓ、１３１３Ｃおよび１３１
３Ａから信号を供給されており、これは停止モード状態
論理回路にたいして多重線出力を有する。
走査制御器１１４９は初期状態（試験ベクトル）に於い
て、装置１１のレジスタを走査し試験またはエミュレー
ション手順を設定する。これは全てのロックされている
領域に対して実行され、これは走査を目的として試験ク
ロックＪＣＬＫが供給されることを意味する。全てのデ
ータおよび制御レジスタにロードが終了すると、回路１
１４９はアダプタ１２０３に開始信号を送る。例えばＣ
ＰＵ領域がロックされていないとすると、これは機能ク
ロックＦＣＬＫでの運転を開始される。
て、装置１１のレジスタを走査し試験またはエミュレー
ション手順を設定する。これは全てのロックされている
領域に対して実行され、これは走査を目的として試験ク
ロックＪＣＬＫが供給されることを意味する。全てのデ
ータおよび制御レジスタにロードが終了すると、回路１
１４９はアダプタ１２０３に開始信号を送る。例えばＣ
ＰＵ領域がロックされていないとすると、これは機能ク
ロックＦＣＬＫでの運転を開始される。
次に停止の場合は、分析領域１２１７が走査プログラム
■１能となって、あらかじめ定められた条件に従ってＣ
ＰＵ領域を停止に導く。あらかじめ定められた条件が発
生すると、ＡＮＡＳＴＰ信号（分析停止）がＣＰＵ領域
１２１３に送られ、モードレジスタ１１３１およびモー
ド状態停止回路１３０９Ｃで生成される停止モードに従
ってＣＰＵ領域を停止させる。ＤＯＮＥ回路１３６３は
停＋Ｉ−の完了を検出すると、ＣＰＵをロックするため
にアダプタ（エミュレーションモード制御器）１２０３
に信号を送り返し、例えばこれを機能クロックＦＣＬＫ
の代わりに試験クロックＪＣＬＫに切り替える。ＤＯＮ
Ｅ信号はＣＰＵパイプライン中の全ての指令が実行され
、全ての継続中の記憶装置へのアクセス周期が完了した
時に発生される。
■１能となって、あらかじめ定められた条件に従ってＣ
ＰＵ領域を停止に導く。あらかじめ定められた条件が発
生すると、ＡＮＡＳＴＰ信号（分析停止）がＣＰＵ領域
１２１３に送られ、モードレジスタ１１３１およびモー
ド状態停止回路１３０９Ｃで生成される停止モードに従
ってＣＰＵ領域を停止させる。ＤＯＮＥ回路１３６３は
停＋Ｉ−の完了を検出すると、ＣＰＵをロックするため
にアダプタ（エミュレーションモード制御器）１２０３
に信号を送り返し、例えばこれを機能クロックＦＣＬＫ
の代わりに試験クロックＪＣＬＫに切り替える。ＤＯＮ
Ｅ信号はＣＰＵパイプライン中の全ての指令が実行され
、全ての継続中の記憶装置へのアクセス周期が完了した
時に発生される。
ＤＩＮＥの別の定義ももちろん使用できるしモードで選
択できるようにしても良い。次に試験クロックＪＣＬＫ
を使用することにより、領域内の重要なレジスタが走査
されて、第２図に示す主計算機１１０１が記録保持、表
示および検討を行う。
択できるようにしても良い。次に試験クロックＪＣＬＫ
を使用することにより、領域内の重要なレジスタが走査
されて、第２図に示す主計算機１１０１が記録保持、表
示および検討を行う。
第１５図はさらに評細な処理手順例を示し、ＩＲ１１５
３を有する走査制御器１１４９、ＥＲＣ（エミュレーシ
ョン制御レジスタ）１２５１を有するアダプタ１２０３
、および主計算機１１０１が共同で回路内命令手順の入
力および実行を行う。
３を有する走査制御器１１４９、ＥＲＣ（エミュレーシ
ョン制御レジスタ）１２５１を有するアダプタ１２０３
、および主計算機１１０１が共同で回路内命令手順の入
力および実行を行う。
第１５図の操作はステップ１３２１から開始され、ここ
で第７図の操作制御器１１４９内の第７Ａ図に於けるリ
セットＳＴＲＡＰ状態から始まる。
で第７図の操作制御器１１４９内の第７Ａ図に於けるリ
セットＳＴＲＡＰ状態から始まる。
第７図のＴＡＰ制御器１１５１の出力ＪＳＴＲＡＰは能
動状態となり、ステップ１３２２で第１１図および第１
６図のＥＣＲ１２５１内のふたつのＪＭＯＤＥビットを
設定する。アダプタ１２０３は機能１１１命令コードを
詰め込みステップ１３２３で領域クロックを設定する。
動状態となり、ステップ１３２２で第１１図および第１
６図のＥＣＲ１２５１内のふたつのＪＭＯＤＥビットを
設定する。アダプタ１２０３は機能１１１命令コードを
詰め込みステップ１３２３で領域クロックを設定する。
次にステップ１３２４で主計算８１１１１０１はＴＭＳ
信号を操作制御器１１４９に送り、第７Ａ図に示すＴＡ
Ｐ＄ｌＪ８器をＦＩＲ操作選択」状態とし、次にＥＣＲ
選択をＩ Ｒ１１５３内部で走査する。
信号を操作制御器１１４９に送り、第７Ａ図に示すＴＡ
Ｐ＄ｌＪ８器をＦＩＲ操作選択」状態とし、次にＥＣＲ
選択をＩ Ｒ１１５３内部で走査する。
さらにステップ１３２４で主計算機はさらにＴＭＳ信号
をＴＡＰ＠御器に送り、これをｒＤＲ走査選択」状態に
到達させる。これは走査制御器が、その直前に主計算機
からＩＲ１１５３に対する走査によりＥＣＲ１２５１と
して同定されたＤＲ（データレジスタ）内の走査受は入
れ準備が完了したことを意味する。次に主計算機１１０
１はＥＣＲ１２５１内部の三つのビットの内のふたつの
ビット部分ｃｏ、ｃｘを走査し、表 のＲＵＮおよびＨ
ＡＬＴ状態を判別する。ロックピットもまた、全ての領
域をロック解除とする為にロードされる。ロックピット
はこの目的で走査され、第１６図のＥＣＲ１２５１部を
ＬＯＣＫ１３５１と呼ばれる状態とする。
をＴＡＰ＠御器に送り、これをｒＤＲ走査選択」状態に
到達させる。これは走査制御器が、その直前に主計算機
からＩＲ１１５３に対する走査によりＥＣＲ１２５１と
して同定されたＤＲ（データレジスタ）内の走査受は入
れ準備が完了したことを意味する。次に主計算機１１０
１はＥＣＲ１２５１内部の三つのビットの内のふたつの
ビット部分ｃｏ、ｃｘを走査し、表 のＲＵＮおよびＨ
ＡＬＴ状態を判別する。ロックピットもまた、全ての領
域をロック解除とする為にロードされる。ロックピット
はこの目的で走査され、第１６図のＥＣＲ１２５１部を
ＬＯＣＫ１３５１と呼ばれる状態とする。
次に続くステップ１３２５で主計算機１１０１は走査制
御器１１４９にＴＭＳ信号を送り、ＴＡＰ＄ｌＪ御器を
再びｒｌＲ走査選択」状態とする。このとき主計算機は
ＩＲの中を選択しＭＰＳＤ経路１２５２を走査する。ス
テップ１３２６で主計算機のＴＭＳ信号が送られ、第７
Ａ図内のＩＤＬＥ状態とする。この時点で第７図のハー
ドウェアはＳＴＡＲＴ信号を発生しアダプタ１２０３内
のコード状態機械１３８１を能動状態とする。判断ステ
ップ１３２１では、走査インタフェース１１４９．１２
０３が作動可能か否かの判定を行う。もしも作動可能の
時は、主計算機１１０１はステップ１３２８で１１５３
を選択してＥＣＲを走査し、続いてさらにＴＭＳを送っ
てステップ１３２９でＩＤＬＥ状態とする。これによっ
て開始信号が非能動化され、いくつかのステップによっ
てＭＰＳＤ経路１２５２からのＤＲ走査によって領域情
報の走査出力が許可されるが、簡単のために第１５図か
らは省く。
御器１１４９にＴＭＳ信号を送り、ＴＡＰ＄ｌＪ御器を
再びｒｌＲ走査選択」状態とする。このとき主計算機は
ＩＲの中を選択しＭＰＳＤ経路１２５２を走査する。ス
テップ１３２６で主計算機のＴＭＳ信号が送られ、第７
Ａ図内のＩＤＬＥ状態とする。この時点で第７図のハー
ドウェアはＳＴＡＲＴ信号を発生しアダプタ１２０３内
のコード状態機械１３８１を能動状態とする。判断ステ
ップ１３２１では、走査インタフェース１１４９．１２
０３が作動可能か否かの判定を行う。もしも作動可能の
時は、主計算機１１０１はステップ１３２８で１１５３
を選択してＥＣＲを走査し、続いてさらにＴＭＳを送っ
てステップ１３２９でＩＤＬＥ状態とする。これによっ
て開始信号が非能動化され、いくつかのステップによっ
てＭＰＳＤ経路１２５２からのＤＲ走査によって領域情
報の走査出力が許可されるが、簡単のために第１５図か
らは省く。
次にステップ１ｊ３１でインタフェースが再び作動可能
となると、動作はステップ１３３２およびステップ１３
３３に進みＥＣＲ（１２５１を選択して、そのＪＭＯＤ
ＥビットＪＭＯＤＥＩおよびＪＭＯＤＥＯをそれぞれ論
理１と論理０とし、同時エミュレーション可能状態とす
る。次にステップ１３３４で主計算機１１０１はＴＭＳ
信号を送り、一口ツクさせるために第７Ａ図のＩＤＬＥ
状態とする。ステップ１３３５の後でインタフェースが
作動可能となったときに、ステップ１３３６内で命令お
よびロックピットを走査する。次にステップ１３３７で
、主計算機１１０１はＴＭＳを送りＩＲでの走査を選択
し、ＩＲで選択されているＭＰＳＤ経路を走査する。次
にステップ１３３８で、主計算機１１０１は第７Ａ図の
ＩＤＬＥ状態とするためにさらにＴＭＳ信号を送り、Ｉ
ＤＬＥ状態となると直ちに第７図のハードウェアはＳＴ
ＡＲＴ信号をアダプタ１２０３のコード状態機械１３８
１に送る。ステップ１３３−９ではインクフェースが作
動可能となるまで主計算機を待ち状態とし、インタフェ
ースが作動可能となると直ちにステップ１３３３にルー
プバックし、主計算機１１０１がＥＣＲ内の命令をさら
に走査出来る状態とし、回路内エミュレーション回路を
始動しチップを実時間で運転実行させる。
となると、動作はステップ１３３２およびステップ１３
３３に進みＥＣＲ（１２５１を選択して、そのＪＭＯＤ
ＥビットＪＭＯＤＥＩおよびＪＭＯＤＥＯをそれぞれ論
理１と論理０とし、同時エミュレーション可能状態とす
る。次にステップ１３３４で主計算機１１０１はＴＭＳ
信号を送り、一口ツクさせるために第７Ａ図のＩＤＬＥ
状態とする。ステップ１３３５の後でインタフェースが
作動可能となったときに、ステップ１３３６内で命令お
よびロックピットを走査する。次にステップ１３３７で
、主計算機１１０１はＴＭＳを送りＩＲでの走査を選択
し、ＩＲで選択されているＭＰＳＤ経路を走査する。次
にステップ１３３８で、主計算機１１０１は第７Ａ図の
ＩＤＬＥ状態とするためにさらにＴＭＳ信号を送り、Ｉ
ＤＬＥ状態となると直ちに第７図のハードウェアはＳＴ
ＡＲＴ信号をアダプタ１２０３のコード状態機械１３８
１に送る。ステップ１３３−９ではインクフェースが作
動可能となるまで主計算機を待ち状態とし、インタフェ
ースが作動可能となると直ちにステップ１３３３にルー
プバックし、主計算機１１０１がＥＣＲ内の命令をさら
に走査出来る状態とし、回路内エミュレーション回路を
始動しチップを実時間で運転実行させる。
ステップの記述はただ単に例として示したものにすぎな
いことを、理解されたい。データおよび制御情報は試験
クロックＪＣＬＫに従って領域内で走査され、領域は独
立にまた選択的に機能クロブクＦＣＬＫによって広範な
手順の中で開始および停止されるが、これによって開発
、製造および現場環境の状況に柔軟に対応できるエミュ
レーション、シミュレーションおよび試験機能が実現さ
れる。
いことを、理解されたい。データおよび制御情報は試験
クロックＪＣＬＫに従って領域内で走査され、領域は独
立にまた選択的に機能クロブクＦＣＬＫによって広範な
手順の中で開始および停止されるが、これによって開発
、製造および現場環境の状況に柔軟に対応できるエミュ
レーション、シミュレーションおよび試験機能が実現さ
れる。
エミュレーションデータを走査しかつそれを各各の領域
から取り出したり、さらに領域を実時間機能クロックＦ
ＣＬＫまたは試験クロックＪＣＬＫのいずれかで個別に
クロフクをかけられるとい−うこの注目すべき能力は、
主計算機１１０１および第７図の改良されたＪＴＡＧ回
路に応答して、エミュレーション制御器１２０３で調整
される。
から取り出したり、さらに領域を実時間機能クロックＦ
ＣＬＫまたは試験クロックＪＣＬＫのいずれかで個別に
クロフクをかけられるとい−うこの注目すべき能力は、
主計算機１１０１および第７図の改良されたＪＴＡＧ回
路に応答して、エミュレーション制御器１２０３で調整
される。
エミュレーション制御器１２０３は、第１６図にコ細に
示されている。
示されている。
第１６図に於いて、直列走査ビットはエミュレーション
制御レジスタＥＣＲ１２５１に入力されるが、このＥＣ
Ｒ１２５１は、領域をロックおよびロック解除するため
のビットを保持するためのシフトレジスタＬＯＣＫ１３
５１と、ＣＯＤＡ１３５３と言う名称の第１ＣＯ，ＣＸ
制御コードシフトレジスタと、ＣＯＤＢ１３５７と言う
名称の第２ＣＯ，ＣＸ制御コードシフトレジスタと、事
象管理回路１３６５と結合されたシフトレジスタ１３５
９および二ビットレジスタＪＭＯＤＥ１３６０とに分割
されている。これらのレジスタは第１６Ａ図に簡潔に示
されている。従って走査線ＳＩＮに入力された直列走査
信号は、シフトレジスタ１３５１，１３５３，１３５７
，１３５９、および１３６０をすべてのシフトレジスタ
にロードされるまで直列に通過される。いずれの直列走
査出力も直列線１３６１ＳＯＵＴ経由で出力される。
制御レジスタＥＣＲ１２５１に入力されるが、このＥＣ
Ｒ１２５１は、領域をロックおよびロック解除するため
のビットを保持するためのシフトレジスタＬＯＣＫ１３
５１と、ＣＯＤＡ１３５３と言う名称の第１ＣＯ，ＣＸ
制御コードシフトレジスタと、ＣＯＤＢ１３５７と言う
名称の第２ＣＯ，ＣＸ制御コードシフトレジスタと、事
象管理回路１３６５と結合されたシフトレジスタ１３５
９および二ビットレジスタＪＭＯＤＥ１３６０とに分割
されている。これらのレジスタは第１６Ａ図に簡潔に示
されている。従って走査線ＳＩＮに入力された直列走査
信号は、シフトレジスタ１３５１，１３５３，１３５７
，１３５９、および１３６０をすべてのシフトレジスタ
にロードされるまで直列に通過される。いずれの直列走
査出力も直列線１３６１ＳＯＵＴ経由で出力される。
第１６図の選択論理回路１３７１．１３７３および１３
７５の組は、第１３図に示すように線路を経由して、コ
ア１２１３、システム１２１５および分析１２１７領域
に信号を供給する。また個別に独立された第１３図に示
す領域クロック線ＤＣＬＫにはそれぞれ第１６図のクロ
ック信号ＳＣＬＫ、ＡＣＬにおよびＣＣＬＫが供給され
る。
７５の組は、第１３図に示すように線路を経由して、コ
ア１２１３、システム１２１５および分析１２１７領域
に信号を供給する。また個別に独立された第１３図に示
す領域クロック線ＤＣＬＫにはそれぞれ第１６図のクロ
ック信号ＳＣＬＫ、ＡＣＬにおよびＣＣＬＫが供給され
る。
コード状態機械１３８１は、二人力ＭＵＸ１３８３を３
Ａ御する。ＭＵＸ１３８３はシフトレジスタ１３５３ま
たは１３５７のｃｏ、ｃｘの二ビツトを選択し、これを
三つのフリップフロップ１３９３．１３９５および１３
９７の内の使用可能な一つにロードする。ロックシフト
レジスタ１３５１およびコード状態機械１３８１に制御
されて動作するロック制御回路１４０１各々のフリップ
フロップ１３９３．１３９５および１３９７を使用不能
または使用可能とするロック信号を送るが、これはどの
領域が選択されたかに応じて実施され、選択された領域
１２１３．１２１５または１２１７をロック解除とする
一方でその他の領域をロックする。
Ａ御する。ＭＵＸ１３８３はシフトレジスタ１３５３ま
たは１３５７のｃｏ、ｃｘの二ビツトを選択し、これを
三つのフリップフロップ１３９３．１３９５および１３
９７の内の使用可能な一つにロードする。ロックシフト
レジスタ１３５１およびコード状態機械１３８１に制御
されて動作するロック制御回路１４０１各々のフリップ
フロップ１３９３．１３９５および１３９７を使用不能
または使用可能とするロック信号を送るが、これはどの
領域が選択されたかに応じて実施され、選択された領域
１２１３．１２１５または１２１７をロック解除とする
一方でその他の領域をロックする。
各々のフリップフロップはｃｏ、ｃｘおよびクロック制
御信号ＤＳＣＳ−の三つの部分を有する。
御信号ＤＳＣＳ−の三つの部分を有する。
互いに他とは独立し、全てＤＳＣＳ−と示されている三
つのクロック＄すｇｒＪ信号は、フリップフローツブ１
３９３．１３９５および１３９７からそれぞれのクロッ
ク制御回路１４１１，１４１３および１４１５に供給さ
れこれらは個別の領域クロック出力・−コアクロックＣ
ＣＬＫ、分析クロツクＡＣＬにおよびシステムクロック
ＳＣＬＫを供給する。
つのクロック＄すｇｒＪ信号は、フリップフローツブ１
３９３．１３９５および１３９７からそれぞれのクロッ
ク制御回路１４１１，１４１３および１４１５に供給さ
れこれらは個別の領域クロック出力・−コアクロックＣ
ＣＬＫ、分析クロツクＡＣＬにおよびシステムクロック
ＳＣＬＫを供給する。
主計算［１１０１らＴＭＳ、ＴＤＩｔ：５．ｋｃＦＴＤ
ＯＩ回路経由で送られる試験コードは、第１６図に三本
の線１４２１で入り、選択論理回路１３７１．１３７３
および１３７５に入力される。各々の領域への命令コー
ドは線路１４２仕の試験コードから直接得ることが出来
、その場合はコード状態機械の機能は無効にされる。こ
の機能は走査ＪＭＯＤＥレジスタをｒ００Ｊ （両方
のビットを零）として選択される。従って、提出された
実施例は主計算機による領域の直接制御にも適応でき、
この場合はＪＭＯＤＥを００をとして実行される。
ＯＩ回路経由で送られる試験コードは、第１６図に三本
の線１４２１で入り、選択論理回路１３７１．１３７３
および１３７５に入力される。各々の領域への命令コー
ドは線路１４２仕の試験コードから直接得ることが出来
、その場合はコード状態機械の機能は無効にされる。こ
の機能は走査ＪＭＯＤＥレジスタをｒ００Ｊ （両方
のビットを零）として選択される。従って、提出された
実施例は主計算機による領域の直接制御にも適応でき、
この場合はＪＭＯＤＥを００をとして実行される。
いずれかの領域１２１３．１２１５．１２１７において
ＪＣＬにおよびＦＣＬＫの間の切り替えがクロック制御
器１４１１．１４１３．１４１５のいずれかの制御に従
って実行されている時は、コード状態機械１３８１は一
時的に停止される。
ＪＣＬにおよびＦＣＬＫの間の切り替えがクロック制御
器１４１１．１４１３．１４１５のいずれかの制御に従
って実行されている時は、コード状態機械１３８１は一
時的に停止される。
これは低信号で能動化されるＳＷＩＮＰＲＯＧ−（切り
替え動作中）入力を作動不能とすることで実現できるが
、この信号は論理回路網１４２５から供給され、ロック
制御器１４０１からの入力信号ＬＯＣＫＣ，ＬＯＣＫＡ
およびＬＯＣＫＳと、三つのクロック領域信号ＧＣＴＤ
Ｃ，ＧＣＴＤＡ−およびＧＣＴＤＳとから生成される。
替え動作中）入力を作動不能とすることで実現できるが
、この信号は論理回路網１４２５から供給され、ロック
制御器１４０１からの入力信号ＬＯＣＫＣ，ＬＯＣＫＡ
およびＬＯＣＫＳと、三つのクロック領域信号ＧＣＴＤ
Ｃ，ＧＣＴＤＡ−およびＧＣＴＤＳとから生成される。
後ろ三つの信号は「本領域クロック良好（Ｇｏｏｄ Ｃ
ｌｏｃｋ Ｔｈ１ｓＤｏ＋＊ａｌｎ） Ｊを示しており
、それぞれ各々の領域・・コア、分析およびシステムに
対応している。
ｌｏｃｋ Ｔｈ１ｓＤｏ＋＊ａｌｎ） Ｊを示しており
、それぞれ各々の領域・・コア、分析およびシステムに
対応している。
第１６図に於いて、制御ブロック１２０３の機能はプロ
グラム可能であり、以下のことが出来る。
グラム可能であり、以下のことが出来る。
１）コード状態機械１３８１の指示に従ってあらかじめ
ロードされているふたつのレジスタｃ。
ロードされているふたつのレジスタｃ。
ＤＡ１３５３、およびＣＯＤＢ１３５７の内の一つから
ＭＰＳＤコードを供給する。
ＭＰＳＤコードを供給する。
２）ＲＥＶＴ（レジスタ事象）レジスタ１３５９経山で
刺激に応答するプログラム状態機械１３８１の動作は： ａ） 走査？［ａＷ１１４９からのＳＴＡＲＴｂ）ＣＰ
Ｕコア１２１３．１３６３からのＤＯＮＥ、とで構成さ
れている。
刺激に応答するプログラム状態機械１３８１の動作は： ａ） 走査？［ａＷ１１４９からのＳＴＡＲＴｂ）ＣＰ
Ｕコア１２１３．１３６３からのＤＯＮＥ、とで構成さ
れている。
３） ＬＯＣＫレジスタ１３５１経出で、各々の領域
に対して行われる、ＦＣＬＫからＪＣＬＫへのクロック
切り替え制御およびその逆方向への切り替え制御：およ
び ４） その他の領域の動作を継続する一方で、特定領域
をその現状の状態にロックことである。
に対して行われる、ＦＣＬＫからＪＣＬＫへのクロック
切り替え制御およびその逆方向への切り替え制御：およ
び ４） その他の領域の動作を継続する一方で、特定領域
をその現状の状態にロックことである。
制御ブロック１２０３は下記のクロックオプションが可
能である： １）ＪＣＬにおよびＦＣＬＫパルス源間の領域クロック
線の順次切り替え。
能である： １）ＪＣＬにおよびＦＣＬＫパルス源間の領域クロック
線の順次切り替え。
ｂ）走査データ経路上にロックピットを立てることによ
る、領域クロック線の現状状態でのロック。
る、領域クロック線の現状状態でのロック。
ｅ） ＪＴＡＧストラップ（リセット）状態またはＭ
ＰＳＤストラップ状態により、選択された機能クロック
を発生させること。
ＰＳＤストラップ状態により、選択された機能クロック
を発生させること。
６） 試験モードを選ぶことにより全回路をＪＣＬＫで
駆動すること。
駆動すること。
このクロック選択機能により、試験に鍮えて回路チップ
を完全に同期のとれた構成にすること、任意の一つまた
はいくつかの領域を走査することまたはデータ伝送を行
う全回路チップをＪ ＣＬＫで同期をとることが可能と
なる。
を完全に同期のとれた構成にすること、任意の一つまた
はいくつかの領域を走査することまたはデータ伝送を行
う全回路チップをＪ ＣＬＫで同期をとることが可能と
なる。
次にコード状態機械１３８１の動作をさらに説明する。
ＪＴＡＧ ＩＲ（指令レジスタ１１５３）に経路１２
１５を選ぶための走査経路選択指令がロードされると、
線路ＥＣＲＳＥＬは状態機械１３８１に信号を供給し、
その時点で状態機械はロック状態に入る。これによって
レジスタ１３５１゜１３５３および１３５７、事象管理
レジスタ１３５９、それにＪＭＯＤＥレジスタ１３６０
はＭＰＳＤコードに影響を与えること無く変更され、ク
ロックはフリップフロップ１３９３，１３９５゜１３９
７および選択回路１３７１．１３７３および１３７５か
ら領域１２１５．１２１３および１２１７に供給される
。ロックレジスタＬＯＣＫ１３５１はビットを保持し、
このビットはＣＰＵ。
１５を選ぶための走査経路選択指令がロードされると、
線路ＥＣＲＳＥＬは状態機械１３８１に信号を供給し、
その時点で状態機械はロック状態に入る。これによって
レジスタ１３５１゜１３５３および１３５７、事象管理
レジスタ１３５９、それにＪＭＯＤＥレジスタ１３６０
はＭＰＳＤコードに影響を与えること無く変更され、ク
ロックはフリップフロップ１３９３，１３９５゜１３９
７および選択回路１３７１．１３７３および１３７５か
ら領域１２１５．１２１３および１２１７に供給される
。ロックレジスタＬＯＣＫ１３５１はビットを保持し、
このビットはＣＰＵ。
分析およびシステム領域１２１３．１２１７および１２
１５をその構成および状態に、フリップフロップ１３９
３，１３９５．１３９７および論理回路１３７１．１３
７３および１３７５からその時点で供給されているＭＰ
ＳＤ命令に応じて凍結する。
１５をその構成および状態に、フリップフロップ１３９
３，１３９５．１３９７および論理回路１３７１．１３
７３および１３７５からその時点で供給されているＭＰ
ＳＤ命令に応じて凍結する。
第１６図の状態機械１３８１へのＳＴＡＲＴ信号は、走
査データ経路選択信号が存在しＴＡＰ制御器１１５１が
第７図図のＪＴＡＧ ＩＤＬＥ状態に達した時点で第
７図の回路で発生される。第７図のＪＴＳＧインタフェ
ースは受動となり、第１６図に示す回路１２０３の動的
動作が開始される。
査データ経路選択信号が存在しＴＡＰ制御器１１５１が
第７図図のＪＴＡＧ ＩＤＬＥ状態に達した時点で第
７図の回路で発生される。第７図のＪＴＳＧインタフェ
ースは受動となり、第１６図に示す回路１２０３の動的
動作が開始される。
第７図に於いて、ＳＴＡＲＴ信号は以下のように発生さ
れる。指令デコーダ１１５５に接続されている経路デコ
ーダ１１６８は、ＯＲゲート１１７２に第１１図のＭＰ
ＳＤ走査データ経路１２５２またはＭＰＳＤ走査制御経
路選択がなされる信号を供給してＡＮＤゲート１１７０
を導通可能状態とする。ＴＡＰ＄１１１１器１１５１か
らのＩＤＬＥ線がＡＮＤゲー）１１７０のもう一方の人
力に接続されている。ＩＤＬＥ状態が発生するとゲート
１１７０を導通状態にし、ＡＮＤゲート１１７０はハン
ドシェーク同期装ｘｉ １６９に信号を送り、第１６図
のコード状態機械にＳＴＡＲＴ信号をＯ（給させる。
れる。指令デコーダ１１５５に接続されている経路デコ
ーダ１１６８は、ＯＲゲート１１７２に第１１図のＭＰ
ＳＤ走査データ経路１２５２またはＭＰＳＤ走査制御経
路選択がなされる信号を供給してＡＮＤゲート１１７０
を導通可能状態とする。ＴＡＰ＄１１１１器１１５１か
らのＩＤＬＥ線がＡＮＤゲー）１１７０のもう一方の人
力に接続されている。ＩＤＬＥ状態が発生するとゲート
１１７０を導通状態にし、ＡＮＤゲート１１７０はハン
ドシェーク同期装ｘｉ １６９に信号を送り、第１６図
のコード状態機械にＳＴＡＲＴ信号をＯ（給させる。
ハンドシェーク同期装置１１６９が具備されている理由
は、エミュレーション制御器１２０３は場合によっては
機能クロックＦＣＬ、にで運転され、一方でＪＴＡＧ回
路は試験クロックＪＣＬＫで運転されるためである。ハ
ンドシェーク同期装置１１６９はふたつの状態機械を有
−し、コード状態機械１３８１へのＳＴＡＲＴ信号の発
生を制御する。
は、エミュレーション制御器１２０３は場合によっては
機能クロックＦＣＬ、にで運転され、一方でＪＴＡＧ回
路は試験クロックＪＣＬＫで運転されるためである。ハ
ンドシェーク同期装置１１６９はふたつの状態機械を有
−し、コード状態機械１３８１へのＳＴＡＲＴ信号の発
生を制御する。
一つの状態機械は第７図のＪＴＡＧ環境内にあり、もう
一つは第１６図のＭ Ｐ Ｓ Ｄ制御環境内にある。
一つは第１６図のＭ Ｐ Ｓ Ｄ制御環境内にある。
この様にしてクロックの境界は交差している。
第１６図のエミュレーション制御ブロック１２０３は、
ＭＰＳＤ領域１２１３．１２１５および１２１７へのＭ
ＰＳＤ制御コードを生成するように動作し、これは必要
なエミュレーション、シミュレーションおよび試験機能
を実行する。汎用のプログラム可能装置で実現されてい
るが、コードが固定のハードウェアに組み込まれた装置
で実現することも可能である。さらにマイクロコード化
された制御ＲＯＭ（ＣＲＯＭ）で、第７図、第８図、第
１４図および第１６図の回路を実現することも、本発明
の別の実施例として考えられている。
ＭＰＳＤ領域１２１３．１２１５および１２１７へのＭ
ＰＳＤ制御コードを生成するように動作し、これは必要
なエミュレーション、シミュレーションおよび試験機能
を実行する。汎用のプログラム可能装置で実現されてい
るが、コードが固定のハードウェアに組み込まれた装置
で実現することも可能である。さらにマイクロコード化
された制御ＲＯＭ（ＣＲＯＭ）で、第７図、第８図、第
１４図および第１６図の回路を実現することも、本発明
の別の実施例として考えられている。
コード状態機械１３８１は領域に対するＭＰＳＤコード
順序の発生を制御する。クロック制御Ｈ路１４１１，１
４１３および１４１５の各々は状態機械を有し、領域で
のクロフクをＪＣＬＫとＦＣＬＫとの間で切り替えるｕ
Ｉ８を行い、これは新しいＭＰＳＤコード（ＣＯ，ＣＩ
、ＣＸ）が各領域に供給される前に順番に実行される。
順序の発生を制御する。クロック制御Ｈ路１４１１，１
４１３および１４１５の各々は状態機械を有し、領域で
のクロフクをＪＣＬＫとＦＣＬＫとの間で切り替えるｕ
Ｉ８を行い、これは新しいＭＰＳＤコード（ＣＯ，ＣＩ
、ＣＸ）が各領域に供給される前に順番に実行される。
「状態機械」という言葉は計算機科学の感覚で使用され
ており、その意味するところは少なくともふたつの状態
を含む状態遷移図を表すソフトウェアまたはハードウェ
アで構成された回路である。この状態機械はエミュレー
ション機能を指定されたＪＴＡＧ動作コードの数を最少
とすると同時にＭＰＳＤインタフェースを著しく簡単に
する。
ており、その意味するところは少なくともふたつの状態
を含む状態遷移図を表すソフトウェアまたはハードウェ
アで構成された回路である。この状態機械はエミュレー
ション機能を指定されたＪＴＡＧ動作コードの数を最少
とすると同時にＭＰＳＤインタフェースを著しく簡単に
する。
一つの観点から見ると、表 の一時停止命令コード（Ｃ
ｌ、Ｃｏ、ＣＸ−１００）は、基準状態またはその他の
状態と関係する「かなめ」と見なすことが出来る。コー
ド状態機械およびレジスタＣＯＤＡおよびＣＯＤＢは、
それらのｃｏ、ｃｘの内容に従って動作し、一時停止状
態を表 のＨＡＬＴ″１０１”、ＣＮＴＲＬ ”１１０
”、またはＦＵＮＣ１１１”に変更する。かりに一つの
領域への走査が必要な場合は、コード状態機械１３８１
は主：１算機１１０１の指示でＣＯＤＡおよびＣＯＤＢ
共にＣｏ、ＣＸ−００の状態に入り、この様にして装置
１１は一時停止１００”状態となる。
ｌ、Ｃｏ、ＣＸ−１００）は、基準状態またはその他の
状態と関係する「かなめ」と見なすことが出来る。コー
ド状態機械およびレジスタＣＯＤＡおよびＣＯＤＢは、
それらのｃｏ、ｃｘの内容に従って動作し、一時停止状
態を表 のＨＡＬＴ″１０１”、ＣＮＴＲＬ ”１１０
”、またはＦＵＮＣ１１１”に変更する。かりに一つの
領域への走査が必要な場合は、コード状態機械１３８１
は主：１算機１１０１の指示でＣＯＤＡおよびＣＯＤＢ
共にＣｏ、ＣＸ−００の状態に入り、この様にして装置
１１は一時停止１００”状態となる。
クロック切り替えの観点からみると、ＨＡＬ１０１″か
ら一時停止１００”への遷移は、機能クロックＦＣＬＫ
から試験クロックＪＣＬＫへの切り替えを引き起こす。
ら一時停止１００”への遷移は、機能クロックＦＣＬＫ
から試験クロックＪＣＬＫへの切り替えを引き起こす。
切り替えほの発生は、一時停止状態にある領域に論理回
路１３７１．１３７３および１３７５からＣＩ、Ｃｏ、
ＣＸを供給して行われる。
路１３７１．１３７３および１３７５からＣＩ、Ｃｏ、
ＣＸを供給して行われる。
一時停止′１００”からＦＵＮＣ１１１”、。
ＣＮＴＲＬ１１０”またはＨＡＬＴ ＝１０１”のいず
れかへの遷移は、ロックされていない領域の全てが機能
クロックＦＣＬＫに切り替わりＦＣＬＫで動作し始める
まで、インタフェースを一時停止°１００”状態に凍結
させる。この様にして全てのクロックの切り替えが１０
０°−時節」Ｌコードを供給することにより実施される
。
れかへの遷移は、ロックされていない領域の全てが機能
クロックＦＣＬＫに切り替わりＦＣＬＫで動作し始める
まで、インタフェースを一時停止°１００”状態に凍結
させる。この様にして全てのクロックの切り替えが１０
０°−時節」Ｌコードを供給することにより実施される
。
主計算機１１０１のソフトウェアは、このインタフェー
スを例えば以下の仮定が成り立つときに動作させるよう
にプログラムされている、すなわち一時停止′１００”
コードが全てのロックされていない領域に存在し、ＭＰ
ＳＤＱ路選択をＩＲ１１５３に、また次に走査ＭＰＳＤ
データまたは制御ビットを選択された領域にロードする
時である。第２１図の論理回路１３７１．１３７３およ
び１３７３は経路選択に応じてデータ制御を設定し、領
域に対するＭＰＳＤ命令コードをＳｅａｎＤａｔａ”ｏ
ｏｘ−またはＳｃａｎＣｏｎＬｒｏｌ −０１Ｘ−に
設定する。
スを例えば以下の仮定が成り立つときに動作させるよう
にプログラムされている、すなわち一時停止′１００”
コードが全てのロックされていない領域に存在し、ＭＰ
ＳＤＱ路選択をＩＲ１１５３に、また次に走査ＭＰＳＤ
データまたは制御ビットを選択された領域にロードする
時である。第２１図の論理回路１３７１．１３７３およ
び１３７３は経路選択に応じてデータ制御を設定し、領
域に対するＭＰＳＤ命令コードをＳｅａｎＤａｔａ”ｏ
ｏｘ−またはＳｃａｎＣｏｎＬｒｏｌ −０１Ｘ−に
設定する。
走査作動可能を示すＳＣＮＲＤＹインタフェース作動可
能ビットはＩＲ１１５３に設定できて、これは主計算機
１１０１で使用されるときに全てのロックされていない
領域が進行中の切り替え動作がなく、これらに一時停止
１００”指令が供給されることを意味し、従って領域内
のデータまたは制御ビットを走査しても問題が無いこと
を示している。
能ビットはＩＲ１１５３に設定できて、これは主計算機
１１０１で使用されるときに全てのロックされていない
領域が進行中の切り替え動作がなく、これらに一時停止
１００”指令が供給されることを意味し、従って領域内
のデータまたは制御ビットを走査しても問題が無いこと
を示している。
論理回路１３７１．１３７３および１３７５は、走査コ
ード００ｘ”またはＯＩＸが必要なときの経路選択値に
応答するので、コード状態機械１３８１およびレジスタ
ＣＯＤＡおよびＣＯＤＢが行う作業には、００”走査作
動可能、０１”ＨＡＬＴ供給、１０”ＣＮＴＲＬ供給お
よび１１” ＦＵＮＣ供給の中からコードビットＣＯ，
ＣＸを選択送信する機能が含まれることは明かであろう
。状態機械がコードｃｏ、ｃｘとして０１． １０１ま
たは１１″を供給している間は主計算機１１０１が走査
を行わないので、表 のコードビットＣ１は１″である
。従ってＭＰＳＤ命令コード、Ｃｌ、Ｃｏ、ＣＸｉ−１
それぞｔＬ−−”１０１＝）ＩＡＬＴ、＝１１０＝ Ｃ
ＮＴＲＬおよび１１１１″ＦＵＮＣと構成される。
ード００ｘ”またはＯＩＸが必要なときの経路選択値に
応答するので、コード状態機械１３８１およびレジスタ
ＣＯＤＡおよびＣＯＤＢが行う作業には、００”走査作
動可能、０１”ＨＡＬＴ供給、１０”ＣＮＴＲＬ供給お
よび１１” ＦＵＮＣ供給の中からコードビットＣＯ，
ＣＸを選択送信する機能が含まれることは明かであろう
。状態機械がコードｃｏ、ｃｘとして０１． １０１ま
たは１１″を供給している間は主計算機１１０１が走査
を行わないので、表 のコードビットＣ１は１″である
。従ってＭＰＳＤ命令コード、Ｃｌ、Ｃｏ、ＣＸｉ−１
それぞｔＬ−−”１０１＝）ＩＡＬＴ、＝１１０＝ Ｃ
ＮＴＲＬおよび１１１１″ＦＵＮＣと構成される。
第１８図はコード状態機械１３８１とその′ド象管理装
置１３６５の模式的回路酢を示す。コード状態機械１３
８１はふたつの内部接続されたＳＲＬ１４５１および１
４５３を有し、これは第１８図に示す状態遷移図のシー
ケンス処理を行うが、この状態遷移図は三つの状態、Ｌ
ＯＣＫ、ＣＯＤＥＡおよびＣＯＤＥＢと状態間の遷移Ｔ
Ｉ、Ｔ２゜Ｔ３．Ｔ４．およびＴ５とで構成されている
。ＳＲＬ１４５１および１４５３のそれぞれの出力は二
ビットディジタル信号のＭＳＢおよびＬＳＢ（最上位、
最下位ビット）と考えられる。ＭＳＢはＬＯＣＫ状態を
表し、ＬＳＢの高低がそれぞれＣＯＤＥＡおよびＣＯＤ
ＥＢ状態を表す。事象管理装置１３６５はＳＲＬ１４５
３に信号を送り、状態機械がＣＯＤＥＡ状態にある時に
はＣＯＤＥＢ状態への遷移が要求される。
置１３６５の模式的回路酢を示す。コード状態機械１３
８１はふたつの内部接続されたＳＲＬ１４５１および１
４５３を有し、これは第１８図に示す状態遷移図のシー
ケンス処理を行うが、この状態遷移図は三つの状態、Ｌ
ＯＣＫ、ＣＯＤＥＡおよびＣＯＤＥＢと状態間の遷移Ｔ
Ｉ、Ｔ２゜Ｔ３．Ｔ４．およびＴ５とで構成されている
。ＳＲＬ１４５１および１４５３のそれぞれの出力は二
ビットディジタル信号のＭＳＢおよびＬＳＢ（最上位、
最下位ビット）と考えられる。ＭＳＢはＬＯＣＫ状態を
表し、ＬＳＢの高低がそれぞれＣＯＤＥＡおよびＣＯＤ
ＥＢ状態を表す。事象管理装置１３６５はＳＲＬ１４５
３に信号を送り、状態機械がＣＯＤＥＡ状態にある時に
はＣＯＤＥＢ状態への遷移が要求される。
第１１図の第三ＳＲＬ１４５５はＳＲ，Ｌ１４５１と、
第１６図および第２０図に示されるロック制御器１４０
１との間に接続されている。ＯＲゲートの人力はＳＲＬ
１４５１出力と、第１６図の論理回路１４２５からの切
り替え進行中信号ＳＷＩＮＰＲＯＧ信号とに接続されて
いる。ＯＲゲー）１４６１の出力は直列接続された反転
器１４６３および１４６５に接続されている。これらの
反転器はそれぞれＳＲＬ１４５３のＣＡＰＴＵＲＥおよ
びＨＯＬＤ入力に接続されており、ＳＲＬ１４５１およ
びＳＷＩＮＰＲＯＧの状態と関連した状態遷移入力を提
供する。ＯＲゲート１４６１自身は制御保持ＣＮＴＬＨ
ＯＬＤ出力を第１６図の回路１３８３に供給するが、こ
の回路には線路ＬＳＢもまた接続されている。事象管理
装置１３６５はＳＲＬ１４５３の入力に接続されている
。
第１６図および第２０図に示されるロック制御器１４０
１との間に接続されている。ＯＲゲートの人力はＳＲＬ
１４５１出力と、第１６図の論理回路１４２５からの切
り替え進行中信号ＳＷＩＮＰＲＯＧ信号とに接続されて
いる。ＯＲゲー）１４６１の出力は直列接続された反転
器１４６３および１４６５に接続されている。これらの
反転器はそれぞれＳＲＬ１４５３のＣＡＰＴＵＲＥおよ
びＨＯＬＤ入力に接続されており、ＳＲＬ１４５１およ
びＳＷＩＮＰＲＯＧの状態と関連した状態遷移入力を提
供する。ＯＲゲート１４６１自身は制御保持ＣＮＴＬＨ
ＯＬＤ出力を第１６図の回路１３８３に供給するが、こ
の回路には線路ＬＳＢもまた接続されている。事象管理
装置１３６５はＳＲＬ１４５３の入力に接続されている
。
ＮＡＮＤゲート１４７１は第７図からのふたつの人力Ｅ
ＣＲＳＥＬ （エミュレーション制御レジスタ選択）お
よびＳＴＡＲＴに応じて、ＳＲＬ１４５１のＳＥＴ入力
を供給する。ＮＡＮＤゲート１４７３はＭＰＳＤＳＥＬ
（ＭＰＳＤデータまたは制御走査経路選択）およびＳ
ＴＡＲＴに応じて、ＳＲＬ１４５１のＲＥＳＥＴ人力を
供給する。
ＣＲＳＥＬ （エミュレーション制御レジスタ選択）お
よびＳＴＡＲＴに応じて、ＳＲＬ１４５１のＳＥＴ入力
を供給する。ＮＡＮＤゲート１４７３はＭＰＳＤＳＥＬ
（ＭＰＳＤデータまたは制御走査経路選択）およびＳ
ＴＡＲＴに応じて、ＳＲＬ１４５１のＲＥＳＥＴ人力を
供給する。
す１象管理装置１３６５は、種々の信号ＣＮＴＢＲＷ、
ＤＯＮＥ、ＥＭＵＩおよびＥＭＵＯそれにその他の任意
の分析、コア状態または熟練技術者の選択する信号に接
続された論理回路の組で構成されている。信号ＣＮＴＢ
ＲＷは第２６図で述べる分析ブロック回路からの計数器
借り数である。
ＤＯＮＥ、ＥＭＵＩおよびＥＭＵＯそれにその他の任意
の分析、コア状態または熟練技術者の選択する信号に接
続された論理回路の組で構成されている。信号ＣＮＴＢ
ＲＷは第２６図で述べる分析ブロック回路からの計数器
借り数である。
ＤＯＮＥ（コ号は第１５図で述べたように停止Ｆの完了
である。ＤＯＮＥはコア運転中を示すＣＰＵコア信号の
後縁を微分して状態機械に供給され、コアが運転を中止
すると直ちにＤＯＮ−Ｅ信号が供給される。ビンＥＭＵ
ＩおよびＥＭＵＯはエミュレーション信号の為の回路チ
ップの内部または外部で生成された同一指令の信号を伝
搬する。
である。ＤＯＮＥはコア運転中を示すＣＰＵコア信号の
後縁を微分して状態機械に供給され、コアが運転を中止
すると直ちにＤＯＮ−Ｅ信号が供給される。ビンＥＭＵ
ＩおよびＥＭＵＯはエミュレーション信号の為の回路チ
ップの内部または外部で生成された同一指令の信号を伝
搬する。
シフトレジスタ１３５９は走査可能レジスタ事豪ビーｔ
トＲＥＶＴ３．ＲＥＶＴ２．ＲＥＶＴ１およびＲＥＶ
ＴＯを有する。ＲＥＶＴ３は走査可能ビットであり、反
転器１４８３で反転されＮＡＮＤゲート１４８１（これ
は低信号作動式ＯＲゲートとして動作する）に入力され
、このＮＡＮＤゲートはＳＲＬ１４５３ｇ；１ｍ信号を
Ｏ（給す！、ＲＥＶＴ２．ＲＥＶＴ１お、及びＲＥ Ｖ
Ｔ ＯＧＥＬ制御ヒツトであって、それぞれ信号ＣＮ
ＴＢＲＷ、ＤＯＮＥおよびＥＭＵｌを選択的に無視また
は応答させるように事象管理装置１３６５に働きかける
。この目的のために、それぞれのＮＡＮＤゲート１４８
５．１４８７および１４８９の出力はＮＡ〜ＮＤゲート
１４８１に接続されている。ＮＡＮＤゲート１４８５．
１４８７および１４８９の各々の一つの人力は、それぞ
れＲＥＶＴ２．ＲＥＶＴＩ：ｌｊよびＲＥＶＴＯに接続
されている。前期ＮＡＮＤゲートの第二人力はＣＮＴＢ
ＲＷ、ＤＯＮＥおよびＥＭＵＩに接続されている。ＥＭ
ＵＯおよびその他の信号用の付加ＮＡＮＤゲートは容易
に具備出来、これらばシフトレジスタ１３５９内の追加
事象レジスタセル用である。
トＲＥＶＴ３．ＲＥＶＴ２．ＲＥＶＴ１およびＲＥＶ
ＴＯを有する。ＲＥＶＴ３は走査可能ビットであり、反
転器１４８３で反転されＮＡＮＤゲート１４８１（これ
は低信号作動式ＯＲゲートとして動作する）に入力され
、このＮＡＮＤゲートはＳＲＬ１４５３ｇ；１ｍ信号を
Ｏ（給す！、ＲＥＶＴ２．ＲＥＶＴ１お、及びＲＥ Ｖ
Ｔ ＯＧＥＬ制御ヒツトであって、それぞれ信号ＣＮ
ＴＢＲＷ、ＤＯＮＥおよびＥＭＵｌを選択的に無視また
は応答させるように事象管理装置１３６５に働きかける
。この目的のために、それぞれのＮＡＮＤゲート１４８
５．１４８７および１４８９の出力はＮＡ〜ＮＤゲート
１４８１に接続されている。ＮＡＮＤゲート１４８５．
１４８７および１４８９の各々の一つの人力は、それぞ
れＲＥＶＴ２．ＲＥＶＴＩ：ｌｊよびＲＥＶＴＯに接続
されている。前期ＮＡＮＤゲートの第二人力はＣＮＴＢ
ＲＷ、ＤＯＮＥおよびＥＭＵＩに接続されている。ＥＭ
ＵＯおよびその他の信号用の付加ＮＡＮＤゲートは容易
に具備出来、これらばシフトレジスタ１３５９内の追加
事象レジスタセル用である。
ｆｆｉｌ）図の回路は、発明の方法及び構成を実現する
ものであれば、任意の好適な方法で構成できる。例えば
本実施例では、一般的に言えば、コード状態機械１３８
１は、エミュレーション制御経路ＥＣＲ１２５１が指令
レジスタＩＲ１１５３によって選択され、ＳＴＡＲＴパ
ルスが発生されるた時に、その時点で領域に供給されて
いるＭＰＳＤ制御コードをロックする。コード状態機械
１３８１はＳＴＡＲＴパルスとＭＰＳＤ走査経路選択が
なされた時点でロック状態を脱出し、ふたつのＭＰＳＤ
制御コードの内の一つを、ＣＰＵコアまたはＲＥＶＴビ
ットでプログラムされたその他の事象により生じるあら
かじめ定められた条件に応じて、再びＬＯＣＫ状態に戻
る前に供給できる。
ものであれば、任意の好適な方法で構成できる。例えば
本実施例では、一般的に言えば、コード状態機械１３８
１は、エミュレーション制御経路ＥＣＲ１２５１が指令
レジスタＩＲ１１５３によって選択され、ＳＴＡＲＴパ
ルスが発生されるた時に、その時点で領域に供給されて
いるＭＰＳＤ制御コードをロックする。コード状態機械
１３８１はＳＴＡＲＴパルスとＭＰＳＤ走査経路選択が
なされた時点でロック状態を脱出し、ふたつのＭＰＳＤ
制御コードの内の一つを、ＣＰＵコアまたはＲＥＶＴビ
ットでプログラムされたその他の事象により生じるあら
かじめ定められた条件に応じて、再びＬＯＣＫ状態に戻
る前に供給できる。
またコード状態機械は、第１８図に示すように第１およ
び第２制御コードの間をＬＯＣＫ状態に戻る前に自動的
に変わることができる。今まではたったふたつのコード
しか図に示していないが、任意の数の制御コードを第１
６図の１３５３および１３５７と類似のシフトレジスタ
に対応して走査または格納し、またコード状態機械に各
々のコードに対応する状態と、状態間の遷移を実行する
′回路とを具備し、種々の動作条件に応じて全てのコー
ドをプログラム６Ｉ能シーケンスに供給するように出来
ることは明かである。領域への人力に関し特に重要と思
われるＭＰＳＤ制御コードのいくつかの対を表に示す： 表■ ０００Ａ ＣＯＤＢ 実行される動作実行
ＩＯ停止Ｏｆ ａ）プログラム部実行二分析領域が停
止時機を決定す る：停止モードはいかにＦＣＬＫ を停ＩＩ−するかを決定する。
び第２制御コードの間をＬＯＣＫ状態に戻る前に自動的
に変わることができる。今まではたったふたつのコード
しか図に示していないが、任意の数の制御コードを第１
６図の１３５３および１３５７と類似のシフトレジスタ
に対応して走査または格納し、またコード状態機械に各
々のコードに対応する状態と、状態間の遷移を実行する
′回路とを具備し、種々の動作条件に応じて全てのコー
ドをプログラム６Ｉ能シーケンスに供給するように出来
ることは明かである。領域への人力に関し特に重要と思
われるＭＰＳＤ制御コードのいくつかの対を表に示す： 表■ ０００Ａ ＣＯＤＢ 実行される動作実行
ＩＯ停止Ｏｆ ａ）プログラム部実行二分析領域が停
止時機を決定す る：停止モードはいかにＦＣＬＫ を停ＩＩ−するかを決定する。
−時停 −時停 ｂ）モジュール設定：主計算機の＋ｌ
Ｇｏ ｄ−［１０メモリより、領域の走査制御経路
経由でＳＲ１，にダウンロー ドし、後続のデータ走査用モ ジュールの選択、非選択決定： 領域の走査制御経路より主計 算機へアップロード、第２１図 のＮＡＮＤゲート１５８５参照。
Ｇｏ ｄ−［１０メモリより、領域の走査制御経路
経由でＳＲ１，にダウンロー ドし、後続のデータ走査用モ ジュールの選択、非選択決定： 領域の走査制御経路より主計 算機へアップロード、第２１図 のＮＡＮＤゲート１５８５参照。
停止Ｏｌ −時停 Ｃ）機械イメージを走査人力（ｂ
）止００ 経出でロード：次にＣＯＤＡ及びＣＯＤ
Ｂをロード、停止が供給さ れると開始して、機械はＤＯＮＥ 信号を出力し、状態機械を進 め、ＣＯＤＢを選択する、次の手 表 ■（続） Ｃ０ＤＡ ＣＯＤＢ 実行される動作順を
走査する。例えばメモリ 内の各々の語毎に実施する。
）止００ 経出でロード：次にＣＯＤＡ及びＣＯＤ
Ｂをロード、停止が供給さ れると開始して、機械はＤＯＮＥ 信号を出力し、状態機械を進 め、ＣＯＤＢを選択する、次の手 表 ■（続） Ｃ０ＤＡ ＣＯＤＢ 実行される動作順を
走査する。例えばメモリ 内の各々の語毎に実施する。
−時停 −時停 領域の走査データ経路を使用上００
止００シ、主計算機メモリよりＳＲＬにダウンロード；
領域から主 計算機へアッブロード； ＬＯＣＫ １３５１、どの領域にロード されたか判別。分析領域にロ ード、停止時判別。分析領域 プログム計数器トレース・ス タックからアップロード。
止００シ、主計算機メモリよりＳＲＬにダウンロード；
領域から主 計算機へアッブロード； ＬＯＣＫ １３５１、どの領域にロード されたか判別。分析領域にロ ード、停止時判別。分析領域 プログム計数器トレース・ス タックからアップロード。
コアにロード、開始するプロ
グラムアドレス決定。
コアからアップロードし、停
止中のＣＰｕコア状態復旧。
システム領域のロード／アッ
プロードでシステム領域状態
の初期化／復旧。
第２１図のＷＡＮＤゲート１５８３
及び制御経路選択を参照。
第１８図の状態遷移図に示す遷移Ｔ１−Ｔ５のプール代
数表現は下記の通りである： ＴＩ−ｌ、ＯＣＫ ＆ ＮＯＴ ＳＶＩＮＰＩ？０（１
： ＆ ＳＴＡＲＴ ＆ ＭＰＳＤＳＩＩ。
数表現は下記の通りである： ＴＩ−ｌ、ＯＣＫ ＆ ＮＯＴ ＳＶＩＮＰＩ？０（１
： ＆ ＳＴＡＲＴ ＆ ＭＰＳＤＳＩＩ。
Ｔ２−ＣＯＤＥＡ＆ ＮＯＴ ＳＷＩＮＰＲＯＧ ＆
（（１？［：ＶＴＩ−１＆ ＤＯＮＥ）＋（（ＥＭＵ１
＋ＲＭＬＩＯ） ＆ ＲＥＶＴＯ−ｌ）”＜Ｔ？ｌ：Ｉ
ＶＴ２−１ ＆ＣＮ丁ＢＲＶ）＋（ＲＥＶＴ３−１））
Ｔ３−ＣＯＤＥＢ ＆ ＥＣＩｊＳＥＬ ＆ ＳＴＡＲ
ＴＴ４−ＣＯＤＥＡ ＆ ＥＤすＳＩＥＬ ＆ ＳＴＡ
ＲＴＴ５−ＣＯＤＥＢ ＆ ＮＯＴＳＷＩＮＦＩ？ＯＧ
＆ ＳＴＡＲＴ＆ ＭＰＳＤＳＩ：ＬＣＰＵは運転信
号（ＲＵＮ）を具備しているが、この後縁はＤＯＮＥと
名付けられＴ２の式で使用されている。
（（１？［：ＶＴＩ−１＆ ＤＯＮＥ）＋（（ＥＭＵ１
＋ＲＭＬＩＯ） ＆ ＲＥＶＴＯ−ｌ）”＜Ｔ？ｌ：Ｉ
ＶＴ２−１ ＆ＣＮ丁ＢＲＶ）＋（ＲＥＶＴ３−１））
Ｔ３−ＣＯＤＥＢ ＆ ＥＣＩｊＳＥＬ ＆ ＳＴＡＲ
ＴＴ４−ＣＯＤＥＡ ＆ ＥＤすＳＩＥＬ ＆ ＳＴＡ
ＲＴＴ５−ＣＯＤＥＢ ＆ ＮＯＴＳＷＩＮＦＩ？ＯＧ
＆ ＳＴＡＲＴ＆ ＭＰＳＤＳＩ：ＬＣＰＵは運転信
号（ＲＵＮ）を具備しているが、この後縁はＤＯＮＥと
名付けられＴ２の式で使用されている。
ＳＷＩＮＰＲＯＧはいずれかのクロック領域がクロック
切り替えの途中にあることを示している。
切り替えの途中にあることを示している。
ＳＴＡＲＴはＩＤＬＥ状態に入る第二クロック周期で設
定され、装置の走査データまたは制御経路の選択がなさ
れる。
定され、装置の走査データまたは制御経路の選択がなさ
れる。
べつの口菓で言えば、コード状態機械１３８１は、第１
８図に示すＬＯＣＫ状態からＣＯＤＥＡ状態への遷移Ｔ
１を、ＬＯＣＫ状態にいるときに、ＳＴＡＲＴ信号が存
在し、ＭＰＳＤＳＥＬ信号が存在し、しかもクロック切
り替えが実行中でないときに行う。ＣＯＤＥＡからＣＯ
ＤＥＢ状態への遷移Ｔ２は、状態機械がＣＯＤＥＡ状態
にいて、クロック切り替えが実行中でなく、しかも事象
管理装置ｉ！１３６５がこの様な遷移要求を出したとき
に実行される。ＣＯＤＥＢからＬＯＣＫ状態への遷移Ｔ
３は、状態機械がＣＯＤＥＢ状態にいて、主計算機１１
０１がＥＣＲ要求をＪＴＡに ＩＲ１１５３にロード
し、かつＳＴＡＲＴが存在するときに実行される。ＣＯ
ＤＥＡからＬＯＣＫ状態への遷移Ｔ４は、状態機械がＣ
ＯＤＥＡ状態にいて、ＳＴＡＲＴ信号が存在し、しかも
主計算機１１０１がＥＣＲ要求をＪＴＡＧ ＩＲ１１
５３にロードしたときに実行される。ＣＯＤＥＢからＣ
ＯＤＥＡへの遷移Ｔ５は、状態機械がＣＯＤＥＢ状態に
いて、クロック切り替えが実行中でなく、ＭＰＳＤＳＥ
Ｌが能動状態でＳＴＡＲＴ信号が存在するときに実行さ
れる。
８図に示すＬＯＣＫ状態からＣＯＤＥＡ状態への遷移Ｔ
１を、ＬＯＣＫ状態にいるときに、ＳＴＡＲＴ信号が存
在し、ＭＰＳＤＳＥＬ信号が存在し、しかもクロック切
り替えが実行中でないときに行う。ＣＯＤＥＡからＣＯ
ＤＥＢ状態への遷移Ｔ２は、状態機械がＣＯＤＥＡ状態
にいて、クロック切り替えが実行中でなく、しかも事象
管理装置ｉ！１３６５がこの様な遷移要求を出したとき
に実行される。ＣＯＤＥＢからＬＯＣＫ状態への遷移Ｔ
３は、状態機械がＣＯＤＥＢ状態にいて、主計算機１１
０１がＥＣＲ要求をＪＴＡに ＩＲ１１５３にロード
し、かつＳＴＡＲＴが存在するときに実行される。ＣＯ
ＤＥＡからＬＯＣＫ状態への遷移Ｔ４は、状態機械がＣ
ＯＤＥＡ状態にいて、ＳＴＡＲＴ信号が存在し、しかも
主計算機１１０１がＥＣＲ要求をＪＴＡＧ ＩＲ１１
５３にロードしたときに実行される。ＣＯＤＥＢからＣ
ＯＤＥＡへの遷移Ｔ５は、状態機械がＣＯＤＥＢ状態に
いて、クロック切り替えが実行中でなく、ＭＰＳＤＳＥ
Ｌが能動状態でＳＴＡＲＴ信号が存在するときに実行さ
れる。
三つのクロック制御回路またはクロック切り替え器１４
１１０．１４１３．１４１５は、コード状態機械１３８
１および回路１３８３．１３９３゜１３９５．１３９７
および１４０１と連合して動作する。第１６１１および
第２２図に示す回路１４１１−１４１５はコード状態機
械１３８１で選択されたＣＯＤＡおよびＣＯＤＢレジス
タ内のＭＰＳＤコードで指令されたクロックＦＣＬにお
よびＪＣＬＫの間の遷移を監督する。コード状態機械１
３８１がレジスタＣＯＤＡまたはＣＯＤＢがその状態に
は適していないクロック源を格納していることを指摘す
ると、ＬＯＣＫレジスタ１３５１で選択されているロッ
クされていない領域に対応するクロック切り替え器１４
１１．１４１３または１４１５およびロック制御器１４
０１は、Ｎ。
１１０．１４１３．１４１５は、コード状態機械１３８
１および回路１３８３．１３９３゜１３９５．１３９７
および１４０１と連合して動作する。第１６１１および
第２２図に示す回路１４１１−１４１５はコード状態機
械１３８１で選択されたＣＯＤＡおよびＣＯＤＢレジス
タ内のＭＰＳＤコードで指令されたクロックＦＣＬにお
よびＪＣＬＫの間の遷移を監督する。コード状態機械１
３８１がレジスタＣＯＤＡまたはＣＯＤＢがその状態に
は適していないクロック源を格納していることを指摘す
ると、ＬＯＣＫレジスタ１３５１で選択されているロッ
クされていない領域に対応するクロック切り替え器１４
１１．１４１３または１４１５およびロック制御器１４
０１は、Ｎ。
ＴＧＣＴＤ（この領域のクロック不適合）信号を出して
旧状態のコードをロックし、ＳＷＩＮＰＲＯＧを能動状
態にして同期を取ってクロックを切り替える。新しいク
ロック源から新クロックパルスが少なくとも−クロック
周期倶給されると、クロック切り替え器はＧＣＴＤ信号
を出してＳＷＩＮＰＲＯＧを解除し、回路１３８３およ
び１３９７と１３７１の様な回路対が新規のｃｏ、 ｃ
ｘ制御コードを能動化された領域に通過できるようにす
るが、この点については次に第１９図から第２２図を参
照してさらに詳しく説明する。
旧状態のコードをロックし、ＳＷＩＮＰＲＯＧを能動状
態にして同期を取ってクロックを切り替える。新しいク
ロック源から新クロックパルスが少なくとも−クロック
周期倶給されると、クロック切り替え器はＧＣＴＤ信号
を出してＳＷＩＮＰＲＯＧを解除し、回路１３８３およ
び１３９７と１３７１の様な回路対が新規のｃｏ、 ｃ
ｘ制御コードを能動化された領域に通過できるようにす
るが、この点については次に第１９図から第２２図を参
照してさらに詳しく説明する。
第１９図に於いて、選択回路１３８３はふたつのＭＵＸ
１５０１および１５０３を有し、これらはそれぞれレジ
スタＣＯＤＡまたはＣＯＤＢからのｃｏ、ｃｘコードを
、第１６図のコード状態機械１３８１からの信号ＬＳＢ
に応じて選択する。
１５０１および１５０３を有し、これらはそれぞれレジ
スタＣＯＤＡまたはＣＯＤＢからのｃｏ、ｃｘコードを
、第１６図のコード状態機械１３８１からの信号ＬＳＢ
に応じて選択する。
レジスタＣＯＤＡ内のＣＯ，ＣＸ：］−ドは、ＣＯＤＡ
ＯおよびＣＯＤＡＸと示し、レジスタＣＯＤＢ内のそれ
はＣＯＤＢＯおよびＣＯＤＢＸと示す。
ＯおよびＣＯＤＡＸと示し、レジスタＣＯＤＢ内のそれ
はＣＯＤＢＯおよびＣＯＤＢＸと示す。
選択されたコードは、それぞれのＣＡＰＴＵＲＥおよび
ＨＯＬＤ入力に反転器１５１１および１５１２経由で供
給される制御保持信号ＣＮＬＨＯＬＤに応じて、一対の
ＣＯ用のＳＲＬ１５０７およびＣＸ用のＳＲＬ１５０９
内に保持される。
ＨＯＬＤ入力に反転器１５１１および１５１２経由で供
給される制御保持信号ＣＮＬＨＯＬＤに応じて、一対の
ＣＯ用のＳＲＬ１５０７およびＣＸ用のＳＲＬ１５０９
内に保持される。
ｓｉｔ、１５０７および１５０９は、状態機械がＣＯＤ
ＥＢ状態へのＴ２遷移を行っているときに選択されるＣ
ＯＤＢに新規のコードをラッチする。
ＥＢ状態へのＴ２遷移を行っているときに選択されるＣ
ＯＤＢに新規のコードをラッチする。
しかしながら新規コードは即座にその予定された領域に
送られるわけでは無い。第１番目にこれは回路１５１４
でチェックされ、コードが機能クロックＦＣＬＫまたは
試験クロックＪＣＬＫを含んでいるかの判定がなされる
。言葉を変えれば、回路は自分０身でどのクロックが必
要とされているかを都合良く判断し、クロック要求を定
義する使用者が設定しなければならない付加ビットを必
要とはしない。この説明用の実施例に於いて、囲路１５
１４ｇｌＯＲゲートテあッテ、ＣＯおよびＣＸが共に低
信号の時に（ＭＰＳＤコードでは一時停止）試験クロッ
クＪＣＬＫを選択する。（ＭＰＳＤコードピットＣ１は
、第２１図のＮＡＮＤ論理回路１５６３，１５７３．１
５８１．１５８５によって１に設定されている。）回路
１５１４からのクロック要求はＳＲＬ１５１３内にＣＮ
ＬＨＯＬＤに応じて保持され、ＳＲＬ１５１３はクロッ
ク選択出力ｎｅｌｋｓｅｌをロック制御器１４０１およ
び第１６図の各々の回路１３９３．１３９５および１３
９７に対して発生する。
送られるわけでは無い。第１番目にこれは回路１５１４
でチェックされ、コードが機能クロックＦＣＬＫまたは
試験クロックＪＣＬＫを含んでいるかの判定がなされる
。言葉を変えれば、回路は自分０身でどのクロックが必
要とされているかを都合良く判断し、クロック要求を定
義する使用者が設定しなければならない付加ビットを必
要とはしない。この説明用の実施例に於いて、囲路１５
１４ｇｌＯＲゲートテあッテ、ＣＯおよびＣＸが共に低
信号の時に（ＭＰＳＤコードでは一時停止）試験クロッ
クＪＣＬＫを選択する。（ＭＰＳＤコードピットＣ１は
、第２１図のＮＡＮＤ論理回路１５６３，１５７３．１
５８１．１５８５によって１に設定されている。）回路
１５１４からのクロック要求はＳＲＬ１５１３内にＣＮ
ＬＨＯＬＤに応じて保持され、ＳＲＬ１５１３はクロッ
ク選択出力ｎｅｌｋｓｅｌをロック制御器１４０１およ
び第１６図の各々の回路１３９３．１３９５および１３
９７に対して発生する。
回路１３９３．１３９５および１３９７ （第１９図に
は１３９３しか示されていない）は同じよ）に、ＭＰＳ
Ｄ命令コードＣＯおよびＣＸに対するＳＲＬ１５１７．
１５１９とクロック制御信号を保持するためのＳＲＬ１
５２３とを有する。これらの回路は以前に入力されたＭ
ＰＳＤ命令およびクロック選択情報を全ての領域を制御
するために保持している。どれか一つの領域が更新され
るときには、対応する一つの回路１３９３．１３９５ま
たは１３９７が更新され、その一方で残りのふたつはギ
の情報を維持する。ＳＲＬ１４５５゜１５１９および１
５２３の各々の人力は、対応するＳＲＬ１５０７．１５
０９および１５１３の出力に接続されている。回路１３
８３からのデータは、ＬＯＣＫ信号ＬＯＣＫＳ、ＬＯＣ
ＫＣまたはＬＯＣＫＡによって非ロック状態になってい
ることで選択されている回路１３９３，１３９５または
１３９７の内の一つに送り込まれる。さらにしＯＣＫ１
３５１が特定のまたは全ての領域を瞬時にロックしたり
ロック解除をしたり出来ることは明かであろう。一つ以
上の走査が必要とされた場合には、ビットは好適に設定
され、主計算機１１０１は第１２図に示す全ての連結さ
れた領域を瞬時に更新できる。
は１３９３しか示されていない）は同じよ）に、ＭＰＳ
Ｄ命令コードＣＯおよびＣＸに対するＳＲＬ１５１７．
１５１９とクロック制御信号を保持するためのＳＲＬ１
５２３とを有する。これらの回路は以前に入力されたＭ
ＰＳＤ命令およびクロック選択情報を全ての領域を制御
するために保持している。どれか一つの領域が更新され
るときには、対応する一つの回路１３９３．１３９５ま
たは１３９７が更新され、その一方で残りのふたつはギ
の情報を維持する。ＳＲＬ１４５５゜１５１９および１
５２３の各々の人力は、対応するＳＲＬ１５０７．１５
０９および１５１３の出力に接続されている。回路１３
８３からのデータは、ＬＯＣＫ信号ＬＯＣＫＳ、ＬＯＣ
ＫＣまたはＬＯＣＫＡによって非ロック状態になってい
ることで選択されている回路１３９３，１３９５または
１３９７の内の一つに送り込まれる。さらにしＯＣＫ１
３５１が特定のまたは全ての領域を瞬時にロックしたり
ロック解除をしたり出来ることは明かであろう。一つ以
上の走査が必要とされた場合には、ビットは好適に設定
され、主計算機１１０１は第１２図に示す全ての連結さ
れた領域を瞬時に更新できる。
単純に設定されるｃｏ、ｃｘコードは、領域に送られる
際にークロック周期分遅れるので、表のＣｌ、Ｃｏ、Ｃ
Ｘに暗黙に定められているクロック情報はそれらのコー
ドが実際に（ＪＦ、給される前に検査し実行する事がで
きる。もしも実行する必要がある場合は、切り替え実行
中ＳＷＩＮＰＲＯＧ信号はクロックの切り替えが完了す
るまで、コードの供給を制限する。
際にークロック周期分遅れるので、表のＣｌ、Ｃｏ、Ｃ
Ｘに暗黙に定められているクロック情報はそれらのコー
ドが実際に（ＪＦ、給される前に検査し実行する事がで
きる。もしも実行する必要がある場合は、切り替え実行
中ＳＷＩＮＰＲＯＧ信号はクロックの切り替えが完了す
るまで、コードの供給を制限する。
第２０図に於いて、ロック制陣回路１４０１は三つのＯ
Ｒゲート１５３１．１５３３および１５３５をＨし、各
々の第１人力はそれぞれ第１６図のＬＯＣＫレジスタ１
３５１からの線路ＬＯＣＫＲＱＳ、ＬＯＣＫＲＱＡおよ
びＬＯＣＫＲＱＣに接続されており、その出力はそれぞ
れ第１６図および第１９図の線路ＬＯＣＫＳ、−ＬＯＣ
ＫＡおよびＬＯＣＫＣに接続されている。これら三つの
ＯＲゲートの第２人力は共に一つのＯＲゲート１５４１
に接続されている。ＯＲゲート１５４１の第１人力はＡ
ＮＤゲー）１５４３の出力に接続されている。ＯＲゲー
ト１５４１の第２人力は第１１図のＳＲＬ１４５５の出
力に接続されている。ＡＮＤゲートはふたつの人力を有
し、ＳＷＩＮＰＲＯＧとｎｃｌｋｓｃｌに接続されてい
る。この様に、ＬＯＣＫレジスタ１３５１のビットはビ
ットが領域のロックを要求しているときには（試験クロ
ックＪＣＬＫのみ）その他の全ての信号を無効にする。
Ｒゲート１５３１．１５３３および１５３５をＨし、各
々の第１人力はそれぞれ第１６図のＬＯＣＫレジスタ１
３５１からの線路ＬＯＣＫＲＱＳ、ＬＯＣＫＲＱＡおよ
びＬＯＣＫＲＱＣに接続されており、その出力はそれぞ
れ第１６図および第１９図の線路ＬＯＣＫＳ、−ＬＯＣ
ＫＡおよびＬＯＣＫＣに接続されている。これら三つの
ＯＲゲートの第２人力は共に一つのＯＲゲート１５４１
に接続されている。ＯＲゲート１５４１の第１人力はＡ
ＮＤゲー）１５４３の出力に接続されている。ＯＲゲー
ト１５４１の第２人力は第１１図のＳＲＬ１４５５の出
力に接続されている。ＡＮＤゲートはふたつの人力を有
し、ＳＷＩＮＰＲＯＧとｎｃｌｋｓｃｌに接続されてい
る。この様に、ＬＯＣＫレジスタ１３５１のビットはビ
ットが領域のロックを要求しているときには（試験クロ
ックＪＣＬＫのみ）その他の全ての信号を無効にする。
しかしながらレジスタ１３５１がいずれか一つまたはい
くつかの領域をロック解除（これらの各々の領域に機能
クロックＦＣＬＫを要求）する場合は、これら各々の領
域は内部的に遅れを含むＳＲＬ１４５５のロックＭＳＢ
出力、または切り替え実行中信号ＳＷＩＮＰＲＯＧとク
ロック選択ｎｃｌｋｓｅｌ高信号との論理積信号のいず
れかによってロックされる。ロック解除されている全て
の領−域はさらに別の選択回路を必要とする事無くロッ
クされるが、これはＯＲゲート１５４１がロック要求を
無差別に全ての三つのＯＲゲート１５３１゜１５３３お
よび１５３５に送るからである。
くつかの領域をロック解除（これらの各々の領域に機能
クロックＦＣＬＫを要求）する場合は、これら各々の領
域は内部的に遅れを含むＳＲＬ１４５５のロックＭＳＢ
出力、または切り替え実行中信号ＳＷＩＮＰＲＯＧとク
ロック選択ｎｃｌｋｓｅｌ高信号との論理積信号のいず
れかによってロックされる。ロック解除されている全て
の領−域はさらに別の選択回路を必要とする事無くロッ
クされるが、これはＯＲゲート１５４１がロック要求を
無差別に全ての三つのＯＲゲート１５３１゜１５３３お
よび１５３５に送るからである。
第２１図で同一回路１３７１，１３７３および１３７５
（１３７１のみ図示）は、それぞれ回路１３９７．１
３９５および１３９３に接続されている。例えば第１９
図のＳＲＬ１５１７出力およびＳＲＬ１５１９出力は２
本の線路１３９８によって、第２１図の回路１３７１の
ＮＡＮＤゲート１５５１および１５５３の各々の第１人
力に接続されている。回路１３７１はシステム領域に対
する三ツノＭＰ Ｓ Ｄ＄Ｉｌｉｍｌｊ号（ＳＣＯ，Ｓ
ＣＩ、ＳＣＸ）を三つのＮＡＮＤゲー）１５６１．１５
６３および１５６５の出力から供給する。各々のＮＡＮ
Ｄゲート１５５１および１５５３の出力はそれぞれＮＡ
ＮＤゲート１５６５および１５６１の入力に接続されて
いる。ＪＭＯＤＥ−００の時、コード変換論理ブロック
１２０５は活動化されて、第７図および第１６図に示す
三本の線路ＴＭＳ。
（１３７１のみ図示）は、それぞれ回路１３９７．１
３９５および１３９３に接続されている。例えば第１９
図のＳＲＬ１５１７出力およびＳＲＬ１５１９出力は２
本の線路１３９８によって、第２１図の回路１３７１の
ＮＡＮＤゲート１５５１および１５５３の各々の第１人
力に接続されている。回路１３７１はシステム領域に対
する三ツノＭＰ Ｓ Ｄ＄Ｉｌｉｍｌｊ号（ＳＣＯ，Ｓ
ＣＩ、ＳＣＸ）を三つのＮＡＮＤゲー）１５６１．１５
６３および１５６５の出力から供給する。各々のＮＡＮ
Ｄゲート１５５１および１５５３の出力はそれぞれＮＡ
ＮＤゲート１５６５および１５６１の入力に接続されて
いる。ＪＭＯＤＥ−００の時、コード変換論理ブロック
１２０５は活動化されて、第７図および第１６図に示す
三本の線路ＴＭＳ。
ＴＤＩおよびＴＤＯ上のコードを変換し、ふたつの反転
出力ＴＣＯ−およびＴＣＸ−を各々のＮＡＮＤゲート１
５６１および１５６５の入力に供給する。このブロック
１２０５は反転ＯＲ回路１５７１経由で第１６図のＪＭ
ＯＤＥレジスタのふたつのビットから供給される信号で
能動状態とされる。この様にコード変換論理ブロック１
２０５は、表 のＭＰＳＤコード以外に三本の線路で与
えられる試験可能コード計画からもＭＰＳＤコードに変
換するのでシステムの柔軟性と適応性とが増加する。
出力ＴＣＯ−およびＴＣＸ−を各々のＮＡＮＤゲート１
５６１および１５６５の入力に供給する。このブロック
１２０５は反転ＯＲ回路１５７１経由で第１６図のＪＭ
ＯＤＥレジスタのふたつのビットから供給される信号で
能動状態とされる。この様にコード変換論理ブロック１
２０５は、表 のＭＰＳＤコード以外に三本の線路で与
えられる試験可能コード計画からもＭＰＳＤコードに変
換するのでシステムの柔軟性と適応性とが増加する。
ＪＭＯＤＥＩまたはＪＭＯＤＥＯビットが高位にある時
にはクード変換は使用禁止である。代わりに、例えばＪ
ＭＯＤＥ１ビットが高位の時は、各々のＮＡＮＤゲート
１５５１および１５５３の第２人力の条件が満たされる
。両方のＪＭＯＤＥビットが共に高位の時は、ＮＡＮＤ
ゲート１５７３はＳＴＲＡＰ状態（装置の実行を許可し
、効果的にエミュレーシヨンおよび試験可能機能を使用
禁止とする）を表す低位信号を出力する。この低位信号
は三つの全てのＮＡＮＤゲート１５６１゜１５６３およ
び１５６５の出力を高位とし、これは機能実行を表す１
１１”ＭＰＳＤ制御コードフに対応する。
にはクード変換は使用禁止である。代わりに、例えばＪ
ＭＯＤＥ１ビットが高位の時は、各々のＮＡＮＤゲート
１５５１および１５５３の第２人力の条件が満たされる
。両方のＪＭＯＤＥビットが共に高位の時は、ＮＡＮＤ
ゲート１５７３はＳＴＲＡＰ状態（装置の実行を許可し
、効果的にエミュレーシヨンおよび試験可能機能を使用
禁止とする）を表す低位信号を出力する。この低位信号
は三つの全てのＮＡＮＤゲート１５６１゜１５６３およ
び１５６５の出力を高位とし、これは機能実行を表す１
１１”ＭＰＳＤ制御コードフに対応する。
ＮＡＮＤゲート１５６３はさらにＮＡＮＤゲート１５８
１の出力に接続された人力を有し、このＮ Ａ ＮＤゲ
ート１５８１のふたつの人力はそれぞれ各々ふたつのＮ
ＡＮＤゲート１５８３および１５８５の出力に接続され
ている。ＮＡＮＤゲート１５８５の出力はまたＮＡＮＤ
ゲート１５６１の一つの人力にも接続されている。低位
活性線路ＬＯＣＫＳ−は、特定の領域（ここではシステ
ム）がロック解除（ＪＣＬＫ選択）される時に、ＮＡＮ
Ｄゲート１５８３および１５８５の一つの入力条件を満
足する。第７図のＴＡＰ１１５１が第７Ａ図に示す走査
入力のＪＳＤＡＴ状態にいるとき、ＴＡＰからの線路Ｊ
ＳＤＡＴは第２１図に於いて高位となって、両方のＮＡ
ＮＤゲート１５８３および１５８５の一つの入力条件を
満足する。
１の出力に接続された人力を有し、このＮ Ａ ＮＤゲ
ート１５８１のふたつの人力はそれぞれ各々ふたつのＮ
ＡＮＤゲート１５８３および１５８５の出力に接続され
ている。ＮＡＮＤゲート１５８５の出力はまたＮＡＮＤ
ゲート１５６１の一つの人力にも接続されている。低位
活性線路ＬＯＣＫＳ−は、特定の領域（ここではシステ
ム）がロック解除（ＪＣＬＫ選択）される時に、ＮＡＮ
Ｄゲート１５８３および１５８５の一つの入力条件を満
足する。第７図のＴＡＰ１１５１が第７Ａ図に示す走査
入力のＪＳＤＡＴ状態にいるとき、ＴＡＰからの線路Ｊ
ＳＤＡＴは第２１図に於いて高位となって、両方のＮＡ
ＮＤゲート１５８３および１５８５の一つの入力条件を
満足する。
ＮＡＮＤゲー）１５８３および１５８５の役割は、特に
主計算機１１０１がＴＭＳ信号を送信してＴＡＰをデー
タ走査ＪＳＤＡＴ状態としたときに、ＭｐｓＤ制御コー
ドの上位２ビットＣ１およびＣＯ（システム領域ではＳ
ＣＩ、ＳＣＯ）を決定することであり、これによって主
＝１′算機１１０１が第１の場合はＭＰＳＤデータをま
た第２の場合はＭＰＳＤ制御ビットを要求していること
を回路に知らせる。第１の場合はＪＳＤＡＴＡ状態にあ
りＩＲ１１５３には主計算機１１０１からＭＰＳＤデー
タ選択が既にロードされており、これは第１１図のＭＰ
ＳＤ経路１２５２を選択する。この動作例ではシステム
領域は、たまたまロックされるが走査が行えるようにロ
ック解除されていなければならない。第２１図に於いて
、線路ＭＰＳＤＤＡＴＡは高位ニマたＭＰＳＤｌ、ｌＪ
ｉｌＳＲＬは走査経路として要求されていないのでＭＰ
ＳＤ ＣＯＮＴＲＯＬは低位となる。ＮＡＮＤゲート
１５８３出力は低となって、ＮＡＮＤゲート１５８１出
力を高にする。ＴＡＰはＳＴＲＡＰ状態には居ないので
、ＪＳＴＡＲＡＰ−はＮＡＮＤゲート１５６３に高位入
力を与え、ＳＣＩを低位とする。
主計算機１１０１がＴＭＳ信号を送信してＴＡＰをデー
タ走査ＪＳＤＡＴ状態としたときに、ＭｐｓＤ制御コー
ドの上位２ビットＣ１およびＣＯ（システム領域ではＳ
ＣＩ、ＳＣＯ）を決定することであり、これによって主
＝１′算機１１０１が第１の場合はＭＰＳＤデータをま
た第２の場合はＭＰＳＤ制御ビットを要求していること
を回路に知らせる。第１の場合はＪＳＤＡＴＡ状態にあ
りＩＲ１１５３には主計算機１１０１からＭＰＳＤデー
タ選択が既にロードされており、これは第１１図のＭＰ
ＳＤ経路１２５２を選択する。この動作例ではシステム
領域は、たまたまロックされるが走査が行えるようにロ
ック解除されていなければならない。第２１図に於いて
、線路ＭＰＳＤＤＡＴＡは高位ニマたＭＰＳＤｌ、ｌＪ
ｉｌＳＲＬは走査経路として要求されていないのでＭＰ
ＳＤ ＣＯＮＴＲＯＬは低位となる。ＮＡＮＤゲート
１５８３出力は低となって、ＮＡＮＤゲート１５８１出
力を高にする。ＴＡＰはＳＴＲＡＰ状態には居ないので
、ＪＳＴＡＲＡＰ−はＮＡＮＤゲート１５６３に高位入
力を与え、ＳＣＩを低位とする。
ＮＡＮＤゲート１５６１０の全ての入力が高位となりＳ
ＣＯを低位とする。ＳＣ１，ＳＣＯ−０，４０は、この
領域のＭＰＳＤデータ走査を定義するが、これこそが要
求されていた内容である。
ＣＯを低位とする。ＳＣ１，ＳＣＯ−０，４０は、この
領域のＭＰＳＤデータ走査を定義するが、これこそが要
求されていた内容である。
第２の場合は、主計算機１１０１はＩＲ１１５３にＭＰ
ＳＤｕ４１１経路選択をロードしているので、ＩＲ１１
５３は第１の場合と同様にＭＰＳＤ経路１２５２を選択
する。しかしながらこの時、！Ｒ１１５３は第２１図の
ＭＰＳＤ ＣＯＮＴＲＯＬ線路を活性状態とし、ＭＰ
ＳＤ ＤＡＴＡ線路を低位とする。領域はロックされ
ているが走査を許すためにロック解除されなければなら
ない。ＮＡＮＤゲー）１５８３．１５８５．１５６１，
１５８１および１５６３を調べるとコードｓｅｔ、ｓＣ
ｏ−０１が発生されていることが解る。この様にして望
むＭＰＳＤ制御走査命令が領域に対して定義される。
ＳＤｕ４１１経路選択をロードしているので、ＩＲ１１
５３は第１の場合と同様にＭＰＳＤ経路１２５２を選択
する。しかしながらこの時、！Ｒ１１５３は第２１図の
ＭＰＳＤ ＣＯＮＴＲＯＬ線路を活性状態とし、ＭＰ
ＳＤ ＤＡＴＡ線路を低位とする。領域はロックされ
ているが走査を許すためにロック解除されなければなら
ない。ＮＡＮＤゲー）１５８３．１５８５．１５６１，
１５８１および１５６３を調べるとコードｓｅｔ、ｓＣ
ｏ−０１が発生されていることが解る。この様にして望
むＭＰＳＤ制御走査命令が領域に対して定義される。
以上記述したようにＣＰＵ１分析およびシステム領域の
ＭＰＳＤ走査は、走査制御または走査データコードをＪ
ＣＬＫ試験クロブクに接続されている領域の領域インタ
フェースに供給することにより、これらの領域をＪＴＡ
Ｇ環境１１４９の支配下とする事をも含んでいる。
ＭＰＳＤ走査は、走査制御または走査データコードをＪ
ＣＬＫ試験クロブクに接続されている領域の領域インタ
フェースに供給することにより、これらの領域をＪＴＡ
Ｇ環境１１４９の支配下とする事をも含んでいる。
第２２図に於いて、同様のクロック制御回路１４１１．
１４１３および１４１５ （１４１５のみ図示）はＮＡ
ＮＤゲート１６０１および１６０３を有し、これらは機
能クロックＦＣＬにおよび試験クロヴクＪＣＬＫから信
号を人力されている。
１４１３および１４１５ （１４１５のみ図示）はＮＡ
ＮＤゲート１６０１および１６０３を有し、これらは機
能クロックＦＣＬにおよび試験クロヴクＪＣＬＫから信
号を人力されている。
領域クロック出力（例えばクロック制御回路１４１５で
はＳＣＬＫ）を供給するＮＡＮＤゲート１６０５の人力
は、それぞれＮＡＮＤゲート１６０１および１６０３の
出力に接続されている。ＮＡＮＤゲート１６０１．１６
０３および１６０５は、それぞれの第２人力１６０７お
よび１６０９で制御されるクロックＭＵＸ （マルチプ
レクサ）として効果的に動作する。
はＳＣＬＫ）を供給するＮＡＮＤゲート１６０５の人力
は、それぞれＮＡＮＤゲート１６０１および１６０３の
出力に接続されている。ＮＡＮＤゲート１６０１．１６
０３および１６０５は、それぞれの第２人力１６０７お
よび１６０９で制御されるクロックＭＵＸ （マルチプ
レクサ）として効果的に動作する。
物理的にチップ１仕では、機能クロックＦＣＬにおよび
試験クロックＪＣＬＫ川のクロック線路１６１１および
１６１３と切り替え素子１６０１．１６０３．１６０５
は第１６図のアダプタ１２０３の残り部分から分離また
は絶縁されている。
試験クロックＪＣＬＫ川のクロック線路１６１１および
１６１３と切り替え素子１６０１．１６０３．１６０５
は第１６図のアダプタ１２０３の残り部分から分離また
は絶縁されている。
別の言葉で言えば、第１６図はクロック制御回路１４１
１．１４１３および１４１５とアダプタ１２０３の残り
部分とを図面上また概念的に接近した関係で示している
が、チップを設計する立場からは、チップ上で回路を物
理的に絶縁するのが好ましいと考えられている。チップ
のアダプタ部分にある回路１４１１．１４１３および１
４１５部品から導かれる制御導体は、チップ上のどこか
別の場所にあるクロック発生器および物理的な切り替え
素子へ引き回されて、各々の領域にふたつのクロックの
いずれを導くかの選択を行う。
１．１４１３および１４１５とアダプタ１２０３の残り
部分とを図面上また概念的に接近した関係で示している
が、チップを設計する立場からは、チップ上で回路を物
理的に絶縁するのが好ましいと考えられている。チップ
のアダプタ部分にある回路１４１１．１４１３および１
４１５部品から導かれる制御導体は、チップ上のどこか
別の場所にあるクロック発生器および物理的な切り替え
素子へ引き回されて、各々の領域にふたつのクロックの
いずれを導くかの選択を行う。
好適にクロック制御回路１４１１．１４１３および１４
１５は装置１１の一部または全部を機能モードで運転す
るが、このモードでは装置を実時間で正確に、それが実
現されるようにプログラムされた目的にしたがって実行
される。一方、走査はビットを直列に機械との間で送受
信する動作であり、機械状態を確立し、連続して変更さ
れる機械状態のイメージを回復する機能である。走査ク
ロックＪＣＬにはエミュレーション主計算機１１０１に
直列データを人力したり回復したりするために、好適に
使用されている。重要なことは領域にビット信号を入力
するクロックを、これらが装置１１に送られて（る速度
で領域が受１３できることである。この様にして機能ク
ロックとその他の外部クロックとの同期をとるための複
雑さが取り除かれている。
１５は装置１１の一部または全部を機能モードで運転す
るが、このモードでは装置を実時間で正確に、それが実
現されるようにプログラムされた目的にしたがって実行
される。一方、走査はビットを直列に機械との間で送受
信する動作であり、機械状態を確立し、連続して変更さ
れる機械状態のイメージを回復する機能である。走査ク
ロックＪＣＬにはエミュレーション主計算機１１０１に
直列データを人力したり回復したりするために、好適に
使用されている。重要なことは領域にビット信号を入力
するクロックを、これらが装置１１に送られて（る速度
で領域が受１３できることである。この様にして機能ク
ロックとその他の外部クロックとの同期をとるための複
雑さが取り除かれている。
また回路は、低い走査速度でのビット毎同期伝送もサポ
ート出来る。ビット毎伝送では、試験クロック周期はＦ
ＣＬＫ機能クロックよりも低速となる。ＦＣＬＫのパル
ス幅に相当する、−クロック幅パルスは次に走査信号と
ＡＮＤをとられるかまたは、第２２Ａ図内のそれと入れ
換えられる。
ート出来る。ビット毎伝送では、試験クロック周期はＦ
ＣＬＫ機能クロックよりも低速となる。ＦＣＬＫのパル
ス幅に相当する、−クロック幅パルスは次に走査信号と
ＡＮＤをとられるかまたは、第２２Ａ図内のそれと入れ
換えられる。
さらに第２２図に於いて、線路１６０７および１６０９
がそれぞれ高位、および低位であって機能クロックＦＣ
ＬＫを選択していると仮定すると、回路は領域切り替え
クロック選択ＤＳＣＳ−が高位に居て不活性状態である
ことによって安定化されている。第１９図のＳＲＬ１５
２３は試験クロブクＪＣＬＫを選択するために、ＤＳＣ
Ｓ−を低位として活性化するように駆動される。ＧＣＴ
Ｄ信号は三つのＮＡＮＤゲート１６２１．１６２３およ
び１６２５回路網で開時に低位に落とされる。
がそれぞれ高位、および低位であって機能クロックＦＣ
ＬＫを選択していると仮定すると、回路は領域切り替え
クロック選択ＤＳＣＳ−が高位に居て不活性状態である
ことによって安定化されている。第１９図のＳＲＬ１５
２３は試験クロブクＪＣＬＫを選択するために、ＤＳＣ
Ｓ−を低位として活性化するように駆動される。ＧＣＴ
Ｄ信号は三つのＮＡＮＤゲート１６２１．１６２３およ
び１６２５回路網で開時に低位に落とされる。
ＤＳＣＳ−は、ＮＡＮＤゲート１６２１の一つの人力に
接続され、その補数！１反転器１６２７を介してＮＡＮ
Ｄゲー）１６２３の一つの人力に接続されている。ＮＡ
ＮＤゲート１６２１および１６２３の第２人力はそれぞ
れ線路１６０７および１６０９に接続されている。ＮＡ
ＮＤゲート１６２１および１６２３の出力は、ＮＡＮＤ
ゲート１６２５の入力に接続されており、これはＧＣＴ
Ｄ出力を発生する。
接続され、その補数！１反転器１６２７を介してＮＡＮ
Ｄゲー）１６２３の一つの人力に接続されている。ＮＡ
ＮＤゲート１６２１および１６２３の第２人力はそれぞ
れ線路１６０７および１６０９に接続されている。ＮＡ
ＮＤゲート１６２１および１６２３の出力は、ＮＡＮＤ
ゲート１６２５の入力に接続されており、これはＧＣＴ
Ｄ出力を発生する。
今ＤＳＣＳ−が低位に居て活性状態にあるので、反転器
１６２７は高位信号を発生し、これはＮ。
１６２７は高位信号を発生し、これはＮ。
Ｒゲート１６２９の出力を低位状態とする。この低位信
号は直列接続されたＤフリップフロップ１６３１および
１６３３を機能クロックＦＣＬＫの２周期で伝搬し、線
路１６０７を低位状態としてＦＣＬＫをｕｉ域から遮断
する。しかしながら試験クロックＪＣＬには未だ領域に
は供給されていない。線路１６０７が低位となったこと
で、ＪＣＬＫ選択の目的で用意されているＮＯＲゲート
１６３９の条件が満たされる。ＤＳＣＳ−が低位で活性
状態に居るため、ＮＯＲゲート１６３９出力は高位信号
となる。この高位信号は直列接続されたＤフリップフロ
ップ１６４１および１６４３を試験クロックＪＣＬＫの
２周期で伝搬し、線路１６０９を高位状態として試験ク
ロックＪＣＬＫをＮＡＮＤゲート１６０５経由で領域に
通す。線路１６０９が高位となることによって、同時に
ＮＡＮＤゲート１６２３の出力を低位とし、ＧＣＴＤ出
力を高位として［本領域のクロック正常］信号を出力す
る。ＪＣＬＫからＦＣＬＫへの切り替えは第２２図の回
路での過程を同じように逆に進めることで実現出来る。
号は直列接続されたＤフリップフロップ１６３１および
１６３３を機能クロックＦＣＬＫの２周期で伝搬し、線
路１６０７を低位状態としてＦＣＬＫをｕｉ域から遮断
する。しかしながら試験クロックＪＣＬには未だ領域に
は供給されていない。線路１６０７が低位となったこと
で、ＪＣＬＫ選択の目的で用意されているＮＯＲゲート
１６３９の条件が満たされる。ＤＳＣＳ−が低位で活性
状態に居るため、ＮＯＲゲート１６３９出力は高位信号
となる。この高位信号は直列接続されたＤフリップフロ
ップ１６４１および１６４３を試験クロックＪＣＬＫの
２周期で伝搬し、線路１６０９を高位状態として試験ク
ロックＪＣＬＫをＮＡＮＤゲート１６０５経由で領域に
通す。線路１６０９が高位となることによって、同時に
ＮＡＮＤゲート１６２３の出力を低位とし、ＧＣＴＤ出
力を高位として［本領域のクロック正常］信号を出力す
る。ＪＣＬＫからＦＣＬＫへの切り替えは第２２図の回
路での過程を同じように逆に進めることで実現出来る。
一般的な問題に戻って、開発システムの機能は、バス伝
送状態の分析、機械の状態の検査及び修正、利用者作成
プログラムの実行、周辺機器動作の監視および記憶装置
の読みとりおよび書き込み機能とで構成されている。基
本的な機能のセットはＭＰＳＤで提供されており、付加
機能はＪＴＡＧ前処理装置がシステムに追加されれば捕
われるように考慮されている。
送状態の分析、機械の状態の検査及び修正、利用者作成
プログラムの実行、周辺機器動作の監視および記憶装置
の読みとりおよび書き込み機能とで構成されている。基
本的な機能のセットはＭＰＳＤで提供されており、付加
機能はＪＴＡＧ前処理装置がシステムに追加されれば捕
われるように考慮されている。
提出された実施例に於いて、モード駆動停止と呼ばれる
機能はここでは、六つの停＋）−モードの一つを確定し
て復号器回路に供給し、これらの特定モードのいずれが
選択されたかに応じて、停止の特定のタイプが先に述べ
たように実現される。モード駆動停止による改善は次の
理由で特に著しい、すなわち例えば開発技術とは周辺機
器のシミュレーションを行っているときに、プロセッサ
をひとつの方法でシャットダウン出来るし、エミュｌｚ
−シａンの中断をする場合は別のやり方でプロセッサ
を停止できる。例えばエミュレーションを中断する場合
、ＣＰＵを停止することは必要であるが、周辺機器まで
も停止することは望ましくない。エミュレーション計数
器は好適に計数を継続して第２図の対象回路基板１０４
３上でのサンプル収集周期を正しくしておくのが良いが
、一情報を走査しサンプル間の並列アクセスを行えるよ
うにするために、ＣＰＵは停止するのが望ましい。一方
、クロックを歩進させる場合は、全ての領域を停止する
のが望ましい。また周辺機器のシミュレーションを行う
場合は、周辺機器が模擬されている訳なので全ての領域
を停止するのが望ましい。
機能はここでは、六つの停＋）−モードの一つを確定し
て復号器回路に供給し、これらの特定モードのいずれが
選択されたかに応じて、停止の特定のタイプが先に述べ
たように実現される。モード駆動停止による改善は次の
理由で特に著しい、すなわち例えば開発技術とは周辺機
器のシミュレーションを行っているときに、プロセッサ
をひとつの方法でシャットダウン出来るし、エミュｌｚ
−シａンの中断をする場合は別のやり方でプロセッサ
を停止できる。例えばエミュレーションを中断する場合
、ＣＰＵを停止することは必要であるが、周辺機器まで
も停止することは望ましくない。エミュレーション計数
器は好適に計数を継続して第２図の対象回路基板１０４
３上でのサンプル収集周期を正しくしておくのが良いが
、一情報を走査しサンプル間の並列アクセスを行えるよ
うにするために、ＣＰＵは停止するのが望ましい。一方
、クロックを歩進させる場合は、全ての領域を停止する
のが望ましい。また周辺機器のシミュレーションを行う
場合は、周辺機器が模擬されている訳なので全ての領域
を停止するのが望ましい。
したがって、開発システム機能は、ＣＰＵを停ｄ−，さ
せ、分析、コア、周辺機器、記憶ＶｔＷｔおよびインタ
フェース情報にアクセスするインタフェースを介して利
用できる基本機能によって組み込まれている。
せ、分析、コア、周辺機器、記憶ＶｔＷｔおよびインタ
フェース情報にアクセスするインタフェースを介して利
用できる基本機能によって組み込まれている。
実行の同時性の問題は、システムがＣＰＵコアは停止さ
せるがその他のシステム部分、周辺機器、記憶装置およ
びインタフェースの運転は継続するようにプログラムさ
れている時に存在する。
せるがその他のシステム部分、周辺機器、記憶装置およ
びインタフェースの運転は継続するようにプログラムさ
れている時に存在する。
第１４図に於いて、停止モードはエミュレーション期間
の始まりのところで指定されている。これらは装置の運
転モードを全期間に対して指定する。運転モードは分離
されたエミュレーションモードレジスタまたはモジュー
ル１３１１の内部に指定されているが、これはＣＰＵコ
アが停止中に走査されロードされている。この特徴的な
モードにはモード駆動停＋１−が含まれる。
の始まりのところで指定されている。これらは装置の運
転モードを全期間に対して指定する。運転モードは分離
されたエミュレーションモードレジスタまたはモジュー
ル１３１１の内部に指定されているが、これはＣＰＵコ
アが停止中に走査されロードされている。この特徴的な
モードにはモード駆動停＋１−が含まれる。
一葉を変えれば、動作モードは装置の停止Ｉ〕が実行さ
れたときにチップが表す特性によって最初に定められる
。これらの運転モードはここではバイブフラッシュ、バ
イブステップおよびクロフクステップと呼ぶ。トラップ
可能マツプ分析機能は、トラップをかけるために停止し
、エミュレーショントラップ演算コードの実行を可能と
する。
れたときにチップが表す特性によって最初に定められる
。これらの運転モードはここではバイブフラッシュ、バ
イブステップおよびクロフクステップと呼ぶ。トラップ
可能マツプ分析機能は、トラップをかけるために停止し
、エミュレーショントラップ演算コードの実行を可能と
する。
パイプフラッシュに於いて、停止条件が検出されるとＣ
ＰＵブロックが停止する。ＣＰＵは命令の取り出しを止
めて、その時点でバイブラインの中にある全ての命令を
実行し、ＤＯＮＥ信号を第１４図のコード状態機械１３
８１に送る前に、全ての記憶装置の活動の進行を完了し
て、走査を行わせるために線路ＳＣＯＵＴ上に停止条件
信号を出力する。その他の全てのブロックは実行を継続
し、また周辺機器または記憶装置に関連してＣＰＵコア
から出ている全ての制御線は、チップが工ミュレーショ
ンモード中であれば、一度バイブラインの中が全部処理
された後は活動停止り状態を維持する。シミュレーショ
ンモードでは周辺機器はＣＰＵと共に停止すする。
ＰＵブロックが停止する。ＣＰＵは命令の取り出しを止
めて、その時点でバイブラインの中にある全ての命令を
実行し、ＤＯＮＥ信号を第１４図のコード状態機械１３
８１に送る前に、全ての記憶装置の活動の進行を完了し
て、走査を行わせるために線路ＳＣＯＵＴ上に停止条件
信号を出力する。その他の全てのブロックは実行を継続
し、また周辺機器または記憶装置に関連してＣＰＵコア
から出ている全ての制御線は、チップが工ミュレーショ
ンモード中であれば、一度バイブラインの中が全部処理
された後は活動停止り状態を維持する。シミュレーショ
ンモードでは周辺機器はＣＰＵと共に停止すする。
パイプステップに於いて、ＣＰＵブロックは停止条件が
検出された際に停止する唯一のブロックである。ＣＰＵ
はパイプラインクロック境界上で凍結し、パイプライン
は凍結し、全ての外部記憶装置へのアクセスはどこから
かＤＯＮＥ信号が供給されると、成功裏に完了する。全
ての外部記憶装置制御線は非活動状態となる。アドレス
線は書き込み可能ＷＥ−および読み取り／書き込みＲ／
Ｗ−が高位となっている時は有効のままである。
検出された際に停止する唯一のブロックである。ＣＰＵ
はパイプラインクロック境界上で凍結し、パイプライン
は凍結し、全ての外部記憶装置へのアクセスはどこから
かＤＯＮＥ信号が供給されると、成功裏に完了する。全
ての外部記憶装置制御線は非活動状態となる。アドレス
線は書き込み可能ＷＥ−および読み取り／書き込みＲ／
Ｗ−が高位となっている時は有効のままである。
このモードでＣＰＵが始動され、装置が停止されていた
間に外部記憶装置へのアクセスを実行するように指令さ
れていたとすると、処理が始まったときに先のアクセス
は外部世界に対して再開される。周辺機器または記憶装
置との通信に関係する全ての制御線は非活動状態にリセ
ットされる。
間に外部記憶装置へのアクセスを実行するように指令さ
れていたとすると、処理が始まったときに先のアクセス
は外部世界に対して再開される。周辺機器または記憶装
置との通信に関係する全ての制御線は非活動状態にリセ
ットされる。
クロックステップは装置を一つのクロック周期毎に歩進
させ；多重周期の場合は記憶装置の信号は現状を維持す
る。ＣＰＵは分析停止条件が検出されると、あらかじめ
決められているロケーションでＮＭＩ（マスク無し割り
込み）としてトラップをかける。コードの実行は継続し
、停止条件が発生された以降の全ての後続のプログラム
は、エミュレーショントラップからの復帰命令が実行さ
れるまで実行不能となる。その他の全ての領域では実行
が継続される。トラップという言葉は、プロセッサで処
理されるサブルーチンのハードウェア呼出を意味してい
る。飛び先番地は実行中のソフトウェアでは設定されず
、その代わりにプロセッサ自身の中で設定される。これ
に代わる機構はエミュレーショントラップ命令である。
させ；多重周期の場合は記憶装置の信号は現状を維持す
る。ＣＰＵは分析停止条件が検出されると、あらかじめ
決められているロケーションでＮＭＩ（マスク無し割り
込み）としてトラップをかける。コードの実行は継続し
、停止条件が発生された以降の全ての後続のプログラム
は、エミュレーショントラップからの復帰命令が実行さ
れるまで実行不能となる。その他の全ての領域では実行
が継続される。トラップという言葉は、プロセッサで処
理されるサブルーチンのハードウェア呼出を意味してい
る。飛び先番地は実行中のソフトウェアでは設定されず
、その代わりにプロセッサ自身の中で設定される。これ
に代わる機構はエミュレーショントラップ命令である。
開発中の操作として特定の命令をトラップ命令に置き換
えることが出来て、これはこの目的のためのソフトウェ
ア区切り点と呼ばれる。ソフトウェアがＲＡん１の中に
ある場合は、ソフトウェア区切り点が使用できる。ソフ
トウェアがＲＯＭの中に入っている場合は、ハードウェ
ア区切り点を用意して、ＲｏＭ中の命令コードを動的に
置き換えることが出来ないという問題を解決している。
えることが出来て、これはこの目的のためのソフトウェ
ア区切り点と呼ばれる。ソフトウェアがＲＡん１の中に
ある場合は、ソフトウェア区切り点が使用できる。ソフ
トウェアがＲＯＭの中に入っている場合は、ハードウェ
ア区切り点を用意して、ＲｏＭ中の命令コードを動的に
置き換えることが出来ないという問題を解決している。
シミュレーションバイブフラッシュに於いて、停止ｌ−
条件が検出されると、全チップを停■１−する。
条件が検出されると、全チップを停■１−する。
ＣＰＵは命令の取り出しを＋Ｔｈめで、その時点でパイ
プラインの中にある全ての命令を実行し、ＤＯＮＥ信号
を第１４図のコード状態機械１３８１に送る前に、命令
に結合されている全ての記憶装置の活動を完了して、走
査を行わせるために線路ＳＣＯＵＴ上に停止条件信号を
出力する。ＣＰＵが停止するとその他の全てのブロック
も停止する。
プラインの中にある全ての命令を実行し、ＤＯＮＥ信号
を第１４図のコード状態機械１３８１に送る前に、命令
に結合されている全ての記憶装置の活動を完了して、走
査を行わせるために線路ＳＣＯＵＴ上に停止条件信号を
出力する。ＣＰＵが停止するとその他の全てのブロック
も停止する。
停止条件が検出されるとシミュレーションは凍結し、全
チップは直ちに停止してＤＯＮＥ信号を出力する。全て
の外部制御線非活動状態となる。
チップは直ちに停止してＤＯＮＥ信号を出力する。全て
の外部制御線非活動状態となる。
シミュレーショントラップに於いて、分析停止条件が検
出されると、ＣＰＵはあらかじめ定められたロケーショ
ンでＮＭＩとしてトラップをかける；それ以外では停止
りが発生する。コードの実行は継続し、停止ｌ−条件が
発生された以降の全ての後続のプログラムは、エミュレ
ーショントラップからの復帰命令が実行されるまで実行
不能となる。
出されると、ＣＰＵはあらかじめ定められたロケーショ
ンでＮＭＩとしてトラップをかける；それ以外では停止
りが発生する。コードの実行は継続し、停止ｌ−条件が
発生された以降の全ての後続のプログラムは、エミュレ
ーショントラップからの復帰命令が実行されるまで実行
不能となる。
周辺機器の動作は、トラップが発生した時点からエミュ
レーショントラップの復帰命令が出されるまでの間中断
される。
レーショントラップの復帰命令が出されるまでの間中断
される。
プロセッサの特定の停止１−モードは既に述べたように
、第１４図のモードレジスタ１３１１で決定される。個
々のレジスタの位置、配置および、停止モードに於ける
各々のビットの走査可能性は全くフレキシブルである。
、第１４図のモードレジスタ１３１１で決定される。個
々のレジスタの位置、配置および、停止モードに於ける
各々のビットの走査可能性は全くフレキシブルである。
べっの例では特定の停止モードは五つの制御ビットＴＥ
ＳＴ、ＳＩＭ、ＥＭＵ、ＴＡＰＥＮ、およびＰＦＬＵＳ
Ｈで実行できる。今述べたビットは本実施例では分析領
域に存在する。もしも停止モードが一般的に実際上はそ
れほど頻繁には変更されないものであれば、不必要にい
ろいろな領域にビットを走査することを避けるために、
これらを分離したモードレジスタ１３１１に入れて置く
ことも可能である。別のやり方としては、種々の停止ビ
ットを第２例で記述したようにいくつかの領域に配置す
ることができる。
ＳＴ、ＳＩＭ、ＥＭＵ、ＴＡＰＥＮ、およびＰＦＬＵＳ
Ｈで実行できる。今述べたビットは本実施例では分析領
域に存在する。もしも停止モードが一般的に実際上はそ
れほど頻繁には変更されないものであれば、不必要にい
ろいろな領域にビットを走査することを避けるために、
これらを分離したモードレジスタ１３１１に入れて置く
ことも可能である。別のやり方としては、種々の停止ビ
ットを第２例で記述したようにいくつかの領域に配置す
ることができる。
シミュレー゜パイプライン
試験 シヨン フラッシュ
ＥＭＵ凍結 ０ ０ ０
２Ｘυバイブ ０ ０ １
フラッシュ
ＥＭＵ）ラップ ０ ０ ０ＳＩＮ凍結
０ １ ０゜ ＳＩＮパイプ ０ １ １ フラッシュ ＳＩＮ トラップ ０ １ ０試験凍結
１０ Ｘ エミュレーションとシミュレーション機能みとの間には
、微妙な違いがありこの概要は下記の通りであるニ ー般的に言って、エミュレーションとシミュレーション
との停止モードの間の一番の違いは、エミュレーション
ではＣＰＵコアが停止しても周辺機器論理回路は能動状
態をＩＩｖＧすることである。
０ １ ０゜ ＳＩＮパイプ ０ １ １ フラッシュ ＳＩＮ トラップ ０ １ ０試験凍結
１０ Ｘ エミュレーションとシミュレーション機能みとの間には
、微妙な違いがありこの概要は下記の通りであるニ ー般的に言って、エミュレーションとシミュレーション
との停止モードの間の一番の違いは、エミュレーション
ではＣＰＵコアが停止しても周辺機器論理回路は能動状
態をＩＩｖＧすることである。
シミュレーションモードでは周辺機器論理回路も停止す
る。
る。
バイブステップではＣＰＵをパイプステージ境界で停止
する。エミュレーションおよびシミュレーションの違い
は、どの領域がＭ Ｐ Ｓ Ｄボートに応答するように
なされているかで決定される。エミュレーションモード
では、ＣＰＵ領域のみが接続されている一方で、シミュ
レーションモードでは全ての領域が接続されている。周
辺機器およびインタフェース領域はエミュレーションモ
ードでは実行状態を継続するので、記憶装置の周期は完
全であり、周辺機器は運転を継続する。シミュレーショ
ンモードでは全ての領域が一緒に動作するので、その結
果ＣＰＵ、周辺機器、およびインタフェースは同時に凍
結する。
する。エミュレーションおよびシミュレーションの違い
は、どの領域がＭ Ｐ Ｓ Ｄボートに応答するように
なされているかで決定される。エミュレーションモード
では、ＣＰＵ領域のみが接続されている一方で、シミュ
レーションモードでは全ての領域が接続されている。周
辺機器およびインタフェース領域はエミュレーションモ
ードでは実行状態を継続するので、記憶装置の周期は完
全であり、周辺機器は運転を継続する。シミュレーショ
ンモードでは全ての領域が一緒に動作するので、その結
果ＣＰＵ、周辺機器、およびインタフェースは同時に凍
結する。
パイプフラッシュ・・・パイプフラッシュでは、ＣＰＵ
を命令境界で停止する。シミュレーションおよびエミュ
レーションモードでは共に、ＣＰＵコアが取り込んだ全
ての命令を完了するように要求し、先に述べたように要
求された凍結指令を実行する前に、バイブラインの作業
を片づける。エミュレーションモードでは周辺機器は局
部的に実行の継続を指示された場合は、実行を継続する
。シミュレーションモードでは周辺機器は停止する。
を命令境界で停止する。シミュレーションおよびエミュ
レーションモードでは共に、ＣＰＵコアが取り込んだ全
ての命令を完了するように要求し、先に述べたように要
求された凍結指令を実行する前に、バイブラインの作業
を片づける。エミュレーションモードでは周辺機器は局
部的に実行の継続を指示された場合は、実行を継続する
。シミュレーションモードでは周辺機器は停止する。
トラップ・・−トラップはＣＰＵを停止する代わりにト
ラップを行う。エミュレーションおよびシミュレーショ
ンでのトラップの違いは、シミュレーショントラップは
トラップ動作中に周辺機器領域を、エミュレーショント
ラップ復帰命令が実行されるまで停止させる。
ラップを行う。エミュレーションおよびシミュレーショ
ンでのトラップの違いは、シミュレーショントラップは
トラップ動作中に周辺機器領域を、エミュレーショント
ラップ復帰命令が実行されるまで停止させる。
ＣＰＵコアは、ＳＵＳＰＥＮＤと呼ばれる信号を発生し
、これは装置の残り部分にＣＰＵが使用者プログラムの
実行を停止したことを伝える。各各の動作モードに於け
るＳＵＳＰＥＮＤ信号の挙動は下記の通りである： ＥＭＵ凍結−・・ＣＰＵが停止すると直ちに出力される
。
、これは装置の残り部分にＣＰＵが使用者プログラムの
実行を停止したことを伝える。各各の動作モードに於け
るＳＵＳＰＥＮＤ信号の挙動は下記の通りである： ＥＭＵ凍結−・・ＣＰＵが停止すると直ちに出力される
。
ＥＭＵパイプフラッシュ
・・・ＣＰＵが停止すると直ちに出力される。
ＥＭ１１ ｝ラップ
・・・エミュレーションの為のＣＰＵ）ラップまたはモ
ード＃ｌｔ位でのＣＰＵスチップ実行または演算コード
実行時 に出力される。
ード＃ｌｔ位でのＣＰＵスチップ実行または演算コード
実行時 に出力される。
ＳＩＮ凍結−・ＣＰＵが停止仁すると直ちに出力される
。
。
ＳＩＮバイブフラッシュ
−・・ＣＰＵが停止（ＩＩＡＩ、Ｔ）すると直ちに出力
される。
される。
引麗トラップ
・・・ＣＰＵがトラップを実行すると直ちに出力され、
Ｅｍｔｒａｐ復帰命令の実行で解除される。
Ｅｍｔｒａｐ復帰命令の実行で解除される。
中断インタロプク機能に於いて、ＣＰＵは走査可能なビ
ットを有し、これはチップの残り部分に対して出力され
るＳＵＳＰＥＮＤ信号を生じさせる。ＣＰＵが停止した
ときには、ＳＵＳＰＥＮＤがコアのハードウェアによっ
てＣＰＵが再開されるまで出力される。ＣＰＵは記憶装
置動作中に実行を求められているので、走査可能インタ
ロックビット（ＳＵＳＩＬＯＣＫ）はＣＰＵ内にあり従
ってＳＵＳＰＥＮＤはソフトウェア命令で動作可能状態
に維持することができる。この様にして、ＳＵＳ ＩＬ
ＯＣには記憶装置の動作で起動される走査を、ＣＰＵが
実行できるようにする。このビットは第７Ａ図のＪＴＡ
Ｇストラップ状態に於いて、非中断（動作不能状態）に
初期化される。チップに伝達されるＳＵＳＰＥＮＤ信号
は、ＣＰＵ停止信号とＳＵＳ Ｉ ＬＯＣＫビットとの
論理和である。このビットが存在することによって、マ
グロや例えばｆｌｌｌｓ、ｆｉｎｄｓまたはダウンロー
ド支援といった様なその他のプログラムが使いやすくな
る。
ットを有し、これはチップの残り部分に対して出力され
るＳＵＳＰＥＮＤ信号を生じさせる。ＣＰＵが停止した
ときには、ＳＵＳＰＥＮＤがコアのハードウェアによっ
てＣＰＵが再開されるまで出力される。ＣＰＵは記憶装
置動作中に実行を求められているので、走査可能インタ
ロックビット（ＳＵＳＩＬＯＣＫ）はＣＰＵ内にあり従
ってＳＵＳＰＥＮＤはソフトウェア命令で動作可能状態
に維持することができる。この様にして、ＳＵＳ ＩＬ
ＯＣには記憶装置の動作で起動される走査を、ＣＰＵが
実行できるようにする。このビットは第７Ａ図のＪＴＡ
Ｇストラップ状態に於いて、非中断（動作不能状態）に
初期化される。チップに伝達されるＳＵＳＰＥＮＤ信号
は、ＣＰＵ停止信号とＳＵＳ Ｉ ＬＯＣＫビットとの
論理和である。このビットが存在することによって、マ
グロや例えばｆｌｌｌｓ、ｆｉｎｄｓまたはダウンロー
ド支援といった様なその他のプログラムが使いやすくな
る。
コアは記憶装置および周辺機器資源へのアクセスを行う
ために使用される。記憶装置の動作は、ＣＰＵ資源を使
用して好適に生成される。記憶装置へのアクセスは、適
切なＣＰＵ記憶装置アクセス命令を含むＣＰＵ状態を走
査する事により生成され、これは適切な記憶装置または
Ｉｌｏ空間へのメモリアクセスを引き起こす。これは機
械状態にバイブフラッシュビットの組、および必要な記
憶装置動作を行わせる適切な命令をパイプライン内にロ
ードして実現される。
ために使用される。記憶装置の動作は、ＣＰＵ資源を使
用して好適に生成される。記憶装置へのアクセスは、適
切なＣＰＵ記憶装置アクセス命令を含むＣＰＵ状態を走
査する事により生成され、これは適切な記憶装置または
Ｉｌｏ空間へのメモリアクセスを引き起こす。これは機
械状態にバイブフラッシュビットの組、および必要な記
憶装置動作を行わせる適切な命令をパイプライン内にロ
ードして実現される。
何らかの記憶装置の作業が開始される前に、ＳＵＳＰＥ
ＮＤビットがＣＰＵイメージの中に短時間設定され、シ
ステムの残り部分がＣＰＵが実行モードに入ったことを
検出するのを防止している。
ＮＤビットがＣＰＵイメージの中に短時間設定され、シ
ステムの残り部分がＣＰＵが実行モードに入ったことを
検出するのを防止している。
状態のロードが完了すると、ＣＰＵはＭ Ｐ Ｓ Ｄ−
時停止状態から停止状態になる。次にＣＰＵはロードさ
れた命令を実行し、あたかも正常停止ｆ順が終了したか
のようにＳＣＯＵＴに実行中であることを示す信号を設
定し、バイブが空になって命令で生成された全ての記憶
装置動作が完了したときに、ＳＣＯＵＴ上にＤＯＮＥ信
号を出力する。
時停止状態から停止状態になる。次にＣＰＵはロードさ
れた命令を実行し、あたかも正常停止ｆ順が終了したか
のようにＳＣＯＵＴに実行中であることを示す信号を設
定し、バイブが空になって命令で生成された全ての記憶
装置動作が完了したときに、ＳＣＯＵＴ上にＤＯＮＥ信
号を出力する。
バイブラインの中を走査して起動された命令を越える記
憶装置作業は発生しない。動作が終了すると、機械は停
止１−コードがＭＰＳＤボートから供給されたときに正
常停止が完了したかのような様子となり、パイプフラッ
シュビットをオンにする。
憶装置作業は発生しない。動作が終了すると、機械は停
止１−コードがＭＰＳＤボートから供給されたときに正
常停止が完了したかのような様子となり、パイプフラッ
シュビットをオンにする。
例えばメモり吐き出しまたはファイルのような多重メモ
り操作はマクロ演算を使用する。繰り返し操作は単一命
令操作を既に実現されている繰り返し操作にロードする
事で実行可能である。したがって繰り返し命令および走
査実行命令の両方をロードする必要はない。
り操作はマクロ演算を使用する。繰り返し操作は単一命
令操作を既に実現されている繰り返し操作にロードする
事で実行可能である。したがって繰り返し命令および走
査実行命令の両方をロードする必要はない。
どのような停止モードに於いても、分析領域は機能を継
続する。
続する。
命令手順および記憶装置並びにＩｌｏ操作で使用される
資源は次の通りである：プログラムメモり読み込み、プ
ログラムメモり書き込み、データメモり読み込み、デー
タメモり書き込み、Ｉｌｏ読み込み、Ｉｌｏ書き込み。
資源は次の通りである：プログラムメモり読み込み、プ
ログラムメモり書き込み、データメモり読み込み、デー
タメモり書き込み、Ｉｌｏ読み込み、Ｉｌｏ書き込み。
メモリのダウンロードを素早く実行するために、提出さ
れた実施例では好適にＣＰＵ走査経路をＨし、これはメ
モリまたはＩｌｏ処理を起動するために転送されるビッ
ト数を最少とし、特にメモり転送が１１１−語の場合効
果がある。全てのレジスタファイルがブロック転送を行
うために使用されるときには、多重走査モジュールが使
用される。
れた実施例では好適にＣＰＵ走査経路をＨし、これはメ
モリまたはＩｌｏ処理を起動するために転送されるビッ
ト数を最少とし、特にメモり転送が１１１−語の場合効
果がある。全てのレジスタファイルがブロック転送を行
うために使用されるときには、多重走査モジュールが使
用される。
短い走査経路の中に、以上述べたタイプのメモり操作を
実現するために必要な全てのＣＰＵ資源を含んでいる。
実現するために必要な全てのＣＰＵ資源を含んでいる。
繰り返し命令および補助レジスタの自動更新機能は効率
的なロード手順を実行するために好適に使用されている
。
的なロード手順を実行するために好適に使用されている
。
キャッシュがアーキテクチャの一部として採用されてい
る場合は、走査機能を介して容易にロードしたりアンロ
ードしたり出来る。これによってキャッシュが、ソフト
ウェア区切り点命令で柊ｒするマクロの設定を出来るよ
うにする。プログラム計数器およびキャッシュ管理ハー
ドウェアは、ＳＵＳＰＥＮＤビットが設定され、実行が
起動されたときにプログラムの実行がキャッシュ無しで
確実に行われるように、設定されている。これによって
高速メモり転送、ＦＴｌ、１．Ｓ、ＦＩ ＮＤＳおよび
その他のマクロ命令が実現できる。
る場合は、走査機能を介して容易にロードしたりアンロ
ードしたり出来る。これによってキャッシュが、ソフト
ウェア区切り点命令で柊ｒするマクロの設定を出来るよ
うにする。プログラム計数器およびキャッシュ管理ハー
ドウェアは、ＳＵＳＰＥＮＤビットが設定され、実行が
起動されたときにプログラムの実行がキャッシュ無しで
確実に行われるように、設定されている。これによって
高速メモり転送、ＦＴｌ、１．Ｓ、ＦＩ ＮＤＳおよび
その他のマクロ命令が実現できる。
キャッシュマクロ法の利点は、命令の結果としてはアク
セスする事の出来ない隠されたプログラムメモリを効率
的に作り出す能力がある点である。
セスする事の出来ない隠されたプログラムメモリを効率
的に作り出す能力がある点である。
都合良く、提出された実施例は単なるＪＴＡＧ境界走査
の範囲を越える同時実行性を備えている。
の範囲を越える同時実行性を備えている。
ひとつの例としてマイクロプロセッサは、非常にａ益で
あり、非常にｇ−ｌな内部情報へのアクセスを含む複雑
な応用処理を行う。ＪＴＡＧ境界走査は試験ボートを有
するので、この試験ポートは特定のチップに対する通信
を、同時にひとつまたは全てを一度に行うときにさらに
効果的に利用される。提出された実施例では命令をエミ
ュレーション制御レジスタ１２５１に送り込み、通信と
緩やかに結合して必要に応じて装置１１が実時間で実行
できるようにしている。この様にして単なる静的試験環
境が改善されて、第１６図のＣＯＤＡおよびＣＯＤＢの
様な命令をＪＴＡＧ ＩＲ１１５３にロードしそれを
復号して動作を実行することにより、上記命令に応じて
装置１１の動的運転が行えるようになる。
あり、非常にｇ−ｌな内部情報へのアクセスを含む複雑
な応用処理を行う。ＪＴＡＧ境界走査は試験ボートを有
するので、この試験ポートは特定のチップに対する通信
を、同時にひとつまたは全てを一度に行うときにさらに
効果的に利用される。提出された実施例では命令をエミ
ュレーション制御レジスタ１２５１に送り込み、通信と
緩やかに結合して必要に応じて装置１１が実時間で実行
できるようにしている。この様にして単なる静的試験環
境が改善されて、第１６図のＣＯＤＡおよびＣＯＤＢの
様な命令をＪＴＡＧ ＩＲ１１５３にロードしそれを
復号して動作を実行することにより、上記命令に応じて
装置１１の動的運転が行えるようになる。
チップクロック周期をクロック周期から導く代わりに、
提出された実施例では分析領域内に条件を設定し、次に
分析領域はそれが実時間で実行されるときに効果的にチ
ップの監視を行い、条件発生を検出してチップを停止し
エミュレーション主計算機１１０１にチップが停止した
ことを知らせる。実際第１６図に示す提出された実施例
は、エミュレーション速度設定変換器として働き、エミ
ュレーション主計算機からの命令数を、主；１算機をク
ロック周期毎の監督から開放することによって減らし、
エミュレーション主計算機よりもはるかに高速のクロッ
ク周期で運転される最新のチップに適合している。さら
に提出された実施例は周期毎制御に関して上位互換であ
るが、これは走査インタフェース配線が第７Ａ図のＳＴ
ＲＡＰ状態に於いて、変換ブロックまたは翻訳器１２０
５でＭＰＳＤ命令コードを生成するように使用できるた
めである。
提出された実施例では分析領域内に条件を設定し、次に
分析領域はそれが実時間で実行されるときに効果的にチ
ップの監視を行い、条件発生を検出してチップを停止し
エミュレーション主計算機１１０１にチップが停止した
ことを知らせる。実際第１６図に示す提出された実施例
は、エミュレーション速度設定変換器として働き、エミ
ュレーション主計算機からの命令数を、主；１算機をク
ロック周期毎の監督から開放することによって減らし、
エミュレーション主計算機よりもはるかに高速のクロッ
ク周期で運転される最新のチップに適合している。さら
に提出された実施例は周期毎制御に関して上位互換であ
るが、これは走査インタフェース配線が第７Ａ図のＳＴ
ＲＡＰ状態に於いて、変換ブロックまたは翻訳器１２０
５でＭＰＳＤ命令コードを生成するように使用できるた
めである。
提出された実施例はさらに、シミュレーション加速およ
びその他の装置デバッグ操作における使用法もある。装
置は機能クロックＦＣＬＫで実行され次に停止されて装
置の状態が復旧、監視および検証される。ＪＴＡＧ試験
可能インタフェースは、この様に刺激を走査経由で入力
し、状態単位で正確な−秒当たり１０．０００命令程度
の早さのシミュレーションを実現している。プロトタイ
プのシリコンパターンは、６桁を越える価格の試験装置
に投資すること無く容易にデバッグを完了できる。ＪＴ
ＡＧ境界走査では基板の検査にまで手を延ばすことを勧
めているが、本実施例では基板上にある各々の装置の内
部にまで到達している。
びその他の装置デバッグ操作における使用法もある。装
置は機能クロックＦＣＬＫで実行され次に停止されて装
置の状態が復旧、監視および検証される。ＪＴＡＧ試験
可能インタフェースは、この様に刺激を走査経由で入力
し、状態単位で正確な−秒当たり１０．０００命令程度
の早さのシミュレーションを実現している。プロトタイ
プのシリコンパターンは、６桁を越える価格の試験装置
に投資すること無く容易にデバッグを完了できる。ＪＴ
ＡＧ境界走査では基板の検査にまで手を延ばすことを勧
めているが、本実施例では基板上にある各々の装置の内
部にまで到達している。
装置のデバッグは、傘での内部走査状態を生成し復旧で
きるので加速されている。
きるので加速されている。
したがってエミュレーションシステムを通して機能コー
ドをダウンロード出来るという能力は、試験の分野にも
重要な示唆を与えている。利用者は自分自身で試験を行
える。提出された方法による自己試験に於いては、利川
者は装置１１内に、または装ｆ１１にアクセス可能なラ
ンダムアクセスメモり（ＲＡＭ＞を有する。利川者はＢ
ＩＳＴ（組み込み型臼己試験）と同等な長大なプログラ
ムをエミュレーションボートを通してダウンロードする
。従ってＢＩＳＴには特別なハードウェアは必要なく、
チップ上のエミュレーションハードウェアはこの付加機
能に適合するので余分な投資は不要である。利用者は試
験をエミュレーション機能を用いてダウンロード出来、
同一の試験パターンを、利川者が製造ラインで装置の実
行／非実行試験を行うときのように、直列順に実行する
ことが出来る。
ドをダウンロード出来るという能力は、試験の分野にも
重要な示唆を与えている。利用者は自分自身で試験を行
える。提出された方法による自己試験に於いては、利川
者は装置１１内に、または装ｆ１１にアクセス可能なラ
ンダムアクセスメモり（ＲＡＭ＞を有する。利川者はＢ
ＩＳＴ（組み込み型臼己試験）と同等な長大なプログラ
ムをエミュレーションボートを通してダウンロードする
。従ってＢＩＳＴには特別なハードウェアは必要なく、
チップ上のエミュレーションハードウェアはこの付加機
能に適合するので余分な投資は不要である。利用者は試
験をエミュレーション機能を用いてダウンロード出来、
同一の試験パターンを、利川者が製造ラインで装置の実
行／非実行試験を行うときのように、直列順に実行する
ことが出来る。
さらに第２３図に示すように、試験はチップ製造工程０
身にダウンロードされる。主計算機１１０１は好適に、
ウェファ−組立製造ライン１６５３の試験ヘッド１６５
１に結合されて、ウェファ−がチップに分割されたり別
の製造工程に入る前に各々のウエフｙ−１６５５上の装
置欠陥を検出する。第６図、第１１図、第１２図、第１
３図、第１４図および第１６図から第２２図に関連して
記述されている走査インタフェースは、ウェファ−上の
多数の位置１６５７の各々に顕微鏡的に具備されていて
、このウェファ−から多くのチップがそれぞれ取り出さ
れる。
身にダウンロードされる。主計算機１１０１は好適に、
ウェファ−組立製造ライン１６５３の試験ヘッド１６５
１に結合されて、ウェファ−がチップに分割されたり別
の製造工程に入る前に各々のウエフｙ−１６５５上の装
置欠陥を検出する。第６図、第１１図、第１２図、第１
３図、第１４図および第１６図から第２２図に関連して
記述されている走査インタフェースは、ウェファ−上の
多数の位置１６５７の各々に顕微鏡的に具備されていて
、このウェファ−から多くのチップがそれぞれ取り出さ
れる。
第２３図の主計算機１１０１には、試験プログラムがロ
ードされていて、制御カード１１４１および直列伝送線
１１０３を経由してウェファ−試験ヘッド１６６１と通
信を行う。試験ヘッド１６６１は、ｘ、ｙ、ｚ軸方向に
正確に位置決めされて、接触用配線１６６５をウェファ
−１６５５内の各々の四角い位置１６５７の微細な接点
部に対して確実に押しつける。位置１６５７に乗ってい
る回路は、例えば装置１１用の回路である。主計算機１
１０１とウェファ−上の装置に周辺機器を接続すること
が可能であって、これらはバス１１４８上のプリンタ１
１４３．ハードディスク１１４５およびモデム１１４７
である。
ードされていて、制御カード１１４１および直列伝送線
１１０３を経由してウェファ−試験ヘッド１６６１と通
信を行う。試験ヘッド１６６１は、ｘ、ｙ、ｚ軸方向に
正確に位置決めされて、接触用配線１６６５をウェファ
−１６５５内の各々の四角い位置１６５７の微細な接点
部に対して確実に押しつける。位置１６５７に乗ってい
る回路は、例えば装置１１用の回路である。主計算機１
１０１とウェファ−上の装置に周辺機器を接続すること
が可能であって、これらはバス１１４８上のプリンタ１
１４３．ハードディスク１１４５およびモデム１１４７
である。
第２４図に示される工程によると、作業はウェファ−組
立製造１６７１から始まり、次のステップ１６７３でウ
ェファ−１６５５は、第２３図に示す試験位置に運ばれ
る。次にステップ１６７５で試験ヘッド１６５１をＸＹ
Ｚ軸１６６３内で位置決めし、ウェファ−１６５５内に
ある次のチップに試験ヘッド１６５１を接触させる。次
のステップ１６７７で、走査自己試験パターンを試験ヘ
ッド１６５１経由でチップ内のＲＡ Ｐｖｌにダウンロ
ードする。チップは機能クロックに切り替えられステッ
プ１６７９で回路内パターン試験が実行される。次にチ
ップの装置状態が第６図の回路１１５０および１２０３
をｆｉする微笑インタフェースを通して、１６５７の場
所で走査される。信号は試験ヘッド１６５１を通って主
計算機１１０１に送られ、そこで処理されたり、データ
の蓄積がなされたり、また周辺機器に表示されたりする
。ステップ１６８３で主計算機１１０１は１６５７の場
所にあるチップに欠陥があるか否かの判断を行う。欠陥
がある場合はステップ１６８５で実行ステップ１６８７
に分岐して、ウェファ−に点状の印を付け、モして／ま
たはその欠陥内容を示すデータを記録して、回路の微細
修復作業時に有効利用する。次にステップ１６８９でも
しも全てのチップの試験が終わっていなければ作業をス
テップ１６７５に戻し、試験へラド１６５１の接点１６
６５を正確に、ウェファ−１６５５内の次の試験チップ
に移動させる。もしも全ての位置の試験が終了すると、
作業はステップ１６８９から判定ステップ１６９１に分
岐する。もしも次のウェファ−を試験する場合は操作は
ステップ１６７３に戻り別のウェファ−を試験位置に運
び、そうでない場合は工程はＥＮＤＩ６９３となる。
立製造１６７１から始まり、次のステップ１６７３でウ
ェファ−１６５５は、第２３図に示す試験位置に運ばれ
る。次にステップ１６７５で試験ヘッド１６５１をＸＹ
Ｚ軸１６６３内で位置決めし、ウェファ−１６５５内に
ある次のチップに試験ヘッド１６５１を接触させる。次
のステップ１６７７で、走査自己試験パターンを試験ヘ
ッド１６５１経由でチップ内のＲＡ Ｐｖｌにダウンロ
ードする。チップは機能クロックに切り替えられステッ
プ１６７９で回路内パターン試験が実行される。次にチ
ップの装置状態が第６図の回路１１５０および１２０３
をｆｉする微笑インタフェースを通して、１６５７の場
所で走査される。信号は試験ヘッド１６５１を通って主
計算機１１０１に送られ、そこで処理されたり、データ
の蓄積がなされたり、また周辺機器に表示されたりする
。ステップ１６８３で主計算機１１０１は１６５７の場
所にあるチップに欠陥があるか否かの判断を行う。欠陥
がある場合はステップ１６８５で実行ステップ１６８７
に分岐して、ウェファ−に点状の印を付け、モして／ま
たはその欠陥内容を示すデータを記録して、回路の微細
修復作業時に有効利用する。次にステップ１６８９でも
しも全てのチップの試験が終わっていなければ作業をス
テップ１６７５に戻し、試験へラド１６５１の接点１６
６５を正確に、ウェファ−１６５５内の次の試験チップ
に移動させる。もしも全ての位置の試験が終了すると、
作業はステップ１６８９から判定ステップ１６９１に分
岐する。もしも次のウェファ−を試験する場合は操作は
ステップ１６７３に戻り別のウェファ−を試験位置に運
び、そうでない場合は工程はＥＮＤＩ６９３となる。
装置１１に於いて、コアＣＰＵは次の機能を具備してい
る： 走査インタフェースから指示された際のストラップ機能
。
る： 走査インタフェースから指示された際のストラップ機能
。
走査インタフェースから指示された際の実行および停止
。
。
ソフトウェア区切り点またはハードウェア区切り点に達
した場合の停止。
した場合の停止。
コアクロックの走査クロックへの切り替えおよび走査準
備の選択。
備の選択。
周辺機器の始動／停止１−を行わせるための中断信号を
チップの残り部分に通報する機能。
チップの残り部分に通報する機能。
装置停止理由を表示するための記録保持機能。
割り込み発生管理機能。
区切り点およびソフトウェア割り込み発生に対するパイ
プライン管理機能で、これらが遅れを持った分岐と干渉
したりその他のパイプライン使用事態が生じたときに管
理する機能。
プライン管理機能で、これらが遅れを持った分岐と干渉
したりその他のパイプライン使用事態が生じたときに管
理する機能。
割り込み発生時に一時に一つの命令を実行し、割り込み
処理ルーチンを実行するような命令ステップ。
処理ルーチンを実行するような命令ステップ。
コアが停止ｌ−中にＣＰＵコアからメモリアクセスを生
成する機能。
成する機能。
過去のプログラムが不連続となった回数を追跡するため
のプログラム；１数器。
のプログラム；１数器。
ＣＰＵコアがコード実行中にメモリへの読みだしおよび
古き込み機能：デバッグ監視器、またはチップ上または
メモり内に存在するｓｐｏｘデバッガとの通信機能。
古き込み機能：デバッグ監視器、またはチップ上または
メモり内に存在するｓｐｏｘデバッガとの通信機能。
第２５Ａ図および第２５８図には、ＣＰＵコア領域１２
１３の回路機能のブロック図を示し、これは人力ＣＳＣ
ＩＮから供給される小さな四角で示されている一連の走
査レジスタで改善されている。走査レジスタおよび関連
するいくつかのモジュールのＭＰ Ｓ Ｄモジュール回
路の詳細構造は、図面を見やすくするために、第２５Ａ
図および第２５８図では省略している。
１３の回路機能のブロック図を示し、これは人力ＣＳＣ
ＩＮから供給される小さな四角で示されている一連の走
査レジスタで改善されている。走査レジスタおよび関連
するいくつかのモジュールのＭＰ Ｓ Ｄモジュール回
路の詳細構造は、図面を見やすくするために、第２５Ａ
図および第２５８図では省略している。
ＣＰＵコアは、プログラム計数スタック９１とは別の、
トレーススタック回路１６９５を具備することによりさ
らに改善されている。スタック９１とは異なって、トレ
ーススタック回路１６９５は、プログラム計数器の不連
続性の記録を展開し、これが容量一杯に満たされると、
ＴＲＦＵＬ、）レーススタック満杯信号を発生する。
トレーススタック回路１６９５を具備することによりさ
らに改善されている。スタック９１とは異なって、トレ
ーススタック回路１６９５は、プログラム計数器の不連
続性の記録を展開し、これが容量一杯に満たされると、
ＴＲＦＵＬ、）レーススタック満杯信号を発生する。
ハードウェア区切り点回路１６９７は、プログラムアド
レスバス１０１Ａに接続され、特定のプログラムアドレ
スまたはプログラムアドレスのあらかじめ定められた範
囲のアドレスを検出するとプログラムアドレス区切り点
信号ＢＰＰＡを発生する。
レスバス１０１Ａに接続され、特定のプログラムアドレ
スまたはプログラムアドレスのあらかじめ定められた範
囲のアドレスを検出するとプログラムアドレス区切り点
信号ＢＰＰＡを発生する。
第２５８図に於いて、ハードウェア区切り点回路１６９
９はデータアドレスバス１１１Ａに接続され、特定のデ
ータテドレスまたはデータアドレスのあらかじめ定めら
れた範囲のアドレスを検出するとデータアドレス区切り
点信号ＢＰＬＡを発生する。
９はデータアドレスバス１１１Ａに接続され、特定のデ
ータテドレスまたはデータアドレスのあらかじめ定めら
れた範囲のアドレスを検出するとデータアドレス区切り
点信号ＢＰＬＡを発生する。
走査を行う目的で、トレーススタック１６９５、および
区切り点回路１６９７および１６９９は分析領域１２１
７への分離された走査経路上に乗っている。しかしなが
らコアはコア領域１２１３への走査経路上に乗っている
。
区切り点回路１６９７および１６９９は分析領域１２１
７への分離された走査経路上に乗っている。しかしなが
らコアはコア領域１２１３への走査経路上に乗っている
。
第２６図はｍ８図から第１０図および第１２図から第１
４図に示す分析領域１２１７内部の回路を示し、これは
選択された好適なモードに従ってコアに於ける分析を停
止■ニさせるための区切り点信号ＡＮＡＳＴＰを発生す
る。回路１２１７は、側倒のプロセッサ状態を表す信号
を発生するチップ組み込み型回路を有する。これらの信
号はＩＡＱ。
４図に示す分析領域１２１７内部の回路を示し、これは
選択された好適なモードに従ってコアに於ける分析を停
止■ニさせるための区切り点信号ＡＮＡＳＴＰを発生す
る。回路１２１７は、側倒のプロセッサ状態を表す信号
を発生するチップ組み込み型回路を有する。これらの信
号はＩＡＱ。
ＣＡＬＬ、ＲＥＴ、ＩＮＴ、ＢＰＰＡ、ＢＰＤＡおよび
ＴＲＦＵＬと表現されている。これらの検出された信号
の各々には、ＡＮＤゲートで示されている個別の選択回
路１７０３が用意されている。
ＴＲＦＵＬと表現されている。これらの検出された信号
の各々には、ＡＮＤゲートで示されている個別の選択回
路１７０３が用意されている。
回路１７０３の出力はＯＲゲート１７０５に送られ、そ
の出力がＡＮＡＳＴＰ、区切り点信号である。選択回路
１７０３は記憶されているビットの制御器で動作し、こ
れらのビットはｔＰＪ１１図および第１２図に示す走査
経路１２５２の一部である分析領域１２１７経出でロー
ドされる。
の出力がＡＮＡＳＴＰ、区切り点信号である。選択回路
１７０３は記憶されているビットの制御器で動作し、こ
れらのビットはｔＰＪ１１図および第１２図に示す走査
経路１２５２の一部である分析領域１２１７経出でロー
ドされる。
従って、走査されたビットは分析領域のこの部分の、１
２ビットレジスタ１７０７．３ビヴトレジスタ１７０９
および単一レジスタ１７１１．１から１７１１．８にロ
ードされる。
２ビットレジスタ１７０７．３ビヴトレジスタ１７０９
および単一レジスタ１７１１．１から１７１１．８にロ
ードされる。
各々のレジスタ１７１１．１から１７１１．８の内容は
、対応する選択回路１７０３の一つを動作可能としたり
動作不能として、ＡＮＡＳＴＰ区切り点信号にトリガを
かける装置１１全体の条件が完全に定義できる。
、対応する選択回路１７０３の一つを動作可能としたり
動作不能として、ＡＮＡＳＴＰ区切り点信号にトリガを
かける装置１１全体の条件が完全に定義できる。
線路ＩＡＱは、第２５Ａ図のパイプライン制御器２２５
に命令取得がなされたときに活動化される。停止操作を
開始するこの方法は、ＲＯＭ駐在のコードであっても単
一ステップ運転を実行する。
に命令取得がなされたときに活動化される。停止操作を
開始するこの方法は、ＲＯＭ駐在のコードであっても単
一ステップ運転を実行する。
プログラムメモリから命令が読み込まれた任意の周期が
命令取得である。本実施例のバイブラインに於いて、命
令取り込みは第２９図に示すように四つのパイプライン
ステップの第１番目であって、取り込みが発生すると線
路ＩＡＱが活性化される。
命令取得である。本実施例のバイブラインに於いて、命
令取り込みは第２９図に示すように四つのパイプライン
ステップの第１番目であって、取り込みが発生すると線
路ＩＡＱが活性化される。
ＣＡＬＬはサブルーチン呼出がなされたときに活動化さ
れる。ＲＥＴはサブルーチンから戻ったときに活動化さ
れる。従ってもしも希望するなら、分析領域は装置をサ
ブルーチンの始まりで始動し、サブルーチンから戻った
時点で自動的に停止させるようにプログラムする事もで
きる。これとは逆に、装置の始動を主ルーチンのどこか
で開始し最為速で運転し次にサブルーチン呼出がされた
時点が６動的に停止するようにもロードできる。
れる。ＲＥＴはサブルーチンから戻ったときに活動化さ
れる。従ってもしも希望するなら、分析領域は装置をサ
ブルーチンの始まりで始動し、サブルーチンから戻った
時点で自動的に停止させるようにプログラムする事もで
きる。これとは逆に、装置の始動を主ルーチンのどこか
で開始し最為速で運転し次にサブルーチン呼出がされた
時点が６動的に停止するようにもロードできる。
ＩＮＴは割り込み発生に応じて揺動化される。
割り込み発生で停止するようにプログラムされている時
は、停止動作はエミュレー外ラップを除いて、プログラ
ム計数器をロードするように機械を導いて好適に実行さ
れる。割り込みが発生すると、ＣＰＵは停■Ｌされ割り
込みがラッチされるが、これらはＣＰＵが再開されるま
では実行されない。
は、停止動作はエミュレー外ラップを除いて、プログラ
ム計数器をロードするように機械を導いて好適に実行さ
れる。割り込みが発生すると、ＣＰＵは停■Ｌされ割り
込みがラッチされるが、これらはＣＰＵが再開されるま
では実行されない。
ＣＰＵが再開されるとこれは、その時点でアドレスに入
っている命令を割り込みベクトルのトラップを許す前に
実行する。コードが単一ステップで実行されているとき
には、コードはパイプライン ーが一杯になると直ち
に割り込みトラップを、あたかも実時間で実行されてい
るかのように行う。
っている命令を割り込みベクトルのトラップを許す前に
実行する。コードが単一ステップで実行されているとき
には、コードはパイプライン ーが一杯になると直ち
に割り込みトラップを、あたかも実時間で実行されてい
るかのように行う。
ＢＰＰＡはプログラムアドレス区切り点回路に応答する
線路である。ＢＰＤＡはデータアドレス区切り点回路に
応答する線路である。ＢＰＤＡデータアドレス区切り点
の使用例は、デバッグの問題を解決するものであって、
例えばほとんどの時間プロセッサは正しく動作するが、
特定のアドレスでときどきゴミデータを拾うような場合
に使われる。区切り点を問題のアドレスに挿入すること
により、使用者はそのアドレスに書き込みをおこなった
命令でプロセッサを停止し、停止したプロセッサから命
令を検索走査して主計算機１１０１に送り、プロセッサ
の状態を調べてどのようにバグを突き止めるかの判断を
行う。この様にして、システムデバッグが時間的にもシ
ステム資源の使用の面からもさらに効果的になる。
線路である。ＢＰＤＡはデータアドレス区切り点回路に
応答する線路である。ＢＰＤＡデータアドレス区切り点
の使用例は、デバッグの問題を解決するものであって、
例えばほとんどの時間プロセッサは正しく動作するが、
特定のアドレスでときどきゴミデータを拾うような場合
に使われる。区切り点を問題のアドレスに挿入すること
により、使用者はそのアドレスに書き込みをおこなった
命令でプロセッサを停止し、停止したプロセッサから命
令を検索走査して主計算機１１０１に送り、プロセッサ
の状態を調べてどのようにバグを突き止めるかの判断を
行う。この様にして、システムデバッグが時間的にもシ
ステム資源の使用の面からもさらに効果的になる。
特定アドレスがアクセスされた瞬間にシステム状態を判
定するもう一つの方法は、そのアドレスの内容をトラッ
プ命令に置き換えることであろう。
定するもう一つの方法は、そのアドレスの内容をトラッ
プ命令に置き換えることであろう。
この命令はソフトウェア区切り点と呼ばれ、その挿入は
開発型の操作である。トラップはプロセッサで処理され
るサブルーチンのハードウェア呼出である。サブルーチ
ンは装置状態を吐き出すようにプログラムされているの
で、使用者はそれをデバッグすることが出来る。しかし
ながら、デバッグ対象のソフトウェアがＲＯＭの中にあ
る時には、トラップ命令をＲＯＭの中に人力することは
、ＲＯＭとは読みだし専用という定義であるから不可能
である。好適にハードウェア区切り点による方法は、ソ
フトウェア区切り点と同様にＲＡＭ内のデバッグに使用
できるのみならず、ＲＯＭにも使用できる。
開発型の操作である。トラップはプロセッサで処理され
るサブルーチンのハードウェア呼出である。サブルーチ
ンは装置状態を吐き出すようにプログラムされているの
で、使用者はそれをデバッグすることが出来る。しかし
ながら、デバッグ対象のソフトウェアがＲＯＭの中にあ
る時には、トラップ命令をＲＯＭの中に人力することは
、ＲＯＭとは読みだし専用という定義であるから不可能
である。好適にハードウェア区切り点による方法は、ソ
フトウェア区切り点と同様にＲＡＭ内のデバッグに使用
できるのみならず、ＲＯＭにも使用できる。
ＭＵＸ１７１３は八つの人力を６し、その内の七つはそ
れぞれ線路ＩＡＱ、ＣＡＬＬ、ＲＥＴ。
れぞれ線路ＩＡＱ、ＣＡＬＬ、ＲＥＴ。
ＩＮＴ、ＢＰＰＡ、ＢＰＤＡおよびＴＲＦＵＬに接続さ
れている。八番目の線路は機能クロヴク用のクロック線
ＦＣＬＫに接続されている。クロック線は、プロセッサ
を停止させるまでのクロック数として、単一ステップで
も任意の数のクロック周期も選択できる。
れている。八番目の線路は機能クロヴク用のクロック線
ＦＣＬＫに接続されている。クロック線は、プロセッサ
を停止させるまでのクロック数として、単一ステップで
も任意の数のクロック周期も選択できる。
シフトレジスタ１７０９の３ビットで、ＭＵＸ１７１３
の八個の選択を行い、選択された線路を１２ビットダウ
ン計数器１７１５に供給する。あらかじめ決められた計
数値が計数器１７１５の１（ジャム）並列入力に１２ビ
ットシフトレジスタ１７０７からロードサレル。ＭＵＸ
１７１３ｊ：、。にって選択された信号が線路上に発生
すると、１２ビットダウン計数器はシフトレジスタ１７
０７の内容が示す数値が無くなるまでカウントダウンを
行い、計数値が空になると借り数線路１７１７が活動化
してこれは選択器１７０３．１に供給される。借り数線
路信号は第１１図の事象管理装置１３６５で使用され、
ＣＮＴＢＲＷと呼ばれる。
の八個の選択を行い、選択された線路を１２ビットダウ
ン計数器１７１５に供給する。あらかじめ決められた計
数値が計数器１７１５の１（ジャム）並列入力に１２ビ
ットシフトレジスタ１７０７からロードサレル。ＭＵＸ
１７１３ｊ：、。にって選択された信号が線路上に発生
すると、１２ビットダウン計数器はシフトレジスタ１７
０７の内容が示す数値が無くなるまでカウントダウンを
行い、計数値が空になると借り数線路１７１７が活動化
してこれは選択器１７０３．１に供給される。借り数線
路信号は第１１図の事象管理装置１３６５で使用され、
ＣＮＴＢＲＷと呼ばれる。
選択器１７０３．１の出力は、ＡＮＡＳＴＰを供給する
ための結合１１１１路１７０５の人力に接続されるのみ
ならず、直接−つの出力ビンＥＭＵＯにも接続されてい
る。
ための結合１１１１路１７０５の人力に接続されるのみ
ならず、直接−つの出力ビンＥＭＵＯにも接続されてい
る。
この様にして、回路内状態検出器は検出器回路に選択的
に接続できる計数器をａする。論理回路網が検出器回路
に接続されていて、ＳＲＬを備えた直列走査回路が論理
回路網に内部接続されていて、論理回路網によって検出
器回路の選定を行う。
に接続できる計数器をａする。論理回路網が検出器回路
に接続されていて、ＳＲＬを備えた直列走査回路が論理
回路網に内部接続されていて、論理回路網によって検出
器回路の選定を行う。
直列走査回路はさらに計数器にも内部接続されており、
状態検出器が動作可能となるあらかじめ定められた：１
°数値を＝１−数冊にロードする。状態検出器はさらに
、電子式プロセッサおよび、入力を検出回路にまたその
出力を計数器に接続されたマルチプレクサ１７１３の特
定の内部状態に感応する、複数の検出回路を有する。
状態検出器が動作可能となるあらかじめ定められた：１
°数値を＝１−数冊にロードする。状態検出器はさらに
、電子式プロセッサおよび、入力を検出回路にまたその
出力を計数器に接続されたマルチプレクサ１７１３の特
定の内部状態に感応する、複数の検出回路を有する。
ダウン計数器１７１５の使用例（単一ステップは除く）
は以下の通りである。計数器１７１５に走査レジスタ１
７０７から２００が設定され、ＭＵＸ１７１３１：４；
Ｌレジスタ１７０９によってＢＰＤＡデータアドレス区
切り点を選択するように設定されていると仮定する。特
定のデータアドレスが第２８図のレジスタ１８１３に人
力される。この構成では走査で同定された特定のデータ
アドレスが２００回アドレス指定されるとプロセッサを
停＋１する。
は以下の通りである。計数器１７１５に走査レジスタ１
７０７から２００が設定され、ＭＵＸ１７１３１：４；
Ｌレジスタ１７０９によってＢＰＤＡデータアドレス区
切り点を選択するように設定されていると仮定する。特
定のデータアドレスが第２８図のレジスタ１８１３に人
力される。この構成では走査で同定された特定のデータ
アドレスが２００回アドレス指定されるとプロセッサを
停＋１する。
巳の例に示したアドレス区切り点計数の使用は、ディジ
タルフィルタを設計するときに有用であるが、これはデ
ィジタルフィルタはある数の信号すンプルを処理してこ
れでフィルタ内のデータエリアを満たすまで安定しない
ためである。例えばＦＩＲフィルタの応答は、全ての多
重累積フィルタ領域を満たすのに必要な数のサンプルが
存在するまで、測定不能である。関心のあるのはフィル
タ動作が正しいか否かを評価するためのフィルタ出力で
あって、従って信号がフィルタを通過してからでないと
始められない。１６タップＦＩＲフィルタでは１６事象
経過後に停止しねその後はフィルタ出力を調べるために
毎事象ごとに停」卜するのが望ましい。
タルフィルタを設計するときに有用であるが、これはデ
ィジタルフィルタはある数の信号すンプルを処理してこ
れでフィルタ内のデータエリアを満たすまで安定しない
ためである。例えばＦＩＲフィルタの応答は、全ての多
重累積フィルタ領域を満たすのに必要な数のサンプルが
存在するまで、測定不能である。関心のあるのはフィル
タ動作が正しいか否かを評価するためのフィルタ出力で
あって、従って信号がフィルタを通過してからでないと
始められない。１６タップＦＩＲフィルタでは１６事象
経過後に停止しねその後はフィルタ出力を調べるために
毎事象ごとに停」卜するのが望ましい。
好適に分析回路が主計算機１１０１と共同でディジタル
フィルタのエミュレーション、シミュレーションおよび
試験を行う様子を示した。
フィルタのエミュレーション、シミュレーションおよび
試験を行う様子を示した。
別のフィルタの例では、計数器借り敷線は走査レジスタ
１７１１．１で選択され、ビンＥＭＵＯに信号を出力し
て外部論理回路が事象の数を、周波数をダウン計数器１
７１５の値で分周した早さで計数する事を可能としてい
る。アルゴリズムのタイミング分析は５０億周期程度を
必要とし、タイミング分析ではアルゴリズム実行に必要
な周期の数が決定される。（もしも計数器が走査可能な
様に作られていて、適切なビット数まで拡張されていれ
ばこの機能は好適にすべて回路内で実行される。）個々
のフィルタ設計では、そのフィルタに指定された性能基
準に合致する最低限のサンプル速度を必要とする。この
サンプル速度を実現するために利用可能な命令の最大数
は、サンプル速度と計数器のクロック速度とに関係する
。本回路はアルゴリズムを実行するためにフィルタで消
費されるクロック周期数を正確に計数出来るので、フィ
ルタの仕様に合うようにアルゴリズムの開発が出来る。
１７１１．１で選択され、ビンＥＭＵＯに信号を出力し
て外部論理回路が事象の数を、周波数をダウン計数器１
７１５の値で分周した早さで計数する事を可能としてい
る。アルゴリズムのタイミング分析は５０億周期程度を
必要とし、タイミング分析ではアルゴリズム実行に必要
な周期の数が決定される。（もしも計数器が走査可能な
様に作られていて、適切なビット数まで拡張されていれ
ばこの機能は好適にすべて回路内で実行される。）個々
のフィルタ設計では、そのフィルタに指定された性能基
準に合致する最低限のサンプル速度を必要とする。この
サンプル速度を実現するために利用可能な命令の最大数
は、サンプル速度と計数器のクロック速度とに関係する
。本回路はアルゴリズムを実行するためにフィルタで消
費されるクロック周期数を正確に計数出来るので、フィ
ルタの仕様に合うようにアルゴリズムの開発が出来る。
外部論理回路が使用されている場合は、その分解能はレ
ジスタ１７０７によって計数器１７１５に設定された数
に等しい。完全な分解能は１２ビットダウン計数器の値
を読み取ることで得られるが、ふたつの区切り事象間で
のアルゴリズムの正確な−周期数を求めることが出来る
ので、この提出された実施例のさらに別の長所を永して
いる。区切り事象そして／またはクロック周期め回路内
計数器１７１５による直接計数は、さらに都合がよいが
その理由は、利川できる外部計数論理Ｈ路は最新のプロ
セッサを監視するには遅すぎてついて行けないためであ
る。
ジスタ１７０７によって計数器１７１５に設定された数
に等しい。完全な分解能は１２ビットダウン計数器の値
を読み取ることで得られるが、ふたつの区切り事象間で
のアルゴリズムの正確な−周期数を求めることが出来る
ので、この提出された実施例のさらに別の長所を永して
いる。区切り事象そして／またはクロック周期め回路内
計数器１７１５による直接計数は、さらに都合がよいが
その理由は、利川できる外部計数論理Ｈ路は最新のプロ
セッサを監視するには遅すぎてついて行けないためであ
る。
ここで言う区切り点事象とは、プロセッサを停止させる
かまたは計数器１７１５に影響を及ぼす状態のことであ
る。模範的なプロセッサ内での事象検出は、ＣＰＵ領域
と分析領域との分割である。
かまたは計数器１７１５に影響を及ぼす状態のことであ
る。模範的なプロセッサ内での事象検出は、ＣＰＵ領域
と分析領域との分割である。
ふたつの領域は合わせて九つの異なる事象を具備し、そ
れらの全てのプロセッサを停止させるようにプログラム
出来る。事象とそれぞれの領域とを以下に示す： 出力元 １、ソフトウェア割り込み（Ｓｗｌ） ＣＰす
２、命令取得（ＩＡＱ） ＣＰＩ
Ｉ３、サブルーチン呼出（ＣＡＬＬ） ＣＰ
Ｕ４、サテルーチン復帰（ＮＥＴ） ＣＰ
ＩＩ５、割り込み／トラップ（ｊＮＴ） Ｃ
ＰＵＢ、クロック（ＣＬＫ） Ｃ
ＰＵ１、区切り点プログラムメモリアドレス ＡＮＡ（
ＩＩＰＰＭＡ） ８、区切り点データアドレス（ＢＰＤＭＡ） ＡＮ
Ａ９、トレースバフファ満杯（ＴＢＩコ） Ａ
ＮＡ１０、項目計数器借り数（ＩｃＢ）
＾ｌ＾全ての事象は第２６図に関連して記述したように
、分析領域内で動作可能とされ、検出されそしてラッチ
される。
れらの全てのプロセッサを停止させるようにプログラム
出来る。事象とそれぞれの領域とを以下に示す： 出力元 １、ソフトウェア割り込み（Ｓｗｌ） ＣＰす
２、命令取得（ＩＡＱ） ＣＰＩ
Ｉ３、サブルーチン呼出（ＣＡＬＬ） ＣＰ
Ｕ４、サテルーチン復帰（ＮＥＴ） ＣＰ
ＩＩ５、割り込み／トラップ（ｊＮＴ） Ｃ
ＰＵＢ、クロック（ＣＬＫ） Ｃ
ＰＵ１、区切り点プログラムメモリアドレス ＡＮＡ（
ＩＩＰＰＭＡ） ８、区切り点データアドレス（ＢＰＤＭＡ） ＡＮ
Ａ９、トレースバフファ満杯（ＴＢＩコ） Ａ
ＮＡ１０、項目計数器借り数（ＩｃＢ）
＾ｌ＾全ての事象は第２６図に関連して記述したように
、分析領域内で動作可能とされ、検出されそしてラッチ
される。
ＣＰＵコアは−度停■１−状態が処理されると、局部ま
たは分析人力の処理は行わない。これにはエミュレーシ
ョントラップが発生してからエミュレーショントラップ
復帰が実行されるまでの時間も含む。
たは分析人力の処理は行わない。これにはエミュレーシ
ョントラップが発生してからエミュレーショントラップ
復帰が実行されるまでの時間も含む。
コアは以下の強化された停止信号に応答する：ＣＰＵＬ
ＳＴＰ−コア局部停止信号 ＡＮＡＳＴＰ−分析停止 ＳＷＢＰ−ソフトウェア区切り点検出 １１ＡＬＴ−Ｍ Ｐ Ｓ Ｄ停止コード停止が検出され
ると、ＬＳＴＰＣＮＤ （停止状態ラッチ）がコアおよ
び分析ブロックに出力される。分析領域の情報が主体と
なっているときには、ＣＰＵ停止を示す信号が分析領域
で読めることが望ましい。これはエミュレーショントラ
ップモード時はコア領域は実行を継続する一方で分析領
域は停止するためである。
ＳＴＰ−コア局部停止信号 ＡＮＡＳＴＰ−分析停止 ＳＷＢＰ−ソフトウェア区切り点検出 １１ＡＬＴ−Ｍ Ｐ Ｓ Ｄ停止コード停止が検出され
ると、ＬＳＴＰＣＮＤ （停止状態ラッチ）がコアおよ
び分析ブロックに出力される。分析領域の情報が主体と
なっているときには、ＣＰＵ停止を示す信号が分析領域
で読めることが望ましい。これはエミュレーショントラ
ップモード時はコア領域は実行を継続する一方で分析領
域は停止するためである。
エミュレーション停＋ｌ−機構によって停止が発生した
ときに、機能リセットは受は付けられない。
ときに、機能リセットは受は付けられない。
装置１１のリセット論理回路（図示せず）は、ゲート機
能を通って装置に入力される全てのリセット入力が、正
しくリセット機能を完了するように十分な長さに引き延
ばされるように考慮されている。停止状態と同時にリセ
ットが発生すると、リセットは完了されて、リセットが
完了した時点で装置は停止し、割り込みトラップベクト
ルが取り込まれる。
能を通って装置に入力される全てのリセット入力が、正
しくリセット機能を完了するように十分な長さに引き延
ばされるように考慮されている。停止状態と同時にリセ
ットが発生すると、リセットは完了されて、リセットが
完了した時点で装置は停止し、割り込みトラップベクト
ルが取り込まれる。
装置１１での割り込み処理は、アダプタ１２０３内のＣ
ＯＤＡおよびＣＯＤＢで実行されている、エミュレーシ
ョン実行／停止動作と調和が採れていなければならない
。命令またはクロックステップが実行されるときに、割
り込みが動作可能であれば実行される。これによってコ
ードを通してのをｌｔ−命令ステップが割り込み処理を
行えるように保証される。
ＯＤＡおよびＣＯＤＢで実行されている、エミュレーシ
ョン実行／停止動作と調和が採れていなければならない
。命令またはクロックステップが実行されるときに、割
り込みが動作可能であれば実行される。これによってコ
ードを通してのをｌｔ−命令ステップが割り込み処理を
行えるように保証される。
第２６図および第２図およびここでの記述によって、半
導体チップおよびチップ上の電子式プロセッサとで構成
されたデータ処理装置をＨする電子式システムが示され
ている。チップ外にある主計算機がデータ処理装置に接
続されている。主計算機（例えば；１−算機１１０１）
の動作速度は、電子式プロセッサよりも遅い。データ処
理装置１１はさらに、チップ登載ハードウェア区切り点
アドレス回路、トレーススタック、バイブライン制御装
置状態検出回路およびプロセッサに実時間で１＝号を送
り、かつより低速の主計算機にも信号を送るための計数
器１７１５を含むその他のチップ登載状態検出器を有す
る。アダプタ１２０３は低速の主計算機１１０１と最新
技術速度の装置１１との間で制御速度の昇速変換器とし
て働く。分析回路はまた実時間制御機能の調整を行うと
同様に、計数器１７１５を介して、より低速の外部環境
にデータを伝送するための降速変換器ともなる。強調し
ておく必要があるのは、第２６図の回路は一つの例であ
って、熟練の技術者の手によればここに開示された原理
に基づいて、多くの変形を行うことが出来、状態の任意
の論理的組み合わせを行って、状態の複雑な結合や状態
の順序を検出できる検出器論理回路を用意できるであろ
うという点である。区切り点信号は図に示したように、
停止信号ＡＮＡＳＴＰとしても、また停止信号の他に検
出された対象装置の電気的状態に対応するその他の制御
信号とすることも出来る。
導体チップおよびチップ上の電子式プロセッサとで構成
されたデータ処理装置をＨする電子式システムが示され
ている。チップ外にある主計算機がデータ処理装置に接
続されている。主計算機（例えば；１−算機１１０１）
の動作速度は、電子式プロセッサよりも遅い。データ処
理装置１１はさらに、チップ登載ハードウェア区切り点
アドレス回路、トレーススタック、バイブライン制御装
置状態検出回路およびプロセッサに実時間で１＝号を送
り、かつより低速の主計算機にも信号を送るための計数
器１７１５を含むその他のチップ登載状態検出器を有す
る。アダプタ１２０３は低速の主計算機１１０１と最新
技術速度の装置１１との間で制御速度の昇速変換器とし
て働く。分析回路はまた実時間制御機能の調整を行うと
同様に、計数器１７１５を介して、より低速の外部環境
にデータを伝送するための降速変換器ともなる。強調し
ておく必要があるのは、第２６図の回路は一つの例であ
って、熟練の技術者の手によればここに開示された原理
に基づいて、多くの変形を行うことが出来、状態の任意
の論理的組み合わせを行って、状態の複雑な結合や状態
の順序を検出できる検出器論理回路を用意できるであろ
うという点である。区切り点信号は図に示したように、
停止信号ＡＮＡＳＴＰとしても、また停止信号の他に検
出された対象装置の電気的状態に対応するその他の制御
信号とすることも出来る。
第２７１１１Ｊに於いて、第２６図の分析回路の動作方
法はＳＴＡＲＴ１７２１で開始され、ステップ１７２５
に進み、命令の受は取りを検出する。ステップ１７２７
はサブルーチン呼出を、またステップ１７２９はその復
帰を検出する。ステップ１７３１に於いて割り込み状態
が検出される。ステップ１７３３は区切り点プログラム
アドレスを、またステップ１７３５は区切り点データア
ドレスを検出する。ステップ１７３７に於いて、トレー
ススタック満杯状態が検出される。次にステップ１７３
９でどの状態が有効であるかを、例えば第２６図のシフ
トレジスフ１７１１および論理回路１７０３を使用して
選択する。状態が選択されると、計数値がステップ１７
４１で保存される。判定ステップ１７４３では、計数値
があらかじめ定めた計数値Ｎを越えているかの判定を行
い、もしも越えている場合は、計数値Ｎに到達したこと
を示す信号がステップ１７４５で出力される。動作はス
テップ１７４３または１７４５のいずれかから、ステッ
プ１７４７に進み、ここでは装置１１の動作速度よりも
遅い速度で運転される外部処理装置に信号を出力する。
法はＳＴＡＲＴ１７２１で開始され、ステップ１７２５
に進み、命令の受は取りを検出する。ステップ１７２７
はサブルーチン呼出を、またステップ１７２９はその復
帰を検出する。ステップ１７３１に於いて割り込み状態
が検出される。ステップ１７３３は区切り点プログラム
アドレスを、またステップ１７３５は区切り点データア
ドレスを検出する。ステップ１７３７に於いて、トレー
ススタック満杯状態が検出される。次にステップ１７３
９でどの状態が有効であるかを、例えば第２６図のシフ
トレジスフ１７１１および論理回路１７０３を使用して
選択する。状態が選択されると、計数値がステップ１７
４１で保存される。判定ステップ１７４３では、計数値
があらかじめ定めた計数値Ｎを越えているかの判定を行
い、もしも越えている場合は、計数値Ｎに到達したこと
を示す信号がステップ１７４５で出力される。動作はス
テップ１７４３または１７４５のいずれかから、ステッ
プ１７４７に進み、ここでは装置１１の動作速度よりも
遅い速度で運転される外部処理装置に信号を出力する。
ステップ１７４９に於いて、この出力は主計算機に結合
され、ここで動作はＳＴＡＲＴ１７２１に戻りステ・ツ
ブを無限に縁り返す。
され、ここで動作はＳＴＡＲＴ１７２１に戻りステ・ツ
ブを無限に縁り返す。
第２８図に於いて、第２５Ａ図に示す区切り点検出器１
６９７回路は、信号ＢＰＰＡを第２６図の分析回路に出
力する。回路は好適に第２５Ｂ図の区切り点検出器１６
９９に複製されており、図に示すように信号ＢＰＤＡを
発生するように接続されている。
６９７回路は、信号ＢＰＰＡを第２６図の分析回路に出
力する。回路は好適に第２５Ｂ図の区切り点検出器１６
９９に複製されており、図に示すように信号ＢＰＤＡを
発生するように接続されている。
第２８図では第２５Ａ図のプログラムアドレスバス１０
１Ａはディジタル比較器１８１１に結合されている。基
準値は走査によってさらに別の分析領域内のレジスタ１
８１３にロードされており、これは最上位ビットＭＳＢ
と最下位ビットＬＳＢを有する。アドレスバス１０１Ａ
上に提示されたプログラムアドレスがレジスタ１８１３
の内容と一致したときには、比較器１８１１は区切り点
アドレスが発生したことを示す信号を線路ＢＰＰＡ上に
出力する。
１Ａはディジタル比較器１８１１に結合されている。基
準値は走査によってさらに別の分析領域内のレジスタ１
８１３にロードされており、これは最上位ビットＭＳＢ
と最下位ビットＬＳＢを有する。アドレスバス１０１Ａ
上に提示されたプログラムアドレスがレジスタ１８１３
の内容と一致したときには、比較器１８１１は区切り点
アドレスが発生したことを示す信号を線路ＢＰＰＡ上に
出力する。
区切り点回路のさらに特筆すべき特徴は、区切り点が、
例えばｒａｎｉｐの様に、レジスタ１８１３の最上位ビ
ットＭＳＢで示された、選択されたアドレスの組の中で
あれば、任意のアドレスで指定できるということである
。この様な場合は、走査可能なマスクレジスタＬＳＢＥ
Ｎがロードされて、比較器１８１１がレジスタ１８１３
のＬＳＢビットに応答しないようにする。この様にマス
クされた状態では、最上位ビットのみが比較器１８１１
で比較されるので、アドレスのある特定範囲内にあるプ
ログラムアドレスで、区切り点を発生することができる
。
例えばｒａｎｉｐの様に、レジスタ１８１３の最上位ビ
ットＭＳＢで示された、選択されたアドレスの組の中で
あれば、任意のアドレスで指定できるということである
。この様な場合は、走査可能なマスクレジスタＬＳＢＥ
Ｎがロードされて、比較器１８１１がレジスタ１８１３
のＬＳＢビットに応答しないようにする。この様にマス
クされた状態では、最上位ビットのみが比較器１８１１
で比較されるので、アドレスのある特定範囲内にあるプ
ログラムアドレスで、区切り点を発生することができる
。
区切り点の為の、走査可能レジスタ１８１３はデータバ
ス１１１Ｄに接続される必要は無い。しかしながらこの
レジスタ１８１３は、第２図に示すエミュレーション／
シミユレーシヨン／試験主計算機１１０１と対象装置の
データバス１１１Ｄとの間でメツセージの送受信を行う
ように好適に再利用できる。メツセージ通過機能は、区
切り点検出を行う必要が無いときに使用され、またその
逆も言えるが、レジスタ１８１３は時間によって異なる
機能を柔軟に実行する。
ス１１１Ｄに接続される必要は無い。しかしながらこの
レジスタ１８１３は、第２図に示すエミュレーション／
シミユレーシヨン／試験主計算機１１０１と対象装置の
データバス１１１Ｄとの間でメツセージの送受信を行う
ように好適に再利用できる。メツセージ通過機能は、区
切り点検出を行う必要が無いときに使用され、またその
逆も言えるが、レジスタ１８１３は時間によって異なる
機能を柔軟に実行する。
第２９図では、分析領域１２１７内の特別なプログラム
計数器トレーススタック回路１８２１があらかじめ定め
られた数のアドレスを保持しており、これはＣＰＵコア
領域内の第２５Ａ図のプログラム計数器９３の動作の不
連続アドレスの履歴を定めている。走査可能トレースス
ータックレジスタ部１８２３は制御回路２２１に応答し
、プログラム計数器で不連続が発生した時に、プログラ
ム計数器９３のアドレス値をトレーススタック上で押し
上げる。スタック１８２３の各々のレベルＰＣＯ，ＰＣ
Ｉ、・・・、ＰＣ９の先頭ビットＳ／Ｅ１゜・・・、Ｓ
／Ｅ９には状態ベクトルが格納されていて、ｐｃｏ、・
・・ＰＣ９の値が不連続の開始アドレスか終了アドレス
かを表している。
計数器トレーススタック回路１８２１があらかじめ定め
られた数のアドレスを保持しており、これはＣＰＵコア
領域内の第２５Ａ図のプログラム計数器９３の動作の不
連続アドレスの履歴を定めている。走査可能トレースス
ータックレジスタ部１８２３は制御回路２２１に応答し
、プログラム計数器で不連続が発生した時に、プログラ
ム計数器９３のアドレス値をトレーススタック上で押し
上げる。スタック１８２３の各々のレベルＰＣＯ，ＰＣ
Ｉ、・・・、ＰＣ９の先頭ビットＳ／Ｅ１゜・・・、Ｓ
／Ｅ９には状態ベクトルが格納されていて、ｐｃｏ、・
・・ＰＣ９の値が不連続の開始アドレスか終了アドレス
かを表している。
例えば、第３１図に於いて、プログラムメモり空間はア
ドレスＡＩ、Ａ２およびＡ３を有し、こ−れらは割り込
みが発生する主ルーチン内のアドレスを表している。割
り込み処理ルーチンはアドレス■１で始まりアドレスＩ
Ｎで終了する。第２９図に戻って、不連続性履歴の例と
してアドレスがスタックレベルＰＣ９，・・・ＰＣＯの
右側に記入されている。この履歴は、レベルＰＣ９では
主ルーチンがアドレスＡ１で実行されていたときに、割
り込みが発生したことを示している。従ってＰＣ９内に
Ａ１が入力されるすぐ上には、■１があって、これは第
３１図の割り込みルーチンの開始ア′ドレスを表し、ス
タックレベルＰＣ８に記入されている。この様にＰＣ９
の記入内容は不連続の開始アドレスであって、状態ベク
トルビットＳ／Ｅ９とＳ／Ｅ８の論理レベルは反対のは
ずである。
ドレスＡＩ、Ａ２およびＡ３を有し、こ−れらは割り込
みが発生する主ルーチン内のアドレスを表している。割
り込み処理ルーチンはアドレス■１で始まりアドレスＩ
Ｎで終了する。第２９図に戻って、不連続性履歴の例と
してアドレスがスタックレベルＰＣ９，・・・ＰＣＯの
右側に記入されている。この履歴は、レベルＰＣ９では
主ルーチンがアドレスＡ１で実行されていたときに、割
り込みが発生したことを示している。従ってＰＣ９内に
Ａ１が入力されるすぐ上には、■１があって、これは第
３１図の割り込みルーチンの開始ア′ドレスを表し、ス
タックレベルＰＣ８に記入されている。この様にＰＣ９
の記入内容は不連続の開始アドレスであって、状態ベク
トルビットＳ／Ｅ９とＳ／Ｅ８の論理レベルは反対のは
ずである。
例えばＳ／Ｅ９内の一ビツトは不連続の始まりを示す。
レベルＰＣＢ内の１１は不連続の終了アドレスである。
次にさらにこの例を見てみると、レベルＰＣ７ではアド
レスＩＮで割り込みルーチンが終了し、主ルーチンのア
ドレスＡ１＋１への戻りが発生したことを示す。次に主
ルーチンはレベルＰＣ５に示されるアドレスＡ２まで実
行を継続し、ここで割り込み開始アドレス１１がスタッ
クレベルＰＣ４に人力される。割り込み処理はレベルＰ
Ｃ３のアドレスＩＮまで実行されここで処理はレベルＰ
Ｃ２−のメモリアドレスＡ２＋１に戻る。主ルーチ
−ンは実行を継続し、レベルＰｃｔに記入されているア
ドレスＡ３に達するとアドレス１１への割り込みが発生
し、レベルＰＣＯに入る。
レスＩＮで割り込みルーチンが終了し、主ルーチンのア
ドレスＡ１＋１への戻りが発生したことを示す。次に主
ルーチンはレベルＰＣ５に示されるアドレスＡ２まで実
行を継続し、ここで割り込み開始アドレス１１がスタッ
クレベルＰＣ４に人力される。割り込み処理はレベルＰ
Ｃ３のアドレスＩＮまで実行されここで処理はレベルＰ
Ｃ２−のメモリアドレスＡ２＋１に戻る。主ルーチ
−ンは実行を継続し、レベルＰｃｔに記入されているア
ドレスＡ３に達するとアドレス１１への割り込みが発生
し、レベルＰＣＯに入る。
プログラムトレーススタック１８２１の状態べクトル先
頭ビットは、スタックを目的としたシフトレジスタと似
ており、シフトレジスタの最終部Ｓ／Ｅ９はＯＲゲート
１８２５に出力される。ＯＲゲート１８２５はさらにプ
ログラム計数シフト出力レジスタＰＣＳＯ１８２７に接
続されている。
頭ビットは、スタックを目的としたシフトレジスタと似
ており、シフトレジスタの最終部Ｓ／Ｅ９はＯＲゲート
１８２５に出力される。ＯＲゲート１８２５はさらにプ
ログラム計数シフト出力レジスタＰＣＳＯ１８２７に接
続されている。
ＰＣ５０１８２７の出力は、ＯＲゲート１８２５の第２
人力にフィードバックされる。第１の論理ｌ”がスタッ
ク１８２１の底からＯＲゲート１８２５に押し出される
と、レジスタ１８２７は出カドレーススタック満杯信号
ＴＲＦＵＬを、第２６図の分析回路に対して指示する。
人力にフィードバックされる。第１の論理ｌ”がスタッ
ク１８２１の底からＯＲゲート１８２５に押し出される
と、レジスタ１８２７は出カドレーススタック満杯信号
ＴＲＦＵＬを、第２６図の分析回路に対して指示する。
引き続いてスタック１８２３に人力が入ると、０信号が
スタックからＯＲゲー）１８２５に押し出される。
スタックからＯＲゲー）１８２５に押し出される。
しかしながら、レジスタ１８２７はＯＲゲート１８２５
から、トレーススタックが満杯を示す１゜をロードされ
続ける（ＰＣＳＯから１８２５へのフィードバックの助
けによって）。
から、トレーススタックが満杯を示す１゜をロードされ
続ける（ＰＣＳＯから１８２５へのフィードバックの助
けによって）。
この様にして、状態ベクトル先頭ビットは１゜と０”と
で交互に変化するコードによって、不連続の数を数える
計数装置として働く。トレーススタック１８２１は、そ
れを押し上げ可能な入力と、入力の付加ビットを記憶す
るための装置とをＨする。ＰＣＳ０１８２７は入出力を
有するオーバーフロー記憶素子１８２７として働く。Ｏ
Ｒゲ−）１８２５は信号結合回路として働き、その一つ
の人力は記憶素子（例えばＰＣ９）に接続されている。
で交互に変化するコードによって、不連続の数を数える
計数装置として働く。トレーススタック１８２１は、そ
れを押し上げ可能な入力と、入力の付加ビットを記憶す
るための装置とをＨする。ＰＣＳ０１８２７は入出力を
有するオーバーフロー記憶素子１８２７として働く。Ｏ
Ｒゲ−）１８２５は信号結合回路として働き、その一つ
の人力は記憶素子（例えばＰＣ９）に接続されている。
ＯＲゲート１８２５は第２人力とひとつの出力とを有し
、これらはそれぞれオーバーフロー記憶素子の出力と人
力とに接続されている。
、これらはそれぞれオーバーフロー記憶素子の出力と人
力とに接続されている。
回路２２１は一般的に、分岐または割り込みまたはその
他の不連続が発生したときに新しいアドレスをプログラ
ム計数器９３に、上記の事象が発生しなかったら連続し
たアドレスとして人力されたであろうアドレスの代わり
に、人力しこの様にして不連続を発生させる。制御回路
２２１は最新アドレスをプログラム計数器スタックに、
また新しいアドレスをトレーススタックに押し込む回路
をＨする。制御回路２２１はまた、メモリからのアドレ
スに応答し、また割り込みルーチンの完了でプログラム
計数スタック９１を押し上げ、トレーススタック１８２
１をもう一度押し込むように動作する。
他の不連続が発生したときに新しいアドレスをプログラ
ム計数器９３に、上記の事象が発生しなかったら連続し
たアドレスとして人力されたであろうアドレスの代わり
に、人力しこの様にして不連続を発生させる。制御回路
２２１は最新アドレスをプログラム計数器スタックに、
また新しいアドレスをトレーススタックに押し込む回路
をＨする。制御回路２２１はまた、メモリからのアドレ
スに応答し、また割り込みルーチンの完了でプログラム
計数スタック９１を押し上げ、トレーススタック１８２
１をもう一度押し込むように動作する。
後続の命令または割り込みが不連続を引き起こすときは
、５個までの不連続がトレース出来る。
、５個までの不連続がトレース出来る。
もしもプログラム計数器ＰＣにふたつの連続した周期が
ロードされる場合は、現在値と前回の新値とが等しいの
で一つのスタックレベルのみが使用される。
ロードされる場合は、現在値と前回の新値とが等しいの
で一つのスタックレベルのみが使用される。
第３０図は第２９図の回路を動作させる工程が示されて
いる。動作はＳＴＡＲＴ１８３１で開始され、試験ステ
ップ１８３３に進み不連続の開始アドレスが発生してい
るか否かの判定を行う。もしなければ動作は試験ステッ
プ１８３５に進み、サブルーチンからの戻りがあるか否
かの判定が行われる。もし無ければ、次に動作は試験ス
テップ１８３７にループバックしてトレーススタックが
満杯か否かの判定を行う。もし満杯でなければね動作は
試験ステップ１８３３に戻る。例えば主ルーチン実行中
に、第３０図の工程ではステップ１８３３．１８３５お
よび１８３７の監視を繰り返し実行する。
いる。動作はＳＴＡＲＴ１８３１で開始され、試験ステ
ップ１８３３に進み不連続の開始アドレスが発生してい
るか否かの判定を行う。もしなければ動作は試験ステッ
プ１８３５に進み、サブルーチンからの戻りがあるか否
かの判定が行われる。もし無ければ、次に動作は試験ス
テップ１８３７にループバックしてトレーススタックが
満杯か否かの判定を行う。もし満杯でなければね動作は
試験ステップ１８３３に戻る。例えば主ルーチン実行中
に、第３０図の工程ではステップ１８３３．１８３５お
よび１８３７の監視を繰り返し実行する。
一方、不連続状態が発生すると、動作はステップ１８３
３からステップ１８３９に行き、最新アドレス（例えば
主ルーチンのアドレス）をＰＣスタック９１およびトレ
ーススタック１８２１に押し込む。次にステップ１８４
１で動作が分岐していく先のアドレスまたは割り込み先
のアドレスである新アドレスがトレーススタック１８２
１に押し込まれる。次にステップ１８３５で割り込みル
ーチンが実行されている間、動作はステップ１８３５．
１８３７，１８３３．１８３５といったように無限に繰
り返される。割り込みルーチンが完了するとステップ１
８３５はステップ１８４２に分岐し、そこから動作が復
帰してきた割り込みルーチンの最終アドレスをトレース
スタック１８２１に押し込む。次に動作はステップ１８
４３に進み、ＰＣスタック９１を押し上げてプログラム
計数器９３の復帰を許可し、主ルーチンの処理を割り込
みが発生したときの元のアドレスから開始する。
３からステップ１８３９に行き、最新アドレス（例えば
主ルーチンのアドレス）をＰＣスタック９１およびトレ
ーススタック１８２１に押し込む。次にステップ１８４
１で動作が分岐していく先のアドレスまたは割り込み先
のアドレスである新アドレスがトレーススタック１８２
１に押し込まれる。次にステップ１８３５で割り込みル
ーチンが実行されている間、動作はステップ１８３５．
１８３７，１８３３．１８３５といったように無限に繰
り返される。割り込みルーチンが完了するとステップ１
８３５はステップ１８４２に分岐し、そこから動作が復
帰してきた割り込みルーチンの最終アドレスをトレース
スタック１８２１に押し込む。次に動作はステップ１８
４３に進み、ＰＣスタック９１を押し上げてプログラム
計数器９３の復帰を許可し、主ルーチンの処理を割り込
みが発生したときの元のアドレスから開始する。
次に第３０図で、動作はステップ１８４３からステップ
１８４５に進み、ここで動作が復帰した最新値がトレー
ススタック１８２３に押し込まれる。そこで動作はステ
ップ１８３７に行く。相当な不連続状態の履歴が発生す
ると、トレーススタックはステップ１８３７で満杯とな
り、ステップ１８４７に分岐して信号ＴＲＦＵＬを出力
する。
１８４５に進み、ここで動作が復帰した最新値がトレー
ススタック１８２３に押し込まれる。そこで動作はステ
ップ１８３７に行く。相当な不連続状態の履歴が発生す
ると、トレーススタックはステップ１８３７で満杯とな
り、ステップ１８４７に分岐して信号ＴＲＦＵＬを出力
する。
第３２図によって、ＰＣスタック９１の動作がおそらく
もっとも効果的に、プログラム計数器トレーススタック
１８２１の第２９図に示す動作と対比して示されている
が、この場合は不連続状態にはサブルーチンの入れ子構
造も、その他の入れ子構造も含まれていない。第２９図
に於いて、不連続状態が発生したアドレスは、入れ子構
造は無いものの、トレーススタック１８２３内部に深く
押し込まれている。しかしながら第３２図に於いて、Ｐ
Ｃスタック９１にはひとつのアドレスが入っているか何
も入っていないかであって、これは入れ子構造がないた
めに押し上げた後に押し込んでいるためである。押し込
まれたアドレスは主ルーチンアドレスであって、ここか
ら処理が割り込まれたアドレスである。復帰時にはＰＣ
スタック９１は押し上げられて、ＰＣスタックの箱内に
ハイフンで示すように何も人力されない。
もっとも効果的に、プログラム計数器トレーススタック
１８２１の第２９図に示す動作と対比して示されている
が、この場合は不連続状態にはサブルーチンの入れ子構
造も、その他の入れ子構造も含まれていない。第２９図
に於いて、不連続状態が発生したアドレスは、入れ子構
造は無いものの、トレーススタック１８２３内部に深く
押し込まれている。しかしながら第３２図に於いて、Ｐ
Ｃスタック９１にはひとつのアドレスが入っているか何
も入っていないかであって、これは入れ子構造がないた
めに押し上げた後に押し込んでいるためである。押し込
まれたアドレスは主ルーチンアドレスであって、ここか
ら処理が割り込まれたアドレスである。復帰時にはＰＣ
スタック９１は押し上げられて、ＰＣスタックの箱内に
ハイフンで示すように何も人力されない。
第３３図は提出された実施例のシミュレーションされた
周辺機器へのアクセス状態を示す。第３３図で第２図と
同様に主計算機１１０１は直列伝送１１１１０３によっ
て、装置１０４３に接続されており、この装置には開発
中の装置１１を具備した回路基板が乗っている。装置１
０４３には周辺機器１８７１が欠落しており、これは後
で具備される物である。装置１１は電子式プロセッサ１
８７３を有し、これは周辺機器にアクセスするための第
１信号を発生するように動作する。周辺機器１８７１は
、もしもこれが存在する場合は、アクセスが読み込みま
たは書き込みのいずれかの場合線路ＭＥ１８７５上に第
２信号を応答する。アクセスが読み込みの場合、周辺機
器はまたデータも一緒に返送する。
周辺機器へのアクセス状態を示す。第３３図で第２図と
同様に主計算機１１０１は直列伝送１１１１０３によっ
て、装置１０４３に接続されており、この装置には開発
中の装置１１を具備した回路基板が乗っている。装置１
０４３には周辺機器１８７１が欠落しており、これは後
で具備される物である。装置１１は電子式プロセッサ１
８７３を有し、これは周辺機器にアクセスするための第
１信号を発生するように動作する。周辺機器１８７１は
、もしもこれが存在する場合は、アクセスが読み込みま
たは書き込みのいずれかの場合線路ＭＥ１８７５上に第
２信号を応答する。アクセスが読み込みの場合、周辺機
器はまたデータも一緒に返送する。
検出回路１８７７が電子式プロセッサ１８７３に接続さ
れていて、第１信号がＣＰＵ１８７３から送られたとき
に、周辺機器１８７１にアクセスする目的で、ＣＰＵ１
８７３の動作を一時的に中断する。検出回路１８７７は
、分析並びに＄制御回路１８７９に内部接続されている
。走査可能インタフェース１８８１はＣＰＵ１８７３に
接続されており、ＣＰＵ１８７３からの信号を先に記述
した走査経路経由で、主計算機１１０１に供給する。
れていて、第１信号がＣＰＵ１８７３から送られたとき
に、周辺機器１８７１にアクセスする目的で、ＣＰＵ１
８７３の動作を一時的に中断する。検出回路１８７７は
、分析並びに＄制御回路１８７９に内部接続されている
。走査可能インタフェース１８８１はＣＰＵ１８７３に
接続されており、ＣＰＵ１８７３からの信号を先に記述
した走査経路経由で、主計算機１１０１に供給する。
主計算機１１０１は欠落している周辺機器１８７１をシ
ミュレーションし、周辺機器１８７１がどの様な第２信
号を供給するかの判断を行う。従ってこの様な周辺機器
１８７１のシミュレーション時に、主計算機１１０１は
直列ビット信号の列を線路１１０３に沿ってインタフェ
ース１８８１内にダウンロードする。直ちにインタフェ
ース１８８１は、周辺機器１８７１がＣＰＵ１８７３に
応答して供給するであろう第２信号を供給する。この様
にしてＣＰＵ１８７３はあたかも欠落している周辺機器
が存在するかのようーに信号を受は取れる。ＣＰＵ１８
７３用のクロック回路１８８１はプロセッサにクロフク
信号を供給する。
ミュレーションし、周辺機器１８７１がどの様な第２信
号を供給するかの判断を行う。従ってこの様な周辺機器
１８７１のシミュレーション時に、主計算機１１０１は
直列ビット信号の列を線路１１０３に沿ってインタフェ
ース１８８１内にダウンロードする。直ちにインタフェ
ース１８８１は、周辺機器１８７１がＣＰＵ１８７３に
応答して供給するであろう第２信号を供給する。この様
にしてＣＰＵ１８７３はあたかも欠落している周辺機器
が存在するかのようーに信号を受は取れる。ＣＰＵ１８
７３用のクロック回路１８８１はプロセッサにクロフク
信号を供給する。
今述べた構成は、提出された実施例に組み込まれており
、走査可能インタフェースが第９図のメツセージ通過周
辺機器１２１６として具備されている。メツセージ通過
および分析回路１８７９は好適に分析領域１２１７に集
積されており、これはＣＰＵコア領域１２１３に内部接
続されている。
、走査可能インタフェースが第９図のメツセージ通過周
辺機器１２１６として具備されている。メツセージ通過
および分析回路１８７９は好適に分析領域１２１７に集
積されており、これはＣＰＵコア領域１２１３に内部接
続されている。
この様にして、欠落している周辺機器１８７１のシミュ
レーションは、装置ｉ！１１の停止および始動を欠落し
ている周辺機器１８７１の代わりに主計算機１１０１が
信号を供給することにより実行され、さらにＣＰＵ１８
７３はその実行時に最高速で動作する。これを視覚的に
、ストロボ先の元でダンスを踊っているバレリーナにた
とえられる。
レーションは、装置ｉ！１１の停止および始動を欠落し
ている周辺機器１８７１の代わりに主計算機１１０１が
信号を供給することにより実行され、さらにＣＰＵ１８
７３はその実行時に最高速で動作する。これを視覚的に
、ストロボ先の元でダンスを踊っているバレリーナにた
とえられる。
以上述べたように、主計算機１１０１は第３３図のＣＰ
Ｕ１８７３からの信号発生に応答して、欠落している周
辺機器１８７１をシミュレーションするように動作し、
インタフェース１８８１に周辺機器１８７１が存在して
いたなら応答したであろう第２信号に相当する信号をロ
ードする。次に制御回路１８７９はＣＰＵ１８７３の動
作を再開し、周辺機器１８７１が存在していないにも係
わらず、インタフェースから第２信号を受信する。
Ｕ１８７３からの信号発生に応答して、欠落している周
辺機器１８７１をシミュレーションするように動作し、
インタフェース１８８１に周辺機器１８７１が存在して
いたなら応答したであろう第２信号に相当する信号をロ
ードする。次に制御回路１８７９はＣＰＵ１８７３の動
作を再開し、周辺機器１８７１が存在していないにも係
わらず、インタフェースから第２信号を受信する。
第３３図の構成は、単に図示を目的とした物であって、
例えばＤＭＡ制御器、ＵＡＲＴ、ＡＳ Ｉ Ｃおよびそ
の他の回路といった種々の回路やデイジタルブセッサ等
の、開発には必要であるが一時的に欠落している付加回
路も、主計算機１１０１が付加回路のシミュレーション
を行うことで「具現化」出来ることは理解されよう。
例えばＤＭＡ制御器、ＵＡＲＴ、ＡＳ Ｉ Ｃおよびそ
の他の回路といった種々の回路やデイジタルブセッサ等
の、開発には必要であるが一時的に欠落している付加回
路も、主計算機１１０１が付加回路のシミュレーション
を行うことで「具現化」出来ることは理解されよう。
第３４図はたとえば第３２図のシステム１０４３の様な
開発途中のシステムの運転方法を示したものであり、第
１回路は有するものの、第２回路は欠落していて後で具
備されるようになっている。
開発途中のシステムの運転方法を示したものであり、第
１回路は有するものの、第２回路は欠落していて後で具
備されるようになっている。
第１回路は第１信号を送信し、この信号に対して第２回
路が存在する場合は第２信号で応答する。
路が存在する場合は第２信号で応答する。
第３４図でこの方法はＳＴＡＲＴ１９０１で開始され、
ステップ１９０３に進んで、第１回路から第２回路にア
クセスするために送信された第１信号を検出する。次に
ステップ１９０５で、工程は動作を一時中断されるが、
これは第１信号が検出されたときに第１回路によってな
される。次にステップ１９０７に於いて、第２回路をシ
ミュレーションして第２（ａ号を表す信号を発生する。
ステップ１９０３に進んで、第１回路から第２回路にア
クセスするために送信された第１信号を検出する。次に
ステップ１９０５で、工程は動作を一時中断されるが、
これは第１信号が検出されたときに第１回路によってな
される。次にステップ１９０７に於いて、第２回路をシ
ミュレーションして第２（ａ号を表す信号を発生する。
後続ステップ１９０９では、第２信号の模擬信号を第１
回路用にインタフェース内にロードする。最終ステップ
１９１１では、第１回路の動作を再開して、第１回路が
第２信号を模擬された応答としてインタフェースから受
信するようにする。ステップ１９１１が終了すると、動
作は開始１９０１に戻りこの工程を繰り返す。
回路用にインタフェース内にロードする。最終ステップ
１９１１では、第１回路の動作を再開して、第１回路が
第２信号を模擬された応答としてインタフェースから受
信するようにする。ステップ１９１１が終了すると、動
作は開始１９０１に戻りこの工程を繰り返す。
第３５図はチップ上に登載されたメツセージ通過回路１
２１６のブロック図を示す。メツセージ通過回路１９２
１は分析領域１２１７、コア領域と内部接続されており
、エミュレーションアダプタ１２０３および走査制御器
１１４９と通信している。割り込み発生回路１９４３も
またメツセージ通過回路１２１６の残りのインタフェー
スであって、装置１１の１６木の割り込み線に接続され
ている。第１１図および第３５図の直列走査経路は、シ
フトレジスタ１９２３ＣＭＤ／ＳＴＡＴＵＳに人力され
る直列データ人力ＭＳＩＮをＨし、これはメツセージ通
過回路１２１６を動作させる命令入力と、状態情報を検
索出力するためのものである。直列経路はさらに１６ビ
ットデータレジスタとして示されている直列レジスタ１
９２５に接続され、走査経路に信号に入力がなされると
、ＭＳＯＵＴと示された信号を出力する。これらのシフ
トレジスタは第３３図の直列／並列インタフェース１８
８１に対応する。シフトレジスタ１９２５の機能は、分
析領域内のレジスタ１８１３に組み込むことができ、再
利用の原理でメツセージ通過機能のために必要なチップ
領域は概して最少化することが出来る。
２１６のブロック図を示す。メツセージ通過回路１９２
１は分析領域１２１７、コア領域と内部接続されており
、エミュレーションアダプタ１２０３および走査制御器
１１４９と通信している。割り込み発生回路１９４３も
またメツセージ通過回路１２１６の残りのインタフェー
スであって、装置１１の１６木の割り込み線に接続され
ている。第１１図および第３５図の直列走査経路は、シ
フトレジスタ１９２３ＣＭＤ／ＳＴＡＴＵＳに人力され
る直列データ人力ＭＳＩＮをＨし、これはメツセージ通
過回路１２１６を動作させる命令入力と、状態情報を検
索出力するためのものである。直列経路はさらに１６ビ
ットデータレジスタとして示されている直列レジスタ１
９２５に接続され、走査経路に信号に入力がなされると
、ＭＳＯＵＴと示された信号を出力する。これらのシフ
トレジスタは第３３図の直列／並列インタフェース１８
８１に対応する。シフトレジスタ１９２５の機能は、分
析領域内のレジスタ１８１３に組み込むことができ、再
利用の原理でメツセージ通過機能のために必要なチップ
領域は概して最少化することが出来る。
シフトレジスタ１９２５ｇｉＭＵＸ１９３１１７）出力
に接続されており、これは三本の経路の内から一つを選
び出しレジスタ１９２５にロードする。
に接続されており、これは三本の経路の内から一つを選
び出しレジスタ１９２５にロードする。
三本の経路の内の二本は第９図および第１５図のＴＩ
ＢＵＳ周辺バスのデータおよびアドレス部である。第３
５図で、データ部は１９３５でまたアドレス部は１９３
７で示されている。三番目の経路は通信レジスタバス１
９３９と呼ばれ、通信レジスタ１９４１に接続されてい
る。
ＢＵＳ周辺バスのデータおよびアドレス部である。第３
５図で、データ部は１９３５でまたアドレス部は１９３
７で示されている。三番目の経路は通信レジスタバス１
９３９と呼ばれ、通信レジスタ１９４１に接続されてい
る。
メツセージ通過回路１２１６は、シミュレーションされ
ている周辺機器にアクセスする場合や、主計算機１１０
１をあたかも付加プロセッサと見なして■１０（入力／
出力）通信を行ったり、また主計算機１１０１と装置１
１との間でデータ構造の麦換を行う場合に有川である。
ている周辺機器にアクセスする場合や、主計算機１１０
１をあたかも付加プロセッサと見なして■１０（入力／
出力）通信を行ったり、また主計算機１１０１と装置１
１との間でデータ構造の麦換を行う場合に有川である。
メツセージ通過回路１２１６の構造並びに動作は、シミ
ュレーションされた周辺機器とのアクセスを例としてさ
らに記述する。装置１１は、好適に周辺機器アクセスま
たはその他の外部通信が開始されたときに、ＭＵＸ１９
３１経由でレジスタ１９２５に並列ロードされる。主計
算機１１０１はレジスタ１９２５の内容を走査して、欠
落している周辺機器の応答をシミュレーションしてレジ
スタ１９２５の中にアップロードする。このレジスタ１
９２５内部の情報は、欠落している周辺機器から戻され
て読み込まれるべきデータを含んでいる。このデータを
周辺バスに運ぶために、レジスタ１９２５はＭＵＸ１９
４５で選択され通信レジスタ１９４１にロードされる。
ュレーションされた周辺機器とのアクセスを例としてさ
らに記述する。装置１１は、好適に周辺機器アクセスま
たはその他の外部通信が開始されたときに、ＭＵＸ１９
３１経由でレジスタ１９２５に並列ロードされる。主計
算機１１０１はレジスタ１９２５の内容を走査して、欠
落している周辺機器の応答をシミュレーションしてレジ
スタ１９２５の中にアップロードする。このレジスタ１
９２５内部の情報は、欠落している周辺機器から戻され
て読み込まれるべきデータを含んでいる。このデータを
周辺バスに運ぶために、レジスタ１９２５はＭＵＸ１９
４５で選択され通信レジスタ１９４１にロードされる。
次に通信レジス９１９４１ ハ、データをＭＵＸ１９５
５を経由して供給し、次にＴＩＢ−ＵＳ周辺バスのデー
タバス部分１９３５上の出力バツファ１９４７は、装置
１１の適当な部分に装置１１の制御回路の制御に従って
、あたかも周辺機器が存在するかのような応答を返す。
５を経由して供給し、次にＴＩＢ−ＵＳ周辺バスのデー
タバス部分１９３５上の出力バツファ１９４７は、装置
１１の適当な部分に装置１１の制御回路の制御に従って
、あたかも周辺機器が存在するかのような応答を返す。
ＭＵＸ１９４５はまた逆方向データ伝送も実現でき、こ
の場合は外部からＴＩデータバス１９３５に入力され、
た通信は、ＭＵＸ１９４５の入力部１９５１に達し、こ
れは通信レジスタ１９４１を経由して、通信レジスタバ
ス１９３９およびＭＵＸ１９３１を通って、１６ビット
データレジスタ１９２５に通信される。
の場合は外部からＴＩデータバス１９３５に入力され、
た通信は、ＭＵＸ１９４５の入力部１９５１に達し、こ
れは通信レジスタ１９４１を経由して、通信レジスタバ
ス１９３９およびＭＵＸ１９３１を通って、１６ビット
データレジスタ１９２５に通信される。
ＭｕＸ１９５５は通信レジスタバス１９３９または付加
バス１９６１のいずれをデータレジスタ１９２５に直接
接続するかの選択を行う。この様にｉ、Ｃデー９はｎ路
１９６１、ＭＵＸ１９５５および出力バッファ１９４７
経由して、レジスタ１９２５からＴＩデータバスにより
直接的に接続することができる。
バス１９６１のいずれをデータレジスタ１９２５に直接
接続するかの選択を行う。この様にｉ、Ｃデー９はｎ路
１９６１、ＭＵＸ１９５５および出力バッファ１９４７
経由して、レジスタ１９２５からＴＩデータバスにより
直接的に接続することができる。
バッ−ファ状態フラグは、装置１１の１１−ドウエア１
９６５から読み込み／書き込み信号線路Ｒ／Ｗ−に沿っ
て、ＣＭＤ／ＳＴＡＴＵＳレジスタ１９２３に通信され
、主計算機１１０１で走査検索される。主計算機はこれ
らのバッファ状態フラグを受は取り、その「具現化」応
答を含む、周辺機器をシミュレーションした応答命令信
号を線路ＭＥ上に返す。
９６５から読み込み／書き込み信号線路Ｒ／Ｗ−に沿っ
て、ＣＭＤ／ＳＴＡＴＵＳレジスタ１９２３に通信され
、主計算機１１０１で走査検索される。主計算機はこれ
らのバッファ状態フラグを受は取り、その「具現化」応
答を含む、周辺機器をシミュレーションした応答命令信
号を線路ＭＥ上に返す。
レジスタ１９２３からの命令ビットのいくつかは、命令
復号器ＣＭＤ ＤＥＣ１９７１に通信される。復号器
１９７１は、命令の復号を行い、ＭＵＸへの出力線ＯＰ
Ｏ・・・ＯＰＮ、メツセージ通過回路１２１６のレジス
タを選択的に活動化し、命令に従って動作させる。従っ
てプロセッサレベルの複雑さおよびフレキシビリティは
メツセージ通過回路１２１６内部で可能である。さらに
別の特徴として、さらにフレキシビリティを上げるため
に、ＭＵｘ１９４５の二つの入力１９５１ ハ周辺バス
ＴＩＢＵＳのデータ部に接続されている。レジスタ１９
２５は割り込み発生ブロック１９４３に接続されており
、装置１１の割り込み状態も主計算機１１０１から走査
されロード出来るようにしている。
復号器ＣＭＤ ＤＥＣ１９７１に通信される。復号器
１９７１は、命令の復号を行い、ＭＵＸへの出力線ＯＰ
Ｏ・・・ＯＰＮ、メツセージ通過回路１２１６のレジス
タを選択的に活動化し、命令に従って動作させる。従っ
てプロセッサレベルの複雑さおよびフレキシビリティは
メツセージ通過回路１２１６内部で可能である。さらに
別の特徴として、さらにフレキシビリティを上げるため
に、ＭＵｘ１９４５の二つの入力１９５１ ハ周辺バス
ＴＩＢＵＳのデータ部に接続されている。レジスタ１９
２５は割り込み発生ブロック１９４３に接続されており
、装置１１の割り込み状態も主計算機１１０１から走査
されロード出来るようにしている。
強調しておくべきことは、機能クロックＦＣＬＫが働く
のは、データがレジスタ１９２５に装置１１の周辺バス
からロードされ、バッファ状態フラグがレジスタ１９２
３にロードされた時である。
のは、データがレジスタ１９２５に装置１１の周辺バス
からロードされ、バッファ状態フラグがレジスタ１９２
３にロードされた時である。
試験クロックＪＣＬには、レジスク１９２３および１９
２５内のデータが主計算機１１０１にアップロードされ
た時、およびデータがこれらふたつのレジスタにダウン
ロードされたときに、動作する。従って、機能クロック
ＦＣＬにはデータをレジスタ１９２５から命令復号器１
９７１に送ったり、データをレジスタ１９２５からメツ
セージ通過回路のＭＵＸ、レジスタおよびバッファおよ
びバス、それに装置１１の残り部分に送るように動作す
る。これらの動作およびクロック切り替え機能は、例え
ば第１図および第１６図に従って先に述べたように、走
査制御器１１４９およびアダプタ１２０３によって実行
される。
２５内のデータが主計算機１１０１にアップロードされ
た時、およびデータがこれらふたつのレジスタにダウン
ロードされたときに、動作する。従って、機能クロック
ＦＣＬにはデータをレジスタ１９２５から命令復号器１
９７１に送ったり、データをレジスタ１９２５からメツ
セージ通過回路のＭＵＸ、レジスタおよびバッファおよ
びバス、それに装置１１の残り部分に送るように動作す
る。これらの動作およびクロック切り替え機能は、例え
ば第１図および第１６図に従って先に述べたように、走
査制御器１１４９およびアダプタ１２０３によって実行
される。
レジスタＵＩＤ１９８１がデータバス１９３５に接続さ
れている。さらに別のレジスタＪＩＤ１９８３がデータ
レジスタ１９２５に接続されている。レジスタＵＩＤお
よびＪＩＤの出力は、タスク識別比較回路１９８５に供
給されている。識別が一致すると、出力信号ＴＳＫＯＫ
が出力される。
れている。さらに別のレジスタＪＩＤ１９８３がデータ
レジスタ１９２５に接続されている。レジスタＵＩＤお
よびＪＩＤの出力は、タスク識別比較回路１９８５に供
給されている。識別が一致すると、出力信号ＴＳＫＯＫ
が出力される。
従ってメツセージ通過回路がその仕事を完了すると、こ
れはその内部状態を、この情報を有効に利用し得る任意
の回路に出力する事が出来る。例えばタスクＯＫ信号Ｔ
ＳＫＯには第２６図の１２ビットダウン計数器１７１５
のＳＵＳＰＥＮＤホールドを解除するために使用できる
。
れはその内部状態を、この情報を有効に利用し得る任意
の回路に出力する事が出来る。例えばタスクＯＫ信号Ｔ
ＳＫＯには第２６図の１２ビットダウン計数器１７１５
のＳＵＳＰＥＮＤホールドを解除するために使用できる
。
メツセージ通過処理のいくつかの場合において、装置１
１内部のＣＰＵを停止すること無く、エミュレーション
およびシミュレーション機能を実行して、割り込み処理
機能は保持したままその他の機能を実行する必要のある
場合がある。この機能によって、通常はコアを停止させ
る停止信号を、停止の代わりにあらかじめ予約した位置
にトラップを呼び出すように使用することが可能となる
。
１内部のＣＰＵを停止すること無く、エミュレーション
およびシミュレーション機能を実行して、割り込み処理
機能は保持したままその他の機能を実行する必要のある
場合がある。この機能によって、通常はコアを停止させ
る停止信号を、停止の代わりにあらかじめ予約した位置
にトラップを呼び出すように使用することが可能となる
。
従って使用者はエミュレーション監視器を使用者のソフ
トウェアにリンクしてトラップ処理を行えば良い。トラ
ップが発生すると監視器はエミュレーション主計算機１
１０１と、例えばＴＩＢＵＳアドレス空間内にあるアド
レスを有する、メツセージ通過回路１２１６レジスタ１
９２５等のＴＩＢＵＳ周辺機器とＴＩ ＢＵＳを経由し
て通信を行う。トラップが一度実行されると、エミュレ
ーショントラップからの復帰が実行されるまでＣＰＵお
よび分析停止■一信号は無視される。
トウェアにリンクしてトラップ処理を行えば良い。トラ
ップが発生すると監視器はエミュレーション主計算機１
１０１と、例えばＴＩＢＵＳアドレス空間内にあるアド
レスを有する、メツセージ通過回路１２１６レジスタ１
９２５等のＴＩＢＵＳ周辺機器とＴＩ ＢＵＳを経由し
て通信を行う。トラップが一度実行されると、エミュレ
ーショントラップからの復帰が実行されるまでＣＰＵお
よび分析停止■一信号は無視される。
第３６図は、第１図の開発ツールである、主計算機１１
０１をチップ登載インタフェース回路１１４９．１２０
３．１２１６が存在するときに、拡張使用する場合の手
順の処理流れ図を示す。応用回路に直列接続された主計
算機を有する電子式システムの動作方法は、ＳＴＡＲＴ
２００１で開始し、ステップ２００３に進み、主計算機
１１０１にエミュレーションおよび試験口■能ソフトウ
ェアを含む走査制御を行うための多目的ソフトウェアを
ロードする。次にステップ２００５に於いて、装置１１
を含む応用システム１０４３の様な、機能回路が主計算
機１１０１からの走査線路１１０３に結合される。
０１をチップ登載インタフェース回路１１４９．１２０
３．１２１６が存在するときに、拡張使用する場合の手
順の処理流れ図を示す。応用回路に直列接続された主計
算機を有する電子式システムの動作方法は、ＳＴＡＲＴ
２００１で開始し、ステップ２００３に進み、主計算機
１１０１にエミュレーションおよび試験口■能ソフトウ
ェアを含む走査制御を行うための多目的ソフトウェアを
ロードする。次にステップ２００５に於いて、装置１１
を含む応用システム１０４３の様な、機能回路が主計算
機１１０１からの走査線路１１０３に結合される。
次のステップ２００７で使用者またはオペレーティング
システムは、エミュレーション２００９゜シミュレーシ
ョン２０１３、ウェファ−組立／製造／現場試験２０１
７および一時的に補助プロセッサとして使用する付加プ
ロセッサモード２０２１およびＩｌｏ通信２０２５の中
から、ソフトウェアプログラムを選択する。付加プロセ
ッサモードでは応用システムの機能動作に関連するデー
タ通信を、例えばメツセージ通過周辺回路１２１６の様
な周辺機器を用いて、主計算機と電子式システムとの間
で同様の直列線路を使用して行うが、この直列通信線は
エミュレーションおよび試験通信でもまた使用される。
システムは、エミュレーション２００９゜シミュレーシ
ョン２０１３、ウェファ−組立／製造／現場試験２０１
７および一時的に補助プロセッサとして使用する付加プ
ロセッサモード２０２１およびＩｌｏ通信２０２５の中
から、ソフトウェアプログラムを選択する。付加プロセ
ッサモードでは応用システムの機能動作に関連するデー
タ通信を、例えばメツセージ通過周辺回路１２１６の様
な周辺機器を用いて、主計算機と電子式システムとの間
で同様の直列線路を使用して行うが、この直列通信線は
エミュレーションおよび試験通信でもまた使用される。
エミュレーション動作２００９は不テップ２０１１を有
し、これは走査動作、機械状態転送、実行、一時停止、
および停止等々の動作を含む。この様に信号は生成され
、入力はシステム基に１０４３からたとえ装置１１とし
て使用されるチップが欠落していている状態でも読み込
めるので、最終的に装置１１のチップが製造されて基板
上に乗せられたときに、これは適切なＲＯＭコードを有
し、応用例の基板と互換性のある様に動作するように出
来る。
し、これは走査動作、機械状態転送、実行、一時停止、
および停止等々の動作を含む。この様に信号は生成され
、入力はシステム基に１０４３からたとえ装置１１とし
て使用されるチップが欠落していている状態でも読み込
めるので、最終的に装置１１のチップが製造されて基板
上に乗せられたときに、これは適切なＲＯＭコードを有
し、応用例の基板と互換性のある様に動作するように出
来る。
シミュレーション動作２０１３は主計算機１１０１内で
対象基板をシミュレーションするソフトウェアを実行す
る機能をＨするので、装置１１のソフトウェア開発を一
つのグループの技術者で行い、−方別のグループの技術
者はまだ完成していない対象システム１０４３の設計に
従事することが出来る。装置１１はソフトウェアシミュ
レーションを行うことが出来るが、第２図に示すように
プロトタイプが使用できる場合は、装置１１の開発中の
ソフトウェアを、装置１１自身の上で走らせて、基板１
０４３の残りの部分のみ主計算機１１０１でシミュレー
ションしシミュレーションを加速することも出来る。こ
の装置１１自身を使用してシミュレーションを加速する
機能は、主計算機１１０１が廉価で広範に利用できるタ
イプではあるが、例えば、ＤＳＰのように高速で実行さ
れる装置のシミュレーションを行うには、十分な早さを
有していない場合に非常に重要である。
対象基板をシミュレーションするソフトウェアを実行す
る機能をＨするので、装置１１のソフトウェア開発を一
つのグループの技術者で行い、−方別のグループの技術
者はまだ完成していない対象システム１０４３の設計に
従事することが出来る。装置１１はソフトウェアシミュ
レーションを行うことが出来るが、第２図に示すように
プロトタイプが使用できる場合は、装置１１の開発中の
ソフトウェアを、装置１１自身の上で走らせて、基板１
０４３の残りの部分のみ主計算機１１０１でシミュレー
ションしシミュレーションを加速することも出来る。こ
の装置１１自身を使用してシミュレーションを加速する
機能は、主計算機１１０１が廉価で広範に利用できるタ
イプではあるが、例えば、ＤＳＰのように高速で実行さ
れる装置のシミュレーションを行うには、十分な早さを
有していない場合に非常に重要である。
装置１１はその最高速度で実行されるが、周辺機器（チ
ップ外の高速および低速記憶装置）は装置１１内部の記
憶装置やレジスタはどに頻繁にはアクセスされないので
、シミュレーションする事が出来る。ステップ２０１５
は第３３図で述べたような、シミュレーションされた周
辺機器へのアクセス動作である。
ップ外の高速および低速記憶装置）は装置１１内部の記
憶装置やレジスタはどに頻繁にはアクセスされないので
、シミュレーションする事が出来る。ステップ２０１５
は第３３図で述べたような、シミュレーションされた周
辺機器へのアクセス動作である。
元々存在しないか、除去された周辺機器１８７１は、単
一のデータボート１２１６で置き換えられ、これは走査
試験ボート１１４９を介してアクセスｉｉｌ能である。
一のデータボート１２１６で置き換えられ、これは走査
試験ボート１１４９を介してアクセスｉｉｌ能である。
応答の無いＴＩＢＵＳアドレスにアクセスすると、ＣＰ
ＵコアはＴ Ｉ ＢＵＳアクセスの第１クロックの後で
停止される。そこで工ミュレーション制御器１１０１は
アドレスおよびアクセスの種類（読み込みか書き込み）
を抽出する。次にエミュレーション制御器１１０１は読
み込みの場合はデータをレジスタ１９２５を通して提供
し、書き込みの場合はデータバスから直接データを読み
込む。周期の完了を示すＲＥＡＤＹ信号はまた、走査経
路を通して直列にレジスタ１９２３に供給される。適切
な伝送が実行された後で装置１１のＣＰＵコアは再開さ
れる。
ＵコアはＴ Ｉ ＢＵＳアクセスの第１クロックの後で
停止される。そこで工ミュレーション制御器１１０１は
アドレスおよびアクセスの種類（読み込みか書き込み）
を抽出する。次にエミュレーション制御器１１０１は読
み込みの場合はデータをレジスタ１９２５を通して提供
し、書き込みの場合はデータバスから直接データを読み
込む。周期の完了を示すＲＥＡＤＹ信号はまた、走査経
路を通して直列にレジスタ１９２３に供給される。適切
な伝送が実行された後で装置１１のＣＰＵコアは再開さ
れる。
試験ステップ２０１７は機械状態転送２０１９を含み、
これは主計算機１１０１が機械状態または試験バター、
ンを装置１１のＳＲＬにロードすると、これは次に装置
１１の論理回路で処理されて、出力され評価される。
これは主計算機１１０１が機械状態または試験バター、
ンを装置１１のＳＲＬにロードすると、これは次に装置
１１の論理回路で処理されて、出力され評価される。
ステップ２０２１のように、主計算機１１０１を一時的
に装置１１の補助プロセッサとして使用する場合は、メ
ツセージ通過回路を経由して、主計算機１１０１と装置
１１との間でデータ構造伝送が行われる。主計算機は伝
送されたデータ構造を処理し、次にその結果を装置１１
または対象回路基板１０４３のどこかに送り返す。
に装置１１の補助プロセッサとして使用する場合は、メ
ツセージ通過回路を経由して、主計算機１１０１と装置
１１との間でデータ構造伝送が行われる。主計算機は伝
送されたデータ構造を処理し、次にその結果を装置１１
または対象回路基板１０４３のどこかに送り返す。
データおよび結果はまた、ビデオ端末、プリンタ、ハー
ドディスク遠隔通信モデムまたはその他の主＝１′算機
１１０１の周辺機器資源送ることも可能であり、これら
の機器は子のようにでもしなければ、装置１１では利川
できないものである。この目的のために、通信１１０ス
テップ２０２５は、メツセージ通過処理を装置１１およ
び回路基板１０４３から主計算機１１０１の周辺機器資
源にメツセージ通過回路１２１６を経由して実行する。
ドディスク遠隔通信モデムまたはその他の主＝１′算機
１１０１の周辺機器資源送ることも可能であり、これら
の機器は子のようにでもしなければ、装置１１では利川
できないものである。この目的のために、通信１１０ス
テップ２０２５は、メツセージ通過処理を装置１１およ
び回路基板１０４３から主計算機１１０１の周辺機器資
源にメツセージ通過回路１２１６を経由して実行する。
伝送および線路制御は主計算機１１０１で行われる。
タスク１０を具備された使用者プログラムの全分析を実
行する機能は、メツセージ通過周辺機器を通して実現さ
れる。使用者プログラムダラムにはＴＩＢＵＳレジスタ
鎖を通してタスクＩＤが付けられる。この値は走査の過
程でロードされた値と比較される。比較は補助ビットを
介して活動化され、これは分析部での有効な比較を促進
するために使用される。
行する機能は、メツセージ通過周辺機器を通して実現さ
れる。使用者プログラムダラムにはＴＩＢＵＳレジスタ
鎖を通してタスクＩＤが付けられる。この値は走査の過
程でロードされた値と比較される。比較は補助ビットを
介して活動化され、これは分析部での有効な比較を促進
するために使用される。
第３５図のレジスタ１９２３は３ビットの演算コード、
４ビットの状態フィールドおよび９ビットのＴＩ ＢＵ
Ｓアドレス／読み込み／書き込みう° ヴチの全部で
３２ビットで構成されている。
４ビットの状態フィールドおよび９ビットのＴＩ ＢＵ
Ｓアドレス／読み込み／書き込みう° ヴチの全部で
３２ビットで構成されている。
シミュレーション実行時のアルゴリズムへのデータの引
き渡しは、メツセージ通過回路１２１６およびここで記
述したその他の回路が以下の特徴を有するので容易に行
える： ■、周辺機器のフレーム（アドレスのブロック）はアド
レス復号、割り込み発生、およびＴＩＢＵＳ周辺バスを
領域に適応される任意の新しいコード（Ｃｏ、Ｃｌ、Ｃ
Ｘ）で駆動する時に使用票止される。
き渡しは、メツセージ通過回路１２１６およびここで記
述したその他の回路が以下の特徴を有するので容易に行
える： ■、周辺機器のフレーム（アドレスのブロック）はアド
レス復号、割り込み発生、およびＴＩＢＵＳ周辺バスを
領域に適応される任意の新しいコード（Ｃｏ、Ｃｌ、Ｃ
Ｘ）で駆動する時に使用票止される。
２、いずれの周辺機器割り込みは、第３５図のブロック
１９４３経由でメツセージモジュールにより発生される
。
１９４３経由でメツセージモジュールにより発生される
。
３、ＴＩＢＵＳ周辺バスは、選択を認識するフレームが
存在しないときに、走査経由でレジスタ１９２５の内容
を読み込んだり書き込んだりするようにプログラムする
事も可能である。
存在しないときに、走査経由でレジスタ１９２５の内容
を読み込んだり書き込んだりするようにプログラムする
事も可能である。
４、 ＴＩＢＵＳ周辺バスは、バスが活動化された後
の第２番目の周期でコアおよび装置を停止１ユさせるよ
うにプログラムする事が可能であって、主；［算機１１
０１がレジスタ１９２５にロードしたりロード解除して
アドレスおよび読み込み／書き込み指令を得られるよう
に出来る。
の第２番目の周期でコアおよび装置を停止１ユさせるよ
うにプログラムする事が可能であって、主；［算機１１
０１がレジスタ１９２５にロードしたりロード解除して
アドレスおよび読み込み／書き込み指令を得られるよう
に出来る。
５６ メツセージ通過回路１２１６レジスタ１９２３か
ら装置の再開を実行できる。
ら装置の再開を実行できる。
各々のモジュールはモジュール使用禁止ビットを有し、
走査を介して設定されると、アドレスの解読、バスの駆
動および割り込みが禁止される。
走査を介して設定されると、アドレスの解読、バスの駆
動および割り込みが禁止される。
７ Ｉ ／（スアドレスに応答するモジュールが無く、
ＴＩバスブロックがシミュレーションパイプ凍結中にシ
ミュレーションされた周辺機器でアドレス指定され、レ
ジスタ１９２３のアクセスが可能であると、コアは周辺
機器アクセスの第２周期が完了する前に停止する。この
モードに於いて、他のフレームが解読されない場合は、
メツセージ周辺回路では読み込みが目標となる。全書き
込みがメツセージ周辺回路で実行される。シミュレーシ
ョンされている周辺機器アクセスビットがレジスタ１９
２３内部で使用可能とされると、四つの状態ビットが周
辺機器アクセスに関連して待ち状態の数を特定するため
に使用される。
ＴＩバスブロックがシミュレーションパイプ凍結中にシ
ミュレーションされた周辺機器でアドレス指定され、レ
ジスタ１９２３のアクセスが可能であると、コアは周辺
機器アクセスの第２周期が完了する前に停止する。この
モードに於いて、他のフレームが解読されない場合は、
メツセージ周辺回路では読み込みが目標となる。全書き
込みがメツセージ周辺回路で実行される。シミュレーシ
ョンされている周辺機器アクセスビットがレジスタ１９
２３内部で使用可能とされると、四つの状態ビットが周
辺機器アクセスに関連して待ち状態の数を特定するため
に使用される。
割り込み発生に主題を戻すと、割り込みを挿入するふた
つの方法が存在する。第１番目の方法は、シミュレーシ
ョンされた周辺機器アクセスモードであって、ここでは
割り込みは装置が始動した後で、ＳＵＳＰＥＮＤが活動
停止になったときに１周期宣言される。第２番目は、装
置がシミュレーションまたはエミュレーションモードの
いずれかにある時に割り込みのＷ＝である。
つの方法が存在する。第１番目の方法は、シミュレーシ
ョンされた周辺機器アクセスモードであって、ここでは
割り込みは装置が始動した後で、ＳＵＳＰＥＮＤが活動
停止になったときに１周期宣言される。第２番目は、装
置がシミュレーションまたはエミュレーションモードの
いずれかにある時に割り込みのＷ＝である。
提出された実施例のＪＴＡＧ／ＭＰＳＤインタフェース
は旺速である試験クロックＪ ＣＬＫに於ける強化され
たエミュレーション機能と、周辺機器機能のシミュレー
ションを可能としている。インタフェースはさらにビン
数の少ないパッケージに格納されている複雑な装置に対
する、拡張された内部試験機能を用意している。主計算
機１１０１と共に使用されるインタフェースのフリキシ
ブル回路は装置のプロトタイプ製作時間を短縮し、製造
時の不具合検査能力を改善する。この回路は、プリント
板（システム）レベルでの境界走査を可能とする。この
境界走査機能は、基板密度が高くなりアクセス可能なビ
ンが少ない表面実装装置が多く使用されるところでは特
に重要となる。
は旺速である試験クロックＪ ＣＬＫに於ける強化され
たエミュレーション機能と、周辺機器機能のシミュレー
ションを可能としている。インタフェースはさらにビン
数の少ないパッケージに格納されている複雑な装置に対
する、拡張された内部試験機能を用意している。主計算
機１１０１と共に使用されるインタフェースのフリキシ
ブル回路は装置のプロトタイプ製作時間を短縮し、製造
時の不具合検査能力を改善する。この回路は、プリント
板（システム）レベルでの境界走査を可能とする。この
境界走査機能は、基板密度が高くなりアクセス可能なビ
ンが少ない表面実装装置が多く使用されるところでは特
に重要となる。
強調しておかなければならないのは、本実施例を一つの
プロセッサと結び付けて議論してきたが、この構造の重
要な長所はそのアーキテクチャが独立であるという点に
ある。アクセスおよび制御は全て内部ラッチで実行され
る。ロード／ストア命令は、データＲＡＭにアクセスす
る。チップ登載周辺機器もアクセスでき制御できる。関
連する回路を各々四角い場所に入れて、モジュールとし
て取り扱う方法により、各々のモジュール試験を分離し
て独立に行え、チップのファミリーの中にチップを追加
して製造する場合にモジュール単位での追加または削除
を行うという方法が採れる。標準製品やその派生品だけ
でなく、半注文製品や、ＡＳＩＣ装置も同一のエミュレ
ーシ−ヨン方法で処理でき、投資を最少でかつ最適にで
きる。提出された実施例では、不具合検出力バー範囲を
増加させ、装置のデバッグをより早く行えるようにする
。
プロセッサと結び付けて議論してきたが、この構造の重
要な長所はそのアーキテクチャが独立であるという点に
ある。アクセスおよび制御は全て内部ラッチで実行され
る。ロード／ストア命令は、データＲＡＭにアクセスす
る。チップ登載周辺機器もアクセスでき制御できる。関
連する回路を各々四角い場所に入れて、モジュールとし
て取り扱う方法により、各々のモジュール試験を分離し
て独立に行え、チップのファミリーの中にチップを追加
して製造する場合にモジュール単位での追加または削除
を行うという方法が採れる。標準製品やその派生品だけ
でなく、半注文製品や、ＡＳＩＣ装置も同一のエミュレ
ーシ−ヨン方法で処理でき、投資を最少でかつ最適にで
きる。提出された実施例では、不具合検出力バー範囲を
増加させ、装置のデバッグをより早く行えるようにする
。
エミュレータのサポートは、装置が利用できる時期とほ
ぼ同時期にｎ１能である。この様にして、タイムリーに
エミュレーション機能とソフトウェア開発ツールとを、
使用者が機能チップをシリコン、ガリウム砒素等の材料
で作られたシステムを受は取ると同時に提供する事が可
能である。システムエミュレーションは対象ケーブルを
不要とし、干渉もないのでさらに信頼性が向上する。全
速度でのエミュレーションはチップのファミリーの製品
寿命が続くまで可能であり、たとえ機能クロック速度が
、バス周期時間で２０メガヘルツを越えるまで増加して
も大丈夫である。チップのファミリーに新しいメンバー
が追加された場合のエミュレーション回路の更新も最小
限に減らされている。
ぼ同時期にｎ１能である。この様にして、タイムリーに
エミュレーション機能とソフトウェア開発ツールとを、
使用者が機能チップをシリコン、ガリウム砒素等の材料
で作られたシステムを受は取ると同時に提供する事が可
能である。システムエミュレーションは対象ケーブルを
不要とし、干渉もないのでさらに信頼性が向上する。全
速度でのエミュレーションはチップのファミリーの製品
寿命が続くまで可能であり、たとえ機能クロック速度が
、バス周期時間で２０メガヘルツを越えるまで増加して
も大丈夫である。チップのファミリーに新しいメンバー
が追加された場合のエミュレーション回路の更新も最小
限に減らされている。
エミュレーション回路のタイプは、製品ケーブルを使用
する方法とは異なって、都合良く独立のパッケージとな
っており、その中にチップが製造されている。新しいチ
ップを用いて使用者がシステム開発を行う場合に、エミ
ュレーションソフトウェアの更新内容で使用者に知らせ
る必要のある新しい情報は少ない。ソフトウェアは組み
込み型ドキュメントとして提供できる。
する方法とは異なって、都合良く独立のパッケージとな
っており、その中にチップが製造されている。新しいチ
ップを用いて使用者がシステム開発を行う場合に、エミ
ュレーションソフトウェアの更新内容で使用者に知らせ
る必要のある新しい情報は少ない。ソフトウェアは組み
込み型ドキュメントとして提供できる。
重要なことは、提出された実施例では、試験とエミュレ
ーションの方法を同じにした点である。
ーションの方法を同じにした点である。
試験とエミュレーションは共に共通の特性を６し、■）
チップを既知の状態とする、２）開始／停止］〕を実行
する、３）機械の状態を吐き出す。走査経路は共に機械
状態の吐き出しと記録を行い、メモり読み込み／書き込
みを呼び出すための機構を提供する。
チップを既知の状態とする、２）開始／停止］〕を実行
する、３）機械の状態を吐き出す。走査経路は共に機械
状態の吐き出しと記録を行い、メモり読み込み／書き込
みを呼び出すための機構を提供する。
実時間および非実時間での開発活動は、別々の試験器具
やエミュレーション装置を使用する代わりに、同一の道
具建ておよび技術で実行される。
やエミュレーション装置を使用する代わりに、同一の道
具建ておよび技術で実行される。
高速チップは、エミユレーション用の特別機能がチップ
上に組み込まれているので、容易に適合できる。プロセ
ッサチップに於いては、与えられたプロセッサコア用の
基本セットの数は、特別のエミュレーション装置を無く
したため、少なくなっている。
上に組み込まれているので、容易に適合できる。プロセ
ッサチップに於いては、与えられたプロセッサコア用の
基本セットの数は、特別のエミュレーション装置を無く
したため、少なくなっている。
同一性は、ここではエミュレーション技術の範囲または
マトリクスを定義する変数として認識されており、この
点に関しては提出された実施例および本発明のその他の
実施例には、新しい進歩が認められる。次の表は同時性
の概念による技術の区分分けである： （表） ′ レベル 名 称 走査単位 実行単位１
ＬＳＳＤ 全チップ 全チップ２ Ｍ
ＩＳＤＴ モジュール 全チップ３ ＭＰ
ＳＤＥ モジュール モジュール４ ＪＴＡ
Ｇ／ＭＰＳＤ ＪＣＬＫクロック ＦＣＬＫクロック
システム走査同時実行 ５ ＪＴＡＧ／ＭＰＳＤ ＪＣＬＫクロック ｌｃ
ＬＫクロックシステム同時実行 同時性レベル１に於いては、全チップが走査され、全チ
ップが動作を実行するために実行される。
マトリクスを定義する変数として認識されており、この
点に関しては提出された実施例および本発明のその他の
実施例には、新しい進歩が認められる。次の表は同時性
の概念による技術の区分分けである： （表） ′ レベル 名 称 走査単位 実行単位１
ＬＳＳＤ 全チップ 全チップ２ Ｍ
ＩＳＤＴ モジュール 全チップ３ ＭＰ
ＳＤＥ モジュール モジュール４ ＪＴＡ
Ｇ／ＭＰＳＤ ＪＣＬＫクロック ＦＣＬＫクロック
システム走査同時実行 ５ ＪＴＡＧ／ＭＰＳＤ ＪＣＬＫクロック ｌｃ
ＬＫクロックシステム同時実行 同時性レベル１に於いては、全チップが走査され、全チ
ップが動作を実行するために実行される。
同時性レベル２では、チップ内の個々のモジュールは選
択的に走査され、全チップが実行される。
択的に走査され、全チップが実行される。
同時性レベル３では、チップ内の個々のモジュールは選
択的に走査され、選択された任意の一つまたは複数のモ
ジュールの実行ができる。同時性レベル４では、境界走
査がＭＰＳＤモジュラ−部走査に組み込まれており、シ
ステム１０４３との同時性が保証されているので、全シ
ステムの開発および試験がチップを通してまたシステム
を通してモジュールのどのレベルからでも実施できる。
択的に走査され、選択された任意の一つまたは複数のモ
ジュールの実行ができる。同時性レベル４では、境界走
査がＭＰＳＤモジュラ−部走査に組み込まれており、シ
ステム１０４３との同時性が保証されているので、全シ
ステムの開発および試験がチップを通してまたシステム
を通してモジュールのどのレベルからでも実施できる。
同時性レベル５では、システム実行の同時性がレベル４
に追加されている。各々のレベルはそれより下位のレベ
ル機能を包括している。
に追加されている。各々のレベルはそれより下位のレベ
ル機能を包括している。
提出された実施例のメツセージ通過特性は、少なくとも
四つの機能を有する。第１の機能では、中間アクセス伝
送であって、ＣＰＵの停止および周辺機器の停止を含む
。例えばシミュレーションされている周辺機器へのアク
セスが−、この第１機能を使用して実行できる。第２の
機能は°、メツセージ通過回路を使用し、メツセージ通
過が発生している間割り込みをラッチする。第３機能は
タスク識別子（ＩＤ）を比較し、メツセージの通過が進
行中か、完了したかの信号を出力する。第４の機能は、
メツセージを走査直列インタフェース１１４９を通して
主計算機１１０１に通過させる。
四つの機能を有する。第１の機能では、中間アクセス伝
送であって、ＣＰＵの停止および周辺機器の停止を含む
。例えばシミュレーションされている周辺機器へのアク
セスが−、この第１機能を使用して実行できる。第２の
機能は°、メツセージ通過回路を使用し、メツセージ通
過が発生している間割り込みをラッチする。第３機能は
タスク識別子（ＩＤ）を比較し、メツセージの通過が進
行中か、完了したかの信号を出力する。第４の機能は、
メツセージを走査直列インタフェース１１４９を通して
主計算機１１０１に通過させる。
実際の応用として製造されるシステム基板は、ビデオ端
末とかプリンタといったような、試験の目的で使用され
る機器が欠落している。第４機能を使用する事により、
提出された実施例にとりつけられたプロセッサでは、開
発システムは、エミュレーション、シミュレーションお
よびデバッグモードとは区別される正常動作モードで応
用システム基板の制御を獲得している。
末とかプリンタといったような、試験の目的で使用され
る機器が欠落している。第４機能を使用する事により、
提出された実施例にとりつけられたプロセッサでは、開
発システムは、エミュレーション、シミュレーションお
よびデバッグモードとは区別される正常動作モードで応
用システム基板の制御を獲得している。
例えば、システム基板が組み込み型マイクロ制御器を有
しているとすると、提出された実施例に於ける開発シス
テムは開発システムが走査直列ボートを介して状態のポ
ーリングを行ったり、または第１０図のＥＭＵＯまたは
ＥＭＵＩビンを経由して、マイクロ制御器から割り込み
を受信する動作モードをＨする。
しているとすると、提出された実施例に於ける開発シス
テムは開発システムが走査直列ボートを介して状態のポ
ーリングを行ったり、または第１０図のＥＭＵＯまたは
ＥＭＵＩビンを経由して、マイクロ制御器から割り込み
を受信する動作モードをＨする。
内部に組み込まれたマイクロ制御器内での、ソフトウェ
ア割り込みまたはソフトウェアトラップ −機能は、あ
らかじめ定められた区切り点で発生し、この時点で第２
図の主計算機１１０１に処理要求の信号を出力する。言
葉を変えれば、開発システムに於ける主計算機は、応用
システムに組み込まれたマイクロ制御器の補助プロセッ
サと呼べる。
ア割り込みまたはソフトウェアトラップ −機能は、あ
らかじめ定められた区切り点で発生し、この時点で第２
図の主計算機１１０１に処理要求の信号を出力する。言
葉を変えれば、開発システムに於ける主計算機は、応用
システムに組み込まれたマイクロ制御器の補助プロセッ
サと呼べる。
例えば組み込まれたマイクロ制御器は補助プロセッササ
として動作している開発システムにファイル転送をして
、表示や印字を行わせることができる。
として動作している開発システムにファイル転送をして
、表示や印字を行わせることができる。
実行状態をふたつに区分すると、１）非同時性実行、お
よび２）同時性実行とに分けられる。
よび２）同時性実行とに分けられる。
−区分１では、組み込まれた、マイクロ制御器のＣＰＵ
は応用プログラムの実行は止め、ＣＰＵは例えば主計算
機１１０１に対するデータ転送を行う。主計算機１１０
１はマイクロ制御器ＣＰＵのレジスタを使用して、メモ
リの読み込みおよび書き込みを実行し、転送が完了する
とＣＰＵ状態を記録する。
は応用プログラムの実行は止め、ＣＰＵは例えば主計算
機１１０１に対するデータ転送を行う。主計算機１１０
１はマイクロ制御器ＣＰＵのレジスタを使用して、メモ
リの読み込みおよび書き込みを実行し、転送が完了する
とＣＰＵ状態を記録する。
区分２（ＩｒｉＪ時性実行）では、第９図、第１１図お
よび第３５図に示されたメツセージ通過周辺機器ＭＳＧ
ＰＡＳＳ１２１６は、提出された実施例に組み込まれて
いる。好適にＭＳＧ；ＰＡＳＳ１２１６は、マイクロ制
御器が主計算機１１０１に処理要求を出した後に、別の
タスクを実行することを許している。従って、応用シス
テムからのコードは、走査直列伝送線１１０３経由で送
られ、割り込みをＥ Ｍ Ｕ Ｏ線路上に発生して、ソ
フトウェア制御を行い、主計算機１１０１が付加プロセ
ッサ機能を実行するようにさせる。
よび第３５図に示されたメツセージ通過周辺機器ＭＳＧ
ＰＡＳＳ１２１６は、提出された実施例に組み込まれて
いる。好適にＭＳＧ；ＰＡＳＳ１２１６は、マイクロ制
御器が主計算機１１０１に処理要求を出した後に、別の
タスクを実行することを許している。従って、応用シス
テムからのコードは、走査直列伝送線１１０３経由で送
られ、割り込みをＥ Ｍ Ｕ Ｏ線路上に発生して、ソ
フトウェア制御を行い、主計算機１１０１が付加プロセ
ッサ機能を実行するようにさせる。
このように、提出された実施例の６本の線路で構成され
るＳＣＯＰＥ／ＭＰＳＤインタフェースは、ふたつの機
能を具備している。システム基板およびそのマイクロ制
御器は、実際上はその応用プログラムの為にシステム基
板上に用意された全ての直列および並列ポートを使用し
、これらの応用ボートを試験や通常開発システム機能に
一時的にも使うこと無く使用されるであろう。従って、
ＳＣＯＰＥ／ＭＰＳＤインタフェースはプロトタイプや
製造試験の時のみ有用なのではなくて、現場試験および
診断、応用システムでの実行履歴の呼出および表示や印
字を目的としたデータの蓄積にも有川である。
るＳＣＯＰＥ／ＭＰＳＤインタフェースは、ふたつの機
能を具備している。システム基板およびそのマイクロ制
御器は、実際上はその応用プログラムの為にシステム基
板上に用意された全ての直列および並列ポートを使用し
、これらの応用ボートを試験や通常開発システム機能に
一時的にも使うこと無く使用されるであろう。従って、
ＳＣＯＰＥ／ＭＰＳＤインタフェースはプロトタイプや
製造試験の時のみ有用なのではなくて、現場試験および
診断、応用システムでの実行履歴の呼出および表示や印
字を目的としたデータの蓄積にも有川である。
ブロック転送は、メツセージ通過周辺機器１２１６を用
いて、通信レジスタ１９４１からレジスタ１９２５にロ
ードし、ＪＴＡＧ制御器をＩＤＬＥ状態とし、Ｎ（例え
ば１６）ビットシフトして、次に再びロードレジスタ１
９２５に周期を戻すことによって実現できる。ブロック
転送は、走査経路が接続できる物ならどの直列インタフ
ェースにも実施できる。シフト速度は１０メガヘルツを
越えていれば十分であり、実質的な通信能力は、本来な
ら単なる試験ポートでしかない物を通信チャンネルとし
て二重に使用することで増加する。
いて、通信レジスタ１９４１からレジスタ１９２５にロ
ードし、ＪＴＡＧ制御器をＩＤＬＥ状態とし、Ｎ（例え
ば１６）ビットシフトして、次に再びロードレジスタ１
９２５に周期を戻すことによって実現できる。ブロック
転送は、走査経路が接続できる物ならどの直列インタフ
ェースにも実施できる。シフト速度は１０メガヘルツを
越えていれば十分であり、実質的な通信能力は、本来な
ら単なる試験ポートでしかない物を通信チャンネルとし
て二重に使用することで増加する。
第３５図で、十二重通信プロトコルは、交互にダウンロ
ードとアップロードを第２図の主計算機１１０１と第３
５図のメツセージ通過周辺機器ＭＳＧＰＡＳＳ１２１６
との間で交互に行うことで実行されている。主計算機１
１０１はレジスタ１９２３内のビットを走査しマイクロ
制御器で使用する。応用マイクロ制御器は、その情報を
使用し、続いて状態およびデータビットをレジスタ１９
２３および１９２５にロードし、次に主計算機１１０１
に対してアップロード要求を送信する。主計算機１１０
１から信号が戻ってきた時点で、レジスタ１９２３およ
び１９２５から主計算機１１０１への直列伝送が実施さ
れる、（別の実施例では、全二重ハードウェアおよび通
信が具備されている。） メツセージ通過周辺機器は、さらに好適に開発システム
用途で有用である。開発システムとして動作している主
計算機１１０１は、組み込み型マイクロ制御器の機械状
態を要求する命令を、レジスタ１９２３にダウンロード
する。マイクロ制御器は、あらかじめそのメモり内部に
記憶しであるソフトウェアコードにトラップ（割り込み
と類似）する事で応答する。あらかじめ記憶されている
コードは、実行されると、マイクロ制御器のコアレジス
タの内容を第３５図のメツセージ通過周辺機器１２１６
を経由して、主計算機１１０１に通信で送り返すように
動作する。メツセージ通過周辺機器のみが動作するだは
なので、同時性は維持され、組み込みマイクロ制御器の
ＣＰＵはデバッグ実行中の割り込みに対してフリーであ
り、従って実時間制御機能は、外乱を受けない。
ードとアップロードを第２図の主計算機１１０１と第３
５図のメツセージ通過周辺機器ＭＳＧＰＡＳＳ１２１６
との間で交互に行うことで実行されている。主計算機１
１０１はレジスタ１９２３内のビットを走査しマイクロ
制御器で使用する。応用マイクロ制御器は、その情報を
使用し、続いて状態およびデータビットをレジスタ１９
２３および１９２５にロードし、次に主計算機１１０１
に対してアップロード要求を送信する。主計算機１１０
１から信号が戻ってきた時点で、レジスタ１９２３およ
び１９２５から主計算機１１０１への直列伝送が実施さ
れる、（別の実施例では、全二重ハードウェアおよび通
信が具備されている。） メツセージ通過周辺機器は、さらに好適に開発システム
用途で有用である。開発システムとして動作している主
計算機１１０１は、組み込み型マイクロ制御器の機械状
態を要求する命令を、レジスタ１９２３にダウンロード
する。マイクロ制御器は、あらかじめそのメモり内部に
記憶しであるソフトウェアコードにトラップ（割り込み
と類似）する事で応答する。あらかじめ記憶されている
コードは、実行されると、マイクロ制御器のコアレジス
タの内容を第３５図のメツセージ通過周辺機器１２１６
を経由して、主計算機１１０１に通信で送り返すように
動作する。メツセージ通過周辺機器のみが動作するだは
なので、同時性は維持され、組み込みマイクロ制御器の
ＣＰＵはデバッグ実行中の割り込みに対してフリーであ
り、従って実時間制御機能は、外乱を受けない。
この様に、メツセージ通過周辺機器１２１６は熟練の技
術者によってプログラム可能な、多くの用途に使用でき
る電子機器として働く。例えば、開発システムを取り外
して別の開発用ではないシステムのマイクロプロセッサ
を現場で取り付け、別の用途に使用することもできる。
術者によってプログラム可能な、多くの用途に使用でき
る電子機器として働く。例えば、開発システムを取り外
して別の開発用ではないシステムのマイクロプロセッサ
を現場で取り付け、別の用途に使用することもできる。
この様にＳＣＯＰＥ／ＭＰＳＤポートは、システム応用
プログラムに対して非常にフレキシブルな通信チャンネ
ルを構成している。さらにシステム１０４３はその応用
主プロセッサ１０４４が（ｊ在する場合は、これとの通
信も０由である。
プログラムに対して非常にフレキシブルな通信チャンネ
ルを構成している。さらにシステム１０４３はその応用
主プロセッサ１０４４が（ｊ在する場合は、これとの通
信も０由である。
エミュレーション、シミュレーションおよび試験の説明
をざらにべつの観点から行う。
をざらにべつの観点から行う。
画像処理システムの提出された実施例に於いて、第３フ
図はＧＳＰ（画像処理システム）チップ２１３０のブロ
ック図を示し、中央処理装置２２００にはバス２２０２
，２２０４．２２０６および２２０８が接続されていて
、それぞれレジスタファイル２２２０、命令キャッシュ
２２３０、ホストインタフェース２２４０および画像ハ
ードウェア２２１０に接続されている。さらにバス２２
０５はホストインタフェース２２４０．メモリインタフ
ェース２２５０、命令キャッシュ２２３０および入力／
出・カレジスク２２６０を内部接続されている。ホスト
インタフェース２２４０およびメモリインタフェース２
２５０はそれぞれビンおよびバス２１１５および２１２
２を介して外部からのアクセスが可能である。Ｉｌｏレ
ジスタ２２６０に関連する、ビデオ表示制御器２２７０
はその出力をバス２１２４に供給する。
図はＧＳＰ（画像処理システム）チップ２１３０のブロ
ック図を示し、中央処理装置２２００にはバス２２０２
，２２０４．２２０６および２２０８が接続されていて
、それぞれレジスタファイル２２２０、命令キャッシュ
２２３０、ホストインタフェース２２４０および画像ハ
ードウェア２２１０に接続されている。さらにバス２２
０５はホストインタフェース２２４０．メモリインタフ
ェース２２５０、命令キャッシュ２２３０および入力／
出・カレジスク２２６０を内部接続されている。ホスト
インタフェース２２４０およびメモリインタフェース２
２５０はそれぞれビンおよびバス２１１５および２１２
２を介して外部からのアクセスが可能である。Ｉｌｏレ
ジスタ２２６０に関連する、ビデオ表示制御器２２７０
はその出力をバス２１２４に供給する。
ｔＪ５３８図は第３フ図のユニット２２００のブロック
図を示す。
図を示す。
試験を可能とする目的で、ＧＳＰ２１２０記憶装置はふ
たつのタイプに分割されている：（１）例えば、レジス
タファイル２２２０、キャッシュＲＡＭ２２３０．メモ
リアドレスレジスタ２１０３、メモリデータレジスタ２
１０５およびフィルドサイズレジスタ２１０７の様な多
重ピットレジスタである。これらは全てワイドバス上に
あって、十分な論理回路が用意されていて、これらの各
々のレジスタからチップのローカルアドレスデータ（Ｌ
ＡＤ）ピンに対する道が確保されている。
たつのタイプに分割されている：（１）例えば、レジス
タファイル２２２０、キャッシュＲＡＭ２２３０．メモ
リアドレスレジスタ２１０３、メモリデータレジスタ２
１０５およびフィルドサイズレジスタ２１０７の様な多
重ピットレジスタである。これらは全てワイドバス上に
あって、十分な論理回路が用意されていて、これらの各
々のレジスタからチップのローカルアドレスデータ（Ｌ
ＡＤ）ピンに対する道が確保されている。
（２）例えばエミュレーション制御レジスタ２１２１、
制御ＲＯＭ （ＣＲＯＭ）２１３１のバッファＳＲＬ２
１３５およびチップ上のコア処理回路２１０１の走査可
能レジスタの様な直列ラッチである。これらはふたつの
走査経路上に置かれ、ふたつの双方向ビンＳＣＩＮおよ
びＳＣＯＵＴ−を経由して試験モード時にアクセス可能
である。補助ラッチは好適に望み通りに、重要な論理回
路素子を容品に観察するために配置可能−である。
制御ＲＯＭ （ＣＲＯＭ）２１３１のバッファＳＲＬ２
１３５およびチップ上のコア処理回路２１０１の走査可
能レジスタの様な直列ラッチである。これらはふたつの
走査経路上に置かれ、ふたつの双方向ビンＳＣＩＮおよ
びＳＣＯＵＴ−を経由して試験モード時にアクセス可能
である。補助ラッチは好適に望み通りに、重要な論理回
路素子を容品に観察するために配置可能−である。
試験可能性を実現する一つの方法としてここでは、並列
直列走査設計（Ｐ Ｓ Ｓ Ｄ）と呼ぶ。一つの規則が
導入されていて、全てのレジスタビットおよび直列ラッ
チはいくつかの機能と、第３９図の単一クロック位相（
ＨＢｒ）とのＡＮＤがとられたとき、またはそれを条件
として、ロードされる。第３９図にはまたクロック信号
ＨＩＴ、Ｈ２Ｔ、Ｔ３Ｔ、Ｈ４Ｔ、ＱＩＮ、Ｑ２Ｎ、Ｑ
３Ｎおよび０４Ｎが示されている。チップの状態はＨＢ
ｒを零レベルに保つことで「凍結」できる。その他全て
のクロックは通常に発生できる。
直列走査設計（Ｐ Ｓ Ｓ Ｄ）と呼ぶ。一つの規則が
導入されていて、全てのレジスタビットおよび直列ラッ
チはいくつかの機能と、第３９図の単一クロック位相（
ＨＢｒ）とのＡＮＤがとられたとき、またはそれを条件
として、ロードされる。第３９図にはまたクロック信号
ＨＩＴ、Ｈ２Ｔ、Ｔ３Ｔ、Ｈ４Ｔ、ＱＩＮ、Ｑ２Ｎ、Ｑ
３Ｎおよび０４Ｎが示されている。チップの状態はＨＢ
ｒを零レベルに保つことで「凍結」できる。その他全て
のクロックは通常に発生できる。
ＧＳＰ２１２０には、人力ビンから生成される第３９図
に示す４相の低位活性クロックＱＩＮからＱ４Ｎが入力
されている。また四つの高位活性半位相クロックＨＩＴ
からＨ４Ｔも存在する。先に述べたように、全てのメモ
り素子にはＨＢｒ位相の時のみしかロードされない。回
路が通じように動作している間は、クロックは第３９図
の一番左側の列に示す通常周期の様に見える。特別な走
査試験モード（中央列）では、ＨＢｒは低位のままであ
り、メモり素子への通常ロード作業を凍結する。特別試
験クロック、Ｔ３Ｔ、が使川可能となり、素子を走査経
路に沿ってシフトする。ホールド試験モードでは（もっ
とも右側の列）ＨＢｒおよびＴ３Ｔは共に低位に保持さ
れ、これによって機械の状態を凍結する。
に示す４相の低位活性クロックＱＩＮからＱ４Ｎが入力
されている。また四つの高位活性半位相クロックＨＩＴ
からＨ４Ｔも存在する。先に述べたように、全てのメモ
り素子にはＨＢｒ位相の時のみしかロードされない。回
路が通じように動作している間は、クロックは第３９図
の一番左側の列に示す通常周期の様に見える。特別な走
査試験モード（中央列）では、ＨＢｒは低位のままであ
り、メモり素子への通常ロード作業を凍結する。特別試
験クロック、Ｔ３Ｔ、が使川可能となり、素子を走査経
路に沿ってシフトする。ホールド試験モードでは（もっ
とも右側の列）ＨＢｒおよびＴ３Ｔは共に低位に保持さ
れ、これによって機械の状態を凍結する。
各々の並列レジスタセルは第４０図に示すような回路を
有する。これは（通常状態では）ＨＢｒ相でロードされ
、ＨＩＴ相で（条−件によって）サンプリングされる。
有する。これは（通常状態では）ＨＢｒ相でロードされ
、ＨＩＴ相で（条−件によって）サンプリングされる。
制御論理Ｈ路およびマイクロコードがチップ上に用意さ
れていて、全ての並列レジスタがＬＡＤバスにロードさ
れダンプされる様にしている。従って機械状態はロード
され、実行されて、その結果が出力される。
れていて、全ての並列レジスタがＬＡＤバスにロードさ
れダンプされる様にしている。従って機械状態はロード
され、実行されて、その結果が出力される。
各々の直列ラッチで使用される回路が第４１図に示され
ている。その形状は第４０図に示す並列レジスタ回路に
似ているが、走査人力Ｓｃａｎ Ｉｎと呼ばれる直列入
力が付加されている。試験を行うために、ＨＩＴサンプ
ルは次の素子のＴ３Ｔ入力に走査鏡を形成するように接
続されており、全てのラッチが互いにつながって長いシ
フトレジスタを構成する。試験クロックＴ３ＴはＨＢｒ
と同一位相を有するが、通常動作では操作禁止（零）で
ある。特別のＳＣＡＮ−ＩＮ ／ＳＣＡＭ−ＯＵＴ試験
モードでは、Ｔ３Ｔが使用１１能であり、ＨＢｒは使用
禁止となる。データは走査鏡に沿ってシフトされる。ク
ロック計画では、走査経路を実現するために必要な余分
のトランジスタの数を一つの１〜ランジスタと試験クロ
ックを流す経路のみの最少とするように考慮されている
。
ている。その形状は第４０図に示す並列レジスタ回路に
似ているが、走査人力Ｓｃａｎ Ｉｎと呼ばれる直列入
力が付加されている。試験を行うために、ＨＩＴサンプ
ルは次の素子のＴ３Ｔ入力に走査鏡を形成するように接
続されており、全てのラッチが互いにつながって長いシ
フトレジスタを構成する。試験クロックＴ３ＴはＨＢｒ
と同一位相を有するが、通常動作では操作禁止（零）で
ある。特別のＳＣＡＮ−ＩＮ ／ＳＣＡＭ−ＯＵＴ試験
モードでは、Ｔ３Ｔが使用１１能であり、ＨＢｒは使用
禁止となる。データは走査鏡に沿ってシフトされる。ク
ロック計画では、走査経路を実現するために必要な余分
のトランジスタの数を一つの１〜ランジスタと試験クロ
ックを流す経路のみの最少とするように考慮されている
。
並列および直列ラッチを利用するために、制御ハードウ
ェアが用意されており、リセット、ｒｕｎ／ｅｍｕ、ロ
ーカル割り込みおよびホールドビンに接続されている。
ェアが用意されており、リセット、ｒｕｎ／ｅｍｕ、ロ
ーカル割り込みおよびホールドビンに接続されている。
リセットおよびｒｕｎ／、ｅｍｕが共に低位に引き下げ
られると、２本のローカル割り込みピンおよびホールド
ピン上に現れる値は３ビットコードを表し、これらは七
つの可能な試験モードの内の一つに復号される。
られると、２本のローカル割り込みピンおよびホールド
ピン上に現れる値は３ビットコードを表し、これらは七
つの可能な試験モードの内の一つに復号される。
試験モードは通常下記の手順で使用される＝（１）並列
ロード・・・並列経路上にある全てのレジスタにローカ
ルメモリインタフェース経由でロードする。
ロード・・・並列経路上にある全てのレジスタにローカ
ルメモリインタフェース経由でロードする。
（２） Ｓｃａｎ−ｉｎ・−データが直列走査経路の中
にシフトされ、その際並列経路レジスタ内のデータは変
更され無い。
にシフトされ、その際並列経路レジスタ内のデータは変
更され無い。
（３）実行・−・一つまたはいくつかのクロック周期の
間実行する。
間実行する。
（４） Ｓｃａｎ−ｏｕｔ−・・データが直列走査経路
の外にシフトされ、その際並列経路レジスタ内のデータ
は変更され無い。
の外にシフトされ、その際並列経路レジスタ内のデータ
は変更され無い。
（５）並列ダンプ・・−並列経路上の全てのレジスタを
ローカルメモリインタフェース経由でダンプする。
ローカルメモリインタフェース経由でダンプする。
その他のＨ用な試験モードはホールドモードである。こ
のモード中機械状態は、ＨＢｒおよびＴ３Ｔを使用禁止
とすることにより凍結される。
のモード中機械状態は、ＨＢｒおよびＴ３Ｔを使用禁止
とすることにより凍結される。
ビデオ制御器２２７０は、自分自身で独立したふたつの
相のクロック手段を有し、これらはビデオ入力クロック
ピン（ＶＣＬＫ）から導かれる、Ｖ５ＴおよびＶ６Ｔで
ある。ビデオ制御器で使用されるレジスタ２２６０はＶ
６Ｔの時のみロードされる。これを全試験モードで使用
する場合は、ビデオクロックはＶＣＬＫからはずされて
、ふたつの相はＨＢｒおよびＢＩＴに接続される。従っ
て全てのビデオレジスタは、ＨＢｒの位相に対応するＶ
６Ｔでロードされる。
相のクロック手段を有し、これらはビデオ入力クロック
ピン（ＶＣＬＫ）から導かれる、Ｖ５ＴおよびＶ６Ｔで
ある。ビデオ制御器で使用されるレジスタ２２６０はＶ
６Ｔの時のみロードされる。これを全試験モードで使用
する場合は、ビデオクロックはＶＣＬＫからはずされて
、ふたつの相はＨＢｒおよびＢＩＴに接続される。従っ
て全てのビデオレジスタは、ＨＢｒの位相に対応するＶ
６Ｔでロードされる。
並列ロード／ダンプインタフェース・・−並列ロードお
よびダンプの制御は、ＣＰＵ２２００で実行されるが、
ＬＡＤ２２０５に対する読み込みおよび書き込みはメモ
り制御器２２５０で行われる。
よびダンプの制御は、ＣＰＵ２２００で実行されるが、
ＬＡＤ２２０５に対する読み込みおよび書き込みはメモ
り制御器２２５０で行われる。
ＣＰＵはメモり制御器と干渉するいくつかの源２２００
．２２１０，２２４０．２２６０のひとつである。例え
ばＤＲＡＭリフレッシュ制御器に、ロード／ダンプ周期
の実行途中で要求を出すことは可能であるが、この様な
ことをすれば、手順に混乱を生じデータが試験装置によ
って失われるであろう。
．２２１０，２２４０．２２６０のひとつである。例え
ばＤＲＡＭリフレッシュ制御器に、ロード／ダンプ周期
の実行途中で要求を出すことは可能であるが、この様な
ことをすれば、手順に混乱を生じデータが試験装置によ
って失われるであろう。
これらその他の源は使用禁止状態にしてお（必要がある
。これは並列ロード／ダンプを行う前にＳＣＡＮ ＯＵ
Ｔを実行して行われる。これにより走査経路の内容が押
し流されて、メモり制御器に対する全ての要求がクリア
され、ＣＰＵのみが唯一動作ｌ■能な源であることが保
証される。
。これは並列ロード／ダンプを行う前にＳＣＡＮ ＯＵ
Ｔを実行して行われる。これにより走査経路の内容が押
し流されて、メモり制御器に対する全ての要求がクリア
され、ＣＰＵのみが唯一動作ｌ■能な源であることが保
証される。
キャッシュＲＡＭ・・−ＬＡＤバスのインタフェースに
関する性能を向上させる理由から、キャッシュがＢＩＴ
上にロードされている。従ってキャッシュ内のメモり素
子の更新を停止するために、全てのキャッシュレジスタ
は、ＨＢｒが使用禁止のときには必ず使用禁止となる、
信号に基づいてロードされる。
関する性能を向上させる理由から、キャッシュがＢＩＴ
上にロードされている。従ってキャッシュ内のメモり素
子の更新を停止するために、全てのキャッシュレジスタ
は、ＨＢｒが使用禁止のときには必ず使用禁止となる、
信号に基づいてロードされる。
第３８図に戻って、提出された実施例でのエミュレーシ
ョンは、第２図に示す対象システム１０４３の中に半田
付けされているＧＳＰチップ上のコア２１０１で実行さ
れる。
ョンは、第２図に示す対象システム１０４３の中に半田
付けされているＧＳＰチップ上のコア２１０１で実行さ
れる。
メモリアドレスレジスタＭＡ２１０３、メモリデータレ
ジスタＭＤ２１０５およびフィールドサイズレジスタ２
１０７は、主コア２１０１に接続されている。四本の線
からなる走査インタフェースまたはボート２１１１が選
択マルチプレクサＭＵＸ２１１３に接続され、これは直
列データ入力ＳＣＩＮ２１１５および直列データ出力Ｓ
ＣＯＵＴ−２１１７ビンに接続されている。エミュレー
ション制御ピンＥＣＯおよびＥＣＩはさらに制御入力を
構成している。インタフェース２１１１の全ての四本の
線は、選択回路２１１２を経由してエミュレーション制
御レジスタ２１２１に接続されている。レジスタ２１２
１もまたここでは、走査制御レジスタと呼ぶ。レジスタ
２１２１内の、特別試験ＴＳＴおよびコンプレスＣＯＭ
ビット０°および１°は、選択回路２１１２に接続され
、線路２１１５および２１１７を経由して３本の走査経
路の一つとなっている。第１の経路はレジスタ２１２１
自身の走査を許可している。第２経路はＣＲＯＭバッフ
ァ２１３５およびコア２１０１の走査を行う。第３経路
はＭＵＸ２１１３に接続されている。選択もまたエミュ
レーション制御ビンＥＣＯおよびＥＣＩで制御可能であ
り、これらは先の説明のＥＭＵｌおよびＥＭＵＯに対応
する。
ジスタＭＤ２１０５およびフィールドサイズレジスタ２
１０７は、主コア２１０１に接続されている。四本の線
からなる走査インタフェースまたはボート２１１１が選
択マルチプレクサＭＵＸ２１１３に接続され、これは直
列データ入力ＳＣＩＮ２１１５および直列データ出力Ｓ
ＣＯＵＴ−２１１７ビンに接続されている。エミュレー
ション制御ピンＥＣＯおよびＥＣＩはさらに制御入力を
構成している。インタフェース２１１１の全ての四本の
線は、選択回路２１１２を経由してエミュレーション制
御レジスタ２１２１に接続されている。レジスタ２１２
１もまたここでは、走査制御レジスタと呼ぶ。レジスタ
２１２１内の、特別試験ＴＳＴおよびコンプレスＣＯＭ
ビット０°および１°は、選択回路２１１２に接続され
、線路２１１５および２１１７を経由して３本の走査経
路の一つとなっている。第１の経路はレジスタ２１２１
自身の走査を許可している。第２経路はＣＲＯＭバッフ
ァ２１３５およびコア２１０１の走査を行う。第３経路
はＭＵＸ２１１３に接続されている。選択もまたエミュ
レーション制御ビンＥＣＯおよびＥＣＩで制御可能であ
り、これらは先の説明のＥＭＵｌおよびＥＭＵＯに対応
する。
レジスタ選択コードはエミュレーション制御レジスタ２
１２１のビット２−５ＳＣＡＮ ＳＥＬ■によって線
路２１２５上に供給され、ＭＵＸ２１１３を制御する。
１２１のビット２−５ＳＣＡＮ ＳＥＬ■によって線
路２１２５上に供給され、ＭＵＸ２１１３を制御する。
この様にレジスタ２１０３゜２１０５および２１０７の
中から一つを選ぶレジスタ選択は、エミュレーション制
御レジスタ２１２１からＭＵＸ２１１３を動作させて制
御される。
中から一つを選ぶレジスタ選択は、エミュレーション制
御レジスタ２１２１からＭＵＸ２１１３を動作させて制
御される。
線路２１１５および２１１７上の走査データ入力および
データ出力は、選択的にレジスタ２１０３゜２１０５お
よび２１０７送られる。
データ出力は、選択的にレジスタ２１０３゜２１０５お
よび２１０７送られる。
レジスタ２１０３．２１０５および２１０７には主ＣＰ
Ｕ２１０１との間の並列ディジタル通信が具備されてい
る。好適にこれらは、走査人出力を行うためにＭＵＸ２
１１３を経由して直列にアクセス可能である。
Ｕ２１０１との間の並列ディジタル通信が具備されてい
る。好適にこれらは、走査人出力を行うためにＭＵＸ２
１１３を経由して直列にアクセス可能である。
試験モードはＥＣＩ、ＥＣＯおよびＳＣＩＮビ ・ン経
由で、エミュレーション＄制御レジスタ２１２１のふた
つのビットＴＥＳＴおよびＣＯＭＰＲＥＳＳによって制
御される。
由で、エミュレーション＄制御レジスタ２１２１のふた
つのビットＴＥＳＴおよびＣＯＭＰＲＥＳＳによって制
御される。
制御ピンＥＣＩ、ＥＣＯおよびＳＣＩＮはエミュレーシ
ョン制御ボートの状態を定義する。制御レジスタ２１２
１のＴＥＳＴビット零にａｌ”を人力すると、ポートを
試験制御ボートとして再定義し、コード′１１１° （
ＥＣＩ、ＥＣＯおよびＳＣＩＮに対して）がインタフェ
ース２１１１に供給されるまで継続する。１１１”コー
ドは通常の使用者実行モードであり、ＴＥＳＴビットを
含む全てのエミュレーション制御レジスタ２１２１をク
リアするので、ボートがリセットされる。
ョン制御ボートの状態を定義する。制御レジスタ２１２
１のＴＥＳＴビット零にａｌ”を人力すると、ポートを
試験制御ボートとして再定義し、コード′１１１° （
ＥＣＩ、ＥＣＯおよびＳＣＩＮに対して）がインタフェ
ース２１１１に供給されるまで継続する。１１１”コー
ドは通常の使用者実行モードであり、ＴＥＳＴビットを
含む全てのエミュレーション制御レジスタ２１２１をク
リアするので、ボートがリセットされる。
コードのＭＰＳＤコードとの関係は先に表で示したので
明かであろう。第７図の走査制御回路１１４９は、好適
に第６図の構成に従った本構造と結合され、試験可能性
、シミュレーションおよびエミュレーションそれにメツ
セージ通過機能を改善している。
明かであろう。第７図の走査制御回路１１４９は、好適
に第６図の構成に従った本構造と結合され、試験可能性
、シミュレーションおよびエミュレーションそれにメツ
セージ通過機能を改善している。
第３８図に於いて、制御ＲＯＭ （ＣＲＯＭ）２１３１
は、主ＣＰＵ２１０１に接続されている。
は、主ＣＰＵ２１０１に接続されている。
エミュレーション制御レジスタ２１２１の第２ビットＣ
ＯＭＰＲＥＳＳは、インタフェース経由で利用可能な試
験状態の可能な数を拡張し、シダニチャー分析と呼ばれ
る試験でＣＲＯＭ圧縮として使用される。この様なシダ
ニチ中−分析に於いて、第４３図の走査可能線形フィー
ドバックシフトレジスタ２１４１は、第３８図および第
４２図のＣＲＯＭバッファ２１３５に結合され、ＣＲＯ
Ｍ２１３１の臼己検査に使用される。圧縮試験クロック
Ｃ３Ｔもまた、この臼己検査で使用される。従来のシク
ニチャー分析法は、スライダーに付与された合衆国特許
第４，６０１．０３４号および、タッチに付与された合
衆国特許第４．５９４，７１１号に開示されており、こ
こでも参照している。
ＯＭＰＲＥＳＳは、インタフェース経由で利用可能な試
験状態の可能な数を拡張し、シダニチャー分析と呼ばれ
る試験でＣＲＯＭ圧縮として使用される。この様なシダ
ニチ中−分析に於いて、第４３図の走査可能線形フィー
ドバックシフトレジスタ２１４１は、第３８図および第
４２図のＣＲＯＭバッファ２１３５に結合され、ＣＲＯ
Ｍ２１３１の臼己検査に使用される。圧縮試験クロック
Ｃ３Ｔもまた、この臼己検査で使用される。従来のシク
ニチャー分析法は、スライダーに付与された合衆国特許
第４，６０１．０３４号および、タッチに付与された合
衆国特許第４．５９４，７１１号に開示されており、こ
こでも参照している。
これに代わる実施例として任意のＢＩＳＴ（組み込み全
自己テスト）構造および工程が使用できる。
自己テスト）構造および工程が使用できる。
ＧＳＰ２上のＣＲＯＭは約４５０，０００個のトランジ
スタを６する：２５６出力と１，５６８の状態がある。
スタを６する：２５６出力と１，５６８の状態がある。
状態はふたつのメモリマツプを使用してアクセスされて
いる。全部で１，２８０状態が、１１ビットマイクロ・
ジャンプ（ＵＪ）アドレスコードで制御され、２５６の
入力点状態は明瞭な演算コードを復号して直接ｆｉｌＱ
ｌされている。
いる。全部で１，２８０状態が、１１ビットマイクロ・
ジャンプ（ＵＪ）アドレスコードで制御され、２５６の
入力点状態は明瞭な演算コードを復号して直接ｆｉｌＱ
ｌされている。
入力点とＵＪとの間の選択は、第４２図のＭＵＸ２１３
７へのＣＲＯＭ出力で制御されている。
７へのＣＲＯＭ出力で制御されている。
第４３図の走査可能線形フィードバックシフトレジスタ
２１４１はＣＲＯＭの自己テストデータ圧縮法を利用し
ている。この方法は全ての状態にアクセスする。各々の
アクセスに対して、１ワードがＣＲＯＰｖ１出力バヅフ
７段２１３５．１．２１３５．２，２１３５．ｉ、２１
３５．ｊ等々の中に生成され、これは新しいデータと、
隣接するバッファ段の中に保持されていた以前のデータ
とのＸＯＲ（排他的論理和）をとって生成される。ＸＯ
Ｒゲート２１４３のふたつの人力は、タップの中間点と
もっとも右側の線とに接続されている。
２１４１はＣＲＯＭの自己テストデータ圧縮法を利用し
ている。この方法は全ての状態にアクセスする。各々の
アクセスに対して、１ワードがＣＲＯＰｖ１出力バヅフ
７段２１３５．１．２１３５．２，２１３５．ｉ、２１
３５．ｊ等々の中に生成され、これは新しいデータと、
隣接するバッファ段の中に保持されていた以前のデータ
とのＸＯＲ（排他的論理和）をとって生成される。ＸＯ
Ｒゲート２１４３のふたつの人力は、タップの中間点と
もっとも右側の線とに接続されている。
ＸＯＲゲート２１４３の出力は、シグニチャーブロック
のもっとも左にフィードバックされている。
のもっとも左にフィードバックされている。
ＣＲＯＭバッファ２１３５はシグニチャー回路２１４１
とこのように、シグニチャー分析器を構成している。Ｃ
ＲＯＭバッファの基本構成回路が第４４図に示されてい
る。ＸＯＲ回路２１５１の人力はＣＲＯＭ出力線と隣接
のバッファ段からの走査線に接続されている。ＸＯＲ２
１５１の出力はラッチ２１５３に接続されている。
とこのように、シグニチャー分析器を構成している。Ｃ
ＲＯＭバッファの基本構成回路が第４４図に示されてい
る。ＸＯＲ回路２１５１の人力はＣＲＯＭ出力線と隣接
のバッファ段からの走査線に接続されている。ＸＯＲ２
１５１の出力はラッチ２１５３に接続されている。
Ｃ３Ｔは特別の圧縮クロックである。これは通常時およ
び走査時は低位を保持するが、ＣＯＭＰＲＥＳＳモード
（Ｈ３ＴおよびＴ３Ｔが使用禁止の時）の間は使用可能
となって、シダニチャーを生成する。
び走査時は低位を保持するが、ＣＯＭＰＲＥＳＳモード
（Ｈ３ＴおよびＴ３Ｔが使用禁止の時）の間は使用可能
となって、シダニチャーを生成する。
このデータの流れは、バッファの間をシフトされている
データの一ビツトを反転してしまうと言うような正しく
ないデータビットを生成する可能性がある。このように
して、全てのＣＲＯＭのアクセスが完了すると、ＣＲＯ
Ｍバッファシグニチャー分析器の内容は、これらを走査
出力する事によって再検査される。
データの一ビツトを反転してしまうと言うような正しく
ないデータビットを生成する可能性がある。このように
して、全てのＣＲＯＭのアクセスが完了すると、ＣＲＯ
Ｍバッファシグニチャー分析器の内容は、これらを走査
出力する事によって再検査される。
ここで採用されている分析方法では、複数の誤りがある
場合は検出出来ないと言う前提に立っている。一方、不
具合を示す、単一ビットの反転はシダニチャー分析器を
シフトされている間に、別の不具合と「ぶつかって」正
しい値に戻されてしまう可能性がある。これは第２の不
具合がＮ出力分「下流」でＮ番地離れている場合−にた
またま発生する。この問題を解決するために、ここでは
回路および方法に、好適にふたつの異なる順番のアドレ
ス復号器を用意している、最初はカウントアツプし、２
番口はカウントダウンする方法であり、これでほとんど
検出されない不具合が存在する可能性は取り除かれる。
場合は検出出来ないと言う前提に立っている。一方、不
具合を示す、単一ビットの反転はシダニチャー分析器を
シフトされている間に、別の不具合と「ぶつかって」正
しい値に戻されてしまう可能性がある。これは第２の不
具合がＮ出力分「下流」でＮ番地離れている場合−にた
またま発生する。この問題を解決するために、ここでは
回路および方法に、好適にふたつの異なる順番のアドレ
ス復号器を用意している、最初はカウントアツプし、２
番口はカウントダウンする方法であり、これでほとんど
検出されない不具合が存在する可能性は取り除かれる。
シグニチャー分析器に対するフィードバック項は、最終
項とＣＲＯＭの中間部近くの項の排他的論理和である。
項とＣＲＯＭの中間部近くの項の排他的論理和である。
この中間点の正確な位置はフリキシブルである。
スタックレジスタ２１４５は、正常動作に於いては、第
４２図の回路でマイクロ状態押し上げおよび押し込みで
使用される。ＣＲＯＭ試験モードでは、このレジスタ２
１４５は１３ビット計数器として再使用される。計数器
のふたつの再上位ビットがカウントアツプするのかカウ
ントダウンするのか、またＣＲＯＭのマトリクス２１５
１に関連して、その値を演算コード復号器２１４７また
はマイクロジャンプアドレス復号器２１４９に送るのか
の制御に使用される。従ってＣＲＯＭ試験に必要なサイ
クル数は、２（８Ｋ）に加えて、レジスタおよび計数器
の初期化を行う初期ＳＣＡＭ−ＩＮと、結果のシグニチ
ャーの確認を行う、最終ＳＣＡＭ−ＯＵＴとである。従
ってクロック周波数が１０メガヘルツであれば、ＣＲＯ
Ｍ試験を完了するのに必要な時間は１ミリ秒以下である
。
４２図の回路でマイクロ状態押し上げおよび押し込みで
使用される。ＣＲＯＭ試験モードでは、このレジスタ２
１４５は１３ビット計数器として再使用される。計数器
のふたつの再上位ビットがカウントアツプするのかカウ
ントダウンするのか、またＣＲＯＭのマトリクス２１５
１に関連して、その値を演算コード復号器２１４７また
はマイクロジャンプアドレス復号器２１４９に送るのか
の制御に使用される。従ってＣＲＯＭ試験に必要なサイ
クル数は、２（８Ｋ）に加えて、レジスタおよび計数器
の初期化を行う初期ＳＣＡＭ−ＩＮと、結果のシグニチ
ャーの確認を行う、最終ＳＣＡＭ−ＯＵＴとである。従
ってクロック周波数が１０メガヘルツであれば、ＣＲＯ
Ｍ試験を完了するのに必要な時間は１ミリ秒以下である
。
この主の試験のひとつの大きな長所は、これが簡ｔｌｌ
に、多くの性能を必要とせず、ビン数も少ない試験器で
行えて、しかも不具合の検出率に優れている点である。
に、多くの性能を必要とせず、ビン数も少ない試験器で
行えて、しかも不具合の検出率に優れている点である。
コードの試験可能性を表、５に示す。表、５は縦に５列
のラベルをＨし、左から順にＴＥＳＴ、ＣＯＭＰ （圧
縮）、ＥＣＩ、ＥＣＯおよびＳＣＩＮである。
のラベルをＨし、左から順にＴＥＳＴ、ＣＯＭＰ （圧
縮）、ＥＣＩ、ＥＣＯおよびＳＣＩＮである。
表、５
ＣＥＥＳ
ＯＣＣＣ
ＳＭＩＯＩ 備考
ＴＰ Ｎ
ＩＸｌｏｏ ＩＩＯＬＤ ＩＩ３ＴりＯツク使
用、ＩＩ３Ｔ、ＶＧＴ。
用、ＩＩ３Ｔ、ＶＧＴ。
Ｔ３Ｔ又はＣ３Ｔクロック無し
１ Ｘ １０１ ＲＵＮＴＥＳＴ クロックは人力
されず、ボートは試験ポート使用、 １ Ｘ ００ Ｄ ＳＣＡＮ 直列経路走査、
Ｔ３Ｔ活性化、１１３７、Ｃ３Ｔ、Ｖ６Ｔは非活性 １０１１０ ＥＸＥＣＵＴＰ Ｈ３７使用可能、Ｖ
（ｉＴ （ｉＨ３Ｔ ｊ： ロック １ Ｘ ０１０ ＰＡＲＡＩ、１．１ ）１３７使
用可能、ＶＡＴ ハｌ１３Ｔ ニＬＯＡＤ ロッ
ク １ ＸＯ１１ＰＡＲＡＩ、ＬＥ１． １３Ｔ使用可能、
ＶＡＴ にｉｌ１３Ｔ ｌ；：ＤＵＭＰ ロック １１１１０ＣＲＯＭ 圧縮、Ｃ３Ｔを活性化、Ｉ
Ｉ３Ｔ又はＴ３Ｔ又はＶＡＴは非活性、 ＸＸＩＩＩ ＥＸＩＴ ａ験モードから脱出、
ＴＣＳＴ及びＣＯＭＰ肛ＳＳビットをクリア、 走査手順は以下の通りであり、その中でハイフンは各々
の手順の区切りを示す。記憶符号は手順のリストを示す
。
されず、ボートは試験ポート使用、 １ Ｘ ００ Ｄ ＳＣＡＮ 直列経路走査、
Ｔ３Ｔ活性化、１１３７、Ｃ３Ｔ、Ｖ６Ｔは非活性 １０１１０ ＥＸＥＣＵＴＰ Ｈ３７使用可能、Ｖ
（ｉＴ （ｉＨ３Ｔ ｊ： ロック １ Ｘ ０１０ ＰＡＲＡＩ、１．１ ）１３７使
用可能、ＶＡＴ ハｌ１３Ｔ ニＬＯＡＤ ロッ
ク １ ＸＯ１１ＰＡＲＡＩ、ＬＥ１． １３Ｔ使用可能、
ＶＡＴ にｉｌ１３Ｔ ｌ；：ＤＵＭＰ ロック １１１１０ＣＲＯＭ 圧縮、Ｃ３Ｔを活性化、Ｉ
Ｉ３Ｔ又はＴ３Ｔ又はＶＡＴは非活性、 ＸＸＩＩＩ ＥＸＩＴ ａ験モードから脱出、
ＴＣＳＴ及びＣＯＭＰ肛ＳＳビットをクリア、 走査手順は以下の通りであり、その中でハイフンは各々
の手順の区切りを示す。記憶符号は手順のリストを示す
。
１、初期化状態−機械を特定の既知の状態で始動する場
合に使用される。
合に使用される。
ＳＣＡＮＴＥＳＴ−ＰＬＯＡＤ−ＳＣＡＮ（１）−ＥＸ
ＩＴ／ＲＵＮ２、単一歩進−１周期（例えばＡＴＧパタ
ーンから）実行しその結果を確認するときに使用される
。
ＩＴ／ＲＵＮ２、単一歩進−１周期（例えばＡＴＧパタ
ーンから）実行しその結果を確認するときに使用される
。
ＳＣＡＮＴＥＳＴ−ＰＬＯＡＤ−ＳＣＡＮ （１）−Ｅ
ＸＥＣｕＴＥ−ＳＣＡＮ （０）−ＤＵＭＰ ３、試験確認・・−機能パターンの途中で機械の状態を
確認する。
ＸＥＣｕＴＥ−ＳＣＡＮ （０）−ＤＵＭＰ ３、試験確認・・−機能パターンの途中で機械の状態を
確認する。
ＳＣＡＮＴＥＳＴ−ＲＵＮＴＥＳＴ−ＩＯＬＤ−ＳＣＡ
Ｎ（０）−ＰＤＵＭＰ４、圧縮−・・ＣＲＯＭ出力上で
シダニチャー分析／データ圧縮を実行する。
Ｎ（０）−ＰＤＵＭＰ４、圧縮−・・ＣＲＯＭ出力上で
シダニチャー分析／データ圧縮を実行する。
ＳＣＡＮＣＯＭＰ−ＰＩ、ＯＡＤ−ＳＣＡＮ （１）−
ＣＲＯＭ−ＳＣＡＮ （０）ＳＣＡＮＴＲＳＴは、ｒＴ
ＥＳＴビットを制御レジスタに走査検索」を意味する。
ＣＲＯＭ−ＳＣＡＮ （０）ＳＣＡＮＴＲＳＴは、ｒＴ
ＥＳＴビットを制御レジスタに走査検索」を意味する。
ＳＣＡＮＣＯＭＰは、ｒＴ Ｅ Ｓ ＴビットおよびＣ
ＯＭＰＲＥＳＳビットを制御レジスタに走査検索」を意
味する。
ＯＭＰＲＥＳＳビットを制御レジスタに走査検索」を意
味する。
ＳＣＡＮは、同時に行うＳＣＡＮ−ＩＮとＳＣＡＮ−Ｏ
ＵＴである。ＳＣＡＮ （１）はこの走査がデータ初期
化のためのＳＣＡＮ−ＩＮであることを意味する。ＳＣ
ＡＭ （０）は走査がデータ確認の為のＳＣＡＮ−ＯＵ
Ｔであることを意味する。
ＵＴである。ＳＣＡＮ （１）はこの走査がデータ初期
化のためのＳＣＡＮ−ＩＮであることを意味する。ＳＣ
ＡＭ （０）は走査がデータ確認の為のＳＣＡＮ−ＯＵ
Ｔであることを意味する。
並列ロードおよびダンプＰＬＯＡＤおよびＰＤＵＭＰ
。
。
開始および実行状態は内部的に発生される。外部的には
、ビンは２０ナノ秒の設定時間で計時されており、クロ
ック信号ＬＣＬＫＩの切り替えに関しては、ホールド時
間は零である。
、ビンは２０ナノ秒の設定時間で計時されており、クロ
ック信号ＬＣＬＫＩの切り替えに関しては、ホールド時
間は零である。
エミュレータ機能を試験するために、機能コード１１１
″が２周期分供給されて、試験モードを抜けて、走査制
御レジスタの全ての内容をクリアさせる。もしもＴＥＳ
Ｔビットが設定されていたら、最初の周期は、試験ビッ
トのみをクリアする。第２周期に於いて、コード１１１
”およびクリアされたＴＥＳＴビットは走査制御レジス
タ２１２１の残りをクリアする。このように、試験モー
ドから脱出してエミュレーションモードに入り、エミュ
レーション制御が実行される。
″が２周期分供給されて、試験モードを抜けて、走査制
御レジスタの全ての内容をクリアさせる。もしもＴＥＳ
Ｔビットが設定されていたら、最初の周期は、試験ビッ
トのみをクリアする。第２周期に於いて、コード１１１
”およびクリアされたＴＥＳＴビットは走査制御レジス
タ２１２１の残りをクリアする。このように、試験モー
ドから脱出してエミュレーションモードに入り、エミュ
レーション制御が実行される。
本実施例において、ＴＥＳＴおよびＣＯＭ Ｐ ＲＥＳ
Ｓビットは、走査制御モードに於いてのみ設定され、コ
ード１１１°が供給された場合のみクリアされる。これ
らふたつのビットＴＥＳＴおよびＣＯＭＰＲＥＳＳは、
直列試験走査経路上には存在しない。
Ｓビットは、走査制御モードに於いてのみ設定され、コ
ード１１１°が供給された場合のみクリアされる。これ
らふたつのビットＴＥＳＴおよびＣＯＭＰＲＥＳＳは、
直列試験走査経路上には存在しない。
先の議論では、一般的にＧＳＰ２１２０内の、試験の面
を強調した。以下の議論は主に、エミュレーション機能
に付いてである。
を強調した。以下の議論は主に、エミュレーション機能
に付いてである。
走査手順を用いて、エミュレーション機能は第３８図の
実施例の中に具備されこれは以下のもので構成されてい
る： １、単一区切り点、ＩＡＱ（命令確認）のみの確認、お
よびメモり代入によってなされる実行周期が実行される
前の多重区切り点の設定。命令が実行される前に停止点
が発生する。
実施例の中に具備されこれは以下のもので構成されてい
る： １、単一区切り点、ＩＡＱ（命令確認）のみの確認、お
よびメモり代入によってなされる実行周期が実行される
前の多重区切り点の設定。命令が実行される前に停止点
が発生する。
２、メモり修正、検査モして／または変更、プロセッサ
は停止１−モードとし使用者環境は変更しない。これに
は内部（Ｉｌｏレジスタ）および外部メモり空間を含む
。停止モードに於ける検査そして／または修正もまた実
行される。全ての内部レジスタの修正には、ＰＣ（プロ
グラム計数器）、ＳＴ（状態レジスタ）、およびＳＰ（
スタックポインタ）を含み、停止モードでのみ可能であ
る。
は停止１−モードとし使用者環境は変更しない。これに
は内部（Ｉｌｏレジスタ）および外部メモり空間を含む
。停止モードに於ける検査そして／または修正もまた実
行される。全ての内部レジスタの修正には、ＰＣ（プロ
グラム計数器）、ＳＴ（状態レジスタ）、およびＳＰ（
スタックポインタ）を含み、停止モードでのみ可能であ
る。
３、命令の歩道。
製品ケーブルの使用を含む機能は以下の通りである：
１、ハードウェア区切り点、メモり書き込み（ＭＷ）
、メモり読み込み（ＭＲ） 、命令確認（ＩＡＱ）、同
様にアドレスおよびデータハードウェア区切り点の確認
。区切り点は並列または直列である。第２１図の事象計
数Ｓ１７１５は、あらかじめ設定されている条件が繰り
返し発生すると、区切り点を発生させる。停止点は区切
り点発生事象が生じてから、あらかじめ定められた時間
経過後に定められている。
、メモり読み込み（ＭＲ） 、命令確認（ＩＡＱ）、同
様にアドレスおよびデータハードウェア区切り点の確認
。区切り点は並列または直列である。第２１図の事象計
数Ｓ１７１５は、あらかじめ設定されている条件が繰り
返し発生すると、区切り点を発生させる。停止点は区切
り点発生事象が生じてから、あらかじめ定められた時間
経過後に定められている。
２、トレース情報上のタイムスタンプは、偏差時間、絶
対時間、または経過時間として用意されている。
対時間、または経過時間として用意されている。
３、性能分析は、全体のループカウンタを備えて、内部
および外部のプログラムループに用意されている。
および外部のプログラムループに用意されている。
４６エミュレーションメモリが、ソフトウェア開発の為
にオーバーレイされている。このようにして、外部メモ
リは外部ソフトウェアを保持出来、開発が完了した後で
チップ上のメモリアクセスに使用されるアドレスを用い
てＣＰＵ２１０１でアクセスできる。
にオーバーレイされている。このようにして、外部メモ
リは外部ソフトウェアを保持出来、開発が完了した後で
チップ上のメモリアクセスに使用されるアドレスを用い
てＣＰＵ２１０１でアクセスできる。
５、メモり動作、命令確認（ＩＡＱ）、メモり読み込み
、およびメモり書き込みは、実時間で実行される。
、およびメモり書き込みは、実時間で実行される。
ＳＣＯＵＴ−は、走査モードに於いて、データの走査出
力を行う為、および実行モードに於いては、停止確認表
示の為に使用される出力ビンである。
力を行う為、および実行モードに於いては、停止確認表
示の為に使用される出力ビンである。
強調しておくべきことは、製品ケーブルの使用は、先に
長々と述べたチップ搭載アダプタ１２０３を利用するこ
とにより、不要となることである。
長々と述べたチップ搭載アダプタ１２０３を利用するこ
とにより、不要となることである。
ハードウェア区切り点または使用者のキーボードの様な
外部事象は停止表示または信号である。
外部事象は停止表示または信号である。
エミュレーションハードウェアは、停止コードをＥＣＩ
、ＥＣＯおよびＳＣＩＮ上に設定し、停止確認ＳＴＯＰ
ＡＣＫが出力ピンＳＣＯＵＴ−上に現れるのを待つ。
、ＥＣＯおよびＳＣＩＮ上に設定し、停止確認ＳＴＯＰ
ＡＣＫが出力ピンＳＣＯＵＴ−上に現れるのを待つ。
内部状態情報は、第２図のエミュレータ主計算機１１０
１で使用され、これはプログラム計数器ＰＣ，ＣＰＵ２
１０１のレジスタファイルおよびキャッシュ、区分レジ
スタとＰフラグを有する。
１で使用され、これはプログラム計数器ＰＣ，ＣＰＵ２
１０１のレジスタファイルおよびキャッシュ、区分レジ
スタとＰフラグを有する。
ピンＥＣ１、ＥＣＯおよびＳＣＩＮで利用できるコード
はいかの通りである：正常機能モード、制御実行モード
、停止、一時停止Ｌ１エミュレーション制御レジスタ走
査およびレジスタ２１０３．２１０５および２１０７デ
ータの走査。表、６参照。これらのコードは基本的に先
に述べたＭＰＳＤコードである。
はいかの通りである：正常機能モード、制御実行モード
、停止、一時停止Ｌ１エミュレーション制御レジスタ走
査およびレジスタ２１０３．２１０５および２１０７デ
ータの走査。表、６参照。これらのコードは基本的に先
に述べたＭＰＳＤコードである。
表６
ＥＣ１ＥＣＯＳＣＩＮ
１ １ １ 通常機能モード：
制御レジスタの走査不能、
１ １ ０ 制御実行モード、ＣＰＵ走査制御レジ
スタ使用可能、 １ ０ １ 停止； （ＣＰＵのみ）１ ０
０ 走査クロック−時停止／停止、 ０ １ ＤＳＣＩＮからの（Ｄ）でエミュレー
ション制御レジスタ走査 ００ＤＳＣＩＮからの（Ｄ）でデータレジスタ走査、 通常機能モードは、システム設計の中で使用されエミュ
レーションピンを電気的にフロート状態にする事で得ら
れる。このピンはチップ内にプルアップ抵抗器をＨする
。通常機能モードでは、エミュレーションおよび試験時
に使用される内部制御レジスタ２１０３．２１０５およ
び２１０７が使用禁止となり、好適にこれらのレジスタ
に走査経路を使ってあらかじめロードする手間を省いて
いる。
スタ使用可能、 １ ０ １ 停止； （ＣＰＵのみ）１ ０
０ 走査クロック−時停止／停止、 ０ １ ＤＳＣＩＮからの（Ｄ）でエミュレー
ション制御レジスタ走査 ００ＤＳＣＩＮからの（Ｄ）でデータレジスタ走査、 通常機能モードは、システム設計の中で使用されエミュ
レーションピンを電気的にフロート状態にする事で得ら
れる。このピンはチップ内にプルアップ抵抗器をＨする
。通常機能モードでは、エミュレーションおよび試験時
に使用される内部制御レジスタ２１０３．２１０５およ
び２１０７が使用禁止となり、好適にこれらのレジスタ
に走査経路を使ってあらかじめロードする手間を省いて
いる。
ＣＲＯＭ２１３１は、あらかじめマイクロコードがロー
ドされており、これらはエミュレーション機能、メモり
検査／修正および内部状態ロード／ダンプ機能を実現す
る。
ドされており、これらはエミュレーション機能、メモり
検査／修正および内部状態ロード／ダンプ機能を実現す
る。
全てのレジスタは、ＬＳＢ （最下位ビット）からＭＳ
Ｂ（最上位ビット）まで走査される。エミュレータ制御
レジスタ２１２１は、ビンＥＣＩおよびＥＣＯに供給さ
れる、表、７のコード「エミュレーション！御レジスタ
走査」に応じて走査可能である。
Ｂ（最上位ビット）まで走査される。エミュレータ制御
レジスタ２１２１は、ビンＥＣＩおよびＥＣＯに供給さ
れる、表、７のコード「エミュレーション！御レジスタ
走査」に応じて走査可能である。
通常機能モードはエミュレータを使用しない、通常動作
モードである。これは最初に電豚を投入して、チップを
リセットしてから使用される。リセットはチップ内部で
全体に共通の信号である。
モードである。これは最初に電豚を投入して、チップを
リセットしてから使用される。リセットはチップ内部で
全体に共通の信号である。
機能実行モードコードは継続的にエミュレーション制御
レジスタ２１２１をクリアする。
レジスタ２１２１をクリアする。
調陣実行モードは、コードを実行したり、またはロード
およびダンプといった特殊機能を実行する際に使用され
る。このモードに於いて、リセットはエミュレーション
制御レジスタ内のブロックリセットビットでゲートされ
ている。エミュレーション！１ｍレジスタ２１２１０は
、このモードばいるときは、リセット信号でクリアされ
ない。
およびダンプといった特殊機能を実行する際に使用され
る。このモードに於いて、リセットはエミュレーション
制御レジスタ内のブロックリセットビットでゲートされ
ている。エミュレーション！１ｍレジスタ２１２１０は
、このモードばいるときは、リセット信号でクリアされ
ない。
マイクロコードの一部は、ＨＡＬＴコードに応答して、
エミュレーションの為にＣＰＵを停止仁させる。停止状
態には、以下のいずれかの条件が存在すると、入る： １、エミュレーションビンに停止コード：２、エミュレ
ーション区切り点演算コード：３、歩道動作の完了：ま
たは ４、エミュレータからの要求によるメモリアク セス
完了。
エミュレーションの為にＣＰＵを停止仁させる。停止状
態には、以下のいずれかの条件が存在すると、入る： １、エミュレーションビンに停止コード：２、エミュレ
ーション区切り点演算コード：３、歩道動作の完了：ま
たは ４、エミュレータからの要求によるメモリアク セス
完了。
エミュレーションモードは命令境界で認識されるか、ま
たは通常はＣＰＵ２１０１内の割り込み可能点で識別で
きる。
たは通常はＣＰＵ２１０１内の割り込み可能点で識別で
きる。
通常機能モードに於いて、エミュレータは考慮されてい
ないので、ソフトウェアトラップが停止条件が要求され
たときにマイクロコードを実行して実施される。もしも
エミュレーション制御ピンが他の状態にあると、エミュ
レータまたは主計算機１１０１が存在するものと考えら
れ、ＣＰＵ２１０１はループして、エミュレータによっ
て停止状態が要求されている場合は、停止コードを待ち
続ける。
ないので、ソフトウェアトラップが停止条件が要求され
たときにマイクロコードを実行して実施される。もしも
エミュレーション制御ピンが他の状態にあると、エミュ
レータまたは主計算機１１０１が存在するものと考えら
れ、ＣＰＵ２１０１はループして、エミュレータによっ
て停止状態が要求されている場合は、停止コードを待ち
続ける。
ＣＰＵ２１０１は、通常機能モードにいるときは、下記
の動作を実行して停ｄ−状態に入る。最初にＣＰＵはＣ
ＰＵが開始したメモり処理周期が完了するのを待つ。２
番目に、ＣＰＵはプログラム計数器ＰＣの内容をメモリ
データレジスタ２１０５に格納する。３番口に、ＣＰＵ
はＳＴＯＰＡＣＫ信号を発生して、走査出力線ＳＣＯＵ
Ｔを低位とし、停止信号を出力する。４番口に、ＣＰＵ
は必要に応じてソフトウェアトラップを実行する。
の動作を実行して停ｄ−状態に入る。最初にＣＰＵはＣ
ＰＵが開始したメモり処理周期が完了するのを待つ。２
番目に、ＣＰＵはプログラム計数器ＰＣの内容をメモリ
データレジスタ２１０５に格納する。３番口に、ＣＰＵ
はＳＴＯＰＡＣＫ信号を発生して、走査出力線ＳＣＯＵ
Ｔを低位とし、停止信号を出力する。４番口に、ＣＰＵ
は必要に応じてソフトウェアトラップを実行する。
もしもＣＰＵが通常機能モード以外の状態にいる場合は
、ＣＰＵ４ｉ−ド記の一連の動作を実行してＨＡＬＴ状
態に入る。ＣＰＵはソフトウェアトラップを除く、先に
述べた機能を全て実行する。ソフトウェアトラップの代
わりに、ＣＰＵはエミュレータピンからＨＡＬＴコード
が人力されるのを待ち、最終的に停止マイクロコードに
入る。ＣＰＵ２１０１が、画像信号処理チップ（Ｇ Ｓ
Ｐ）、メモり制御器、主インタフェースおよびビデオ
タイミング論理回路の一部であるときには、通常動作を
継続する。
、ＣＰＵ４ｉ−ド記の一連の動作を実行してＨＡＬＴ状
態に入る。ＣＰＵはソフトウェアトラップを除く、先に
述べた機能を全て実行する。ソフトウェアトラップの代
わりに、ＣＰＵはエミュレータピンからＨＡＬＴコード
が人力されるのを待ち、最終的に停止マイクロコードに
入る。ＣＰＵ２１０１が、画像信号処理チップ（Ｇ Ｓ
Ｐ）、メモり制御器、主インタフェースおよびビデオ
タイミング論理回路の一部であるときには、通常動作を
継続する。
さらに一時停止と呼ばれるモードが、シフト中のデータ
の途中で直列シフト論理回路を停止したり、試験器また
はエミュレータ用にチップを直ちに停止するために使用
される。ＰＡＵＳＥはチップ上に全てのクロックを禁止
する事により実現さ−れる。
の途中で直列シフト論理回路を停止したり、試験器また
はエミュレータ用にチップを直ちに停止するために使用
される。ＰＡＵＳＥはチップ上に全てのクロックを禁止
する事により実現さ−れる。
システムの走査モードは、ＬＣＬＫｌのクロックごとに
１ビットの割合で発生する、走査を含む。
１ビットの割合で発生する、走査を含む。
内部的にデータは、はぼＬＣＬＫＩの立ち上がり縁に等
しいＨ３の終わりでらっちされる。設定および保持時間
を表、７に示す。
しいＨ３の終わりでらっちされる。設定および保持時間
を表、７に示す。
表７
パラメータ 最少 最大 単位
Ｔｓｕ（ＰＣ−Ｃ１，Ｋ１１１） ＣＩ、Ｋｌが高と
なる ２０ １５前のＦ、Ｃピン許可 設定時間 Ｔｈｄ（１：Ｃ−ＣＬＫＩＩＩ） ＣＬＫＩが高とな
りＯｎＳた後ＥＣビンが詐 可となるボール ド時間 Ｔｄ ＣＬＫ １が高とな−）
２０ ｎｓ（ＣＬＫＩＨ−ＳＣＯＵＴＬ）
てからｓｃｏｕＴが低となるまでの 遅れ時間 ７ｄ ＣＬＫＩが高となッ２０ ｎ
ｓ（ＣＬＫＩＨ−ＳＣＯＵＴＨ） てからＳＣＯＵＴ
が高となるまでの 遅れ時間 制御モードまたはデータ走査モードを確立することによ
り、そのモードコードが供給されている間は、ＣＰＵ状
態機械の活動は禁＋Ｌされる。これによって、走査対象
であるデータが、その最終格納先に落ちつくまで変更さ
れなくなる。Ｓ ＣＡＮ！ＮおよびＳＣＡＮＯＵＴは共
に、同じ走査で実行される。
なる ２０ １５前のＦ、Ｃピン許可 設定時間 Ｔｈｄ（１：Ｃ−ＣＬＫＩＩＩ） ＣＬＫＩが高とな
りＯｎＳた後ＥＣビンが詐 可となるボール ド時間 Ｔｄ ＣＬＫ １が高とな−）
２０ ｎｓ（ＣＬＫＩＨ−ＳＣＯＵＴＬ）
てからｓｃｏｕＴが低となるまでの 遅れ時間 ７ｄ ＣＬＫＩが高となッ２０ ｎ
ｓ（ＣＬＫＩＨ−ＳＣＯＵＴＨ） てからＳＣＯＵＴ
が高となるまでの 遅れ時間 制御モードまたはデータ走査モードを確立することによ
り、そのモードコードが供給されている間は、ＣＰＵ状
態機械の活動は禁＋Ｌされる。これによって、走査対象
であるデータが、その最終格納先に落ちつくまで変更さ
れなくなる。Ｓ ＣＡＮ！ＮおよびＳＣＡＮＯＵＴは共
に、同じ走査で実行される。
走査可能レジスタは、メモリアドレスレジスタ２０１３
、メモリデータレジスタ２１０５およびフィールドサイ
ズレジスタ２０１７である。例えばレジスタ２０１３．
２０１５の各々は３２ビットで、フィールドサイズレジ
スタ２０１７は６ビットである。走査されるレジスタは
、エミュレーション制御レジスタ２１２１のデータ走査
選択フィールド（２から５ビット）で決められる。
、メモリデータレジスタ２１０５およびフィールドサイ
ズレジスタ２０１７である。例えばレジスタ２０１３．
２０１５の各々は３２ビットで、フィールドサイズレジ
スタ２０１７は６ビットである。走査されるレジスタは
、エミュレーション制御レジスタ２１２１のデータ走査
選択フィールド（２から５ビット）で決められる。
ＣＲＯＭ内の、マイクロコードは命令によって四つの主
な機能を実行する。第１は、選択された装置のレジスタ
またはキャッシュまたはプログラム計数器からデータを
メモリデータＭＤレジスタ２１０５に転送する。第２に
、メモリデータＭＤレジスタ２１０５から構成される装
置のレジスタまたはキャッシュまたはプログラム計数器
に転送する。３番目は、これはＭ Ｐ Ｓ Ｄコードを
歩道で実行する。４番目は、命令をメモリインタフェー
ス２２５０に送り、外部メモリおよび一対のレジスタＭ
Ｄ２１０５およびＭＡ２０１３の間でデータ転送を行う
。
な機能を実行する。第１は、選択された装置のレジスタ
またはキャッシュまたはプログラム計数器からデータを
メモリデータＭＤレジスタ２１０５に転送する。第２に
、メモリデータＭＤレジスタ２１０５から構成される装
置のレジスタまたはキャッシュまたはプログラム計数器
に転送する。３番目は、これはＭ Ｐ Ｓ Ｄコードを
歩道で実行する。４番目は、命令をメモリインタフェー
ス２２５０に送り、外部メモリおよび一対のレジスタＭ
Ｄ２１０５およびＭＡ２０１３の間でデータ転送を行う
。
メモリアドレスレジスタ２１０３は、エミュレータを含
むメモリアクセス命令で実行されるＣＰＵ全でのアドレ
スを保持している。メモリアクセスが完了すると、レジ
スタ２１０３は３２ビット更新されて、次のワードのア
ドレスを示す。下位の５ビットは変更されないで残る。
むメモリアクセス命令で実行されるＣＰＵ全でのアドレ
スを保持している。メモリアクセスが完了すると、レジ
スタ２１０３は３２ビット更新されて、次のワードのア
ドレスを示す。下位の５ビットは変更されないで残る。
チップが停止されると、プログラム計数器ＰＣの計数値
は、その上位２８ビットがロードされて、停止状態コー
ドがこのレジスタの下位４ビットを占める。
は、その上位２８ビットがロードされて、停止状態コー
ドがこのレジスタの下位４ビットを占める。
メモリデータレジスタ２１０５は、データをエミュレー
タとメモり制御器の間で通過させる。レジスタ２１０５
は、エミュレータとＣＰＵとの間で、ロードおよびダン
プの為に通過されるデータのデータラッチとして機能す
る。ＣＰＵが最初に停止したとき、このレジスタ２１０
５にはＣＰＵプログラム：１数器のイメージと、下位４
ビットには停止コードが含まれる。このコードは停止さ
れた周期のタイプを示す。停止コードを表、８に示す。
タとメモり制御器の間で通過させる。レジスタ２１０５
は、エミュレータとＣＰＵとの間で、ロードおよびダン
プの為に通過されるデータのデータラッチとして機能す
る。ＣＰＵが最初に停止したとき、このレジスタ２１０
５にはＣＰＵプログラム：１数器のイメージと、下位４
ビットには停止コードが含まれる。このコードは停止さ
れた周期のタイプを示す。停止コードを表、８に示す。
表８
ＭＤ３ ＭＤ２ ＭＤＩ ＭＤＯ
００００通常停止Ｌコード
０ ０ ０ １ 画素ブロック転送中
（ｐｌｘｂｌ Ｌ）又はＩＤ１．Ｅ中の停＋Ｌ−００１
０リセット中の停＋Ｌ ０ １ ０ ０ ＥＭＵ演算コードからの停止
Ｌｌ ０ ０ ０ 歩進中の停＋Ｌ １ １ １ １ ＥＭＵメモリアクセス中のバ
ス異常による停１ト フィールドサイズレジスタ２１０７は、フィールドサイ
ズレジスタで指定可能な、種々の大きさのデータフィー
ルドにメモリアクセスする事が出来るようにしている。
０リセット中の停＋Ｌ ０ １ ０ ０ ＥＭＵ演算コードからの停止
Ｌｌ ０ ０ ０ 歩進中の停＋Ｌ １ １ １ １ ＥＭＵメモリアクセス中のバ
ス異常による停１ト フィールドサイズレジスタ２１０７は、フィールドサイ
ズレジスタで指定可能な、種々の大きさのデータフィー
ルドにメモリアクセスする事が出来るようにしている。
選択的に可変のフ、ｆ−ルドサイズをＨするメモリへの
アクセスに付いては、特許出願Ｓ、Ｎ ３５５．７８
９号、１９８９年５月１９０受理、に記述されており、
これはここでも参照されている。
アクセスに付いては、特許出願Ｓ、Ｎ ３５５．７８
９号、１９８９年５月１９０受理、に記述されており、
これはここでも参照されている。
レジスタ２１０７にロードされる値は、６ビットコード
であり、書き込まれるビット数を示している。レジスタ
２１０７を使用することにより、エミュレータがデータ
の書き込みを行ったりするときに、主計算機が読み込み
および書き込みアクセス動作を行うときに通常行う必要
のある、読み込み−修正変更一書き込みといった動作手
順を不要とする。Ｃ−ＰＵが最初停止しているときには
、レジスタ２１０７の内容は不定である、これは完全な
ラッチであってコピーでは無いからである。
であり、書き込まれるビット数を示している。レジスタ
２１０７を使用することにより、エミュレータがデータ
の書き込みを行ったりするときに、主計算機が読み込み
および書き込みアクセス動作を行うときに通常行う必要
のある、読み込み−修正変更一書き込みといった動作手
順を不要とする。Ｃ−ＰＵが最初停止しているときには
、レジスタ２１０７の内容は不定である、これは完全な
ラッチであってコピーでは無いからである。
レジスタ２１０７内の値への走査機能で、レジスタ２１
０７の最上位６ビットの値が入力される。
０７の最上位６ビットの値が入力される。
値の走査出力を行う場合は、値はレジスタ２１０７の最
下位６ビットに入っている。エミュレーションｉ１４８
レジスタは、表、９で定義されるビットを有する。エミ
ュレーション制御レジスタ２１２１の内容は、制御走査
モードが別のＭＵＸに切り替えられるまで実行されない
。
下位６ビットに入っている。エミュレーションｉ１４８
レジスタは、表、９で定義されるビットを有する。エミ
ュレーション制御レジスタ２１２１の内容は、制御走査
モードが別のＭＵＸに切り替えられるまで実行されない
。
表９
ビット 機 能 記 事０° 試験
モード可能 制御器の装置を試験モード（ＴＥＳＴ）と
する １ シグニチャ−ＣＲＯＭ内装置をシグニチ可能
ヤーモードとする ５−２データ走査選択 どのレジスタをデーター４ビッ
ト 走査とするか選択 ９−６ ＥＭＵ機能コード ｗｒｉｔｅ／ｌｏａｄ／
ｄｕｍｐ選択−４ビット １０ ＥＭＵ使用中 ＣＰｕをメモり制御器よ
りエミュレータ使用中 に接続 １１ ロードマツパ オーバレイマツパロー可能
ド制陣条件 １２ メモり処理中止 現行のメモり処理中止１３
ＭＡＰ／ＶＰ可能 マツピング及び書込み可
能とする １４ マクロモード ＲＥＳＥＴ、 ＮＭＩ及び
キャッシュのフラッシングを 禁止 １５ 主計算機ボート 主計算機ボートサイクブロ
ック ル禁止、ＮＯＴレディーとする ｔａ 歩道 ＣＰＵに１命令実行を強制
− １７ＣＰＬＩ優先度 ＣＰＵ優先度を主計算機以上
とする １８ 装置使用不能 装置を使用不能とし、全て
のビンを三位置状 態とする １９ ＥＭＵＲｅｓｅｔ エミュレータリ
セット２０ ＥＭＵＩＮＴ アイドル命
令又はｐｌｘｂｌｔ中にエミュレー タを強制停止 ２９ キャッシュフラ キャッシュがフラッシッシ
ュフラグ ユ状態にあることを 表示 ２９ ＢＵＳＥＲＲフラグ バスエラー状態を表
示３０ １？ＦＴＲＹフラグ メモり再実行状態を
表示 ３１ ＭＥＭＣＴ１．使用中 メモり＄制御器が
使用中フラグ 又はｅｓｕｂｕｓｙビットが設
定された事を表示 エミュレーション制御レジスタ２１２１内の、四つのビ
ット２−５は、データレジスタ走査モードの間に、直列
走査を行うためのレジスタを、レジスタ２１０３．２１
０５および２１０７の中から選び出す、ａ常機能モード
時は、これら４ビットは零にクリアされている。表、Ｘ
は走査ｉＩ能レジスタおよびそれらの走査コードを
示す。
モード可能 制御器の装置を試験モード（ＴＥＳＴ）と
する １ シグニチャ−ＣＲＯＭ内装置をシグニチ可能
ヤーモードとする ５−２データ走査選択 どのレジスタをデーター４ビッ
ト 走査とするか選択 ９−６ ＥＭＵ機能コード ｗｒｉｔｅ／ｌｏａｄ／
ｄｕｍｐ選択−４ビット １０ ＥＭＵ使用中 ＣＰｕをメモり制御器よ
りエミュレータ使用中 に接続 １１ ロードマツパ オーバレイマツパロー可能
ド制陣条件 １２ メモり処理中止 現行のメモり処理中止１３
ＭＡＰ／ＶＰ可能 マツピング及び書込み可
能とする １４ マクロモード ＲＥＳＥＴ、 ＮＭＩ及び
キャッシュのフラッシングを 禁止 １５ 主計算機ボート 主計算機ボートサイクブロ
ック ル禁止、ＮＯＴレディーとする ｔａ 歩道 ＣＰＵに１命令実行を強制
− １７ＣＰＬＩ優先度 ＣＰＵ優先度を主計算機以上
とする １８ 装置使用不能 装置を使用不能とし、全て
のビンを三位置状 態とする １９ ＥＭＵＲｅｓｅｔ エミュレータリ
セット２０ ＥＭＵＩＮＴ アイドル命
令又はｐｌｘｂｌｔ中にエミュレー タを強制停止 ２９ キャッシュフラ キャッシュがフラッシッシ
ュフラグ ユ状態にあることを 表示 ２９ ＢＵＳＥＲＲフラグ バスエラー状態を表
示３０ １？ＦＴＲＹフラグ メモり再実行状態を
表示 ３１ ＭＥＭＣＴ１．使用中 メモり＄制御器が
使用中フラグ 又はｅｓｕｂｕｓｙビットが設
定された事を表示 エミュレーション制御レジスタ２１２１内の、四つのビ
ット２−５は、データレジスタ走査モードの間に、直列
走査を行うためのレジスタを、レジスタ２１０３．２１
０５および２１０７の中から選び出す、ａ常機能モード
時は、これら４ビットは零にクリアされている。表、Ｘ
は走査ｉＩ能レジスタおよびそれらの走査コードを
示す。
表Ｘ
ＳＣＮ３ ＳＣＮ２ ＳＣＮＩ ＳＣＮＯＳｅｌｅｃｔ
Ｃｏｄｅｏ ０ ０ ＯＳｃａｎＭＡ０
０ ０ ｌ ＳｃａｎＭＤ９
０ １ ０ Ｓｃａｎ ＤａＬａ Ｓｉｚｅ
Ｌａｔｃｈエミュレータは、表、ＸＩ に示された機
能をサポートする。適当な機能コードがエミュレーショ
ン制御レジスタの中に設定される。次にプロセッサＣＰ
Ｕ２１０１は制御実行モードに設定される。
Ｃｏｄｅｏ ０ ０ ＯＳｃａｎＭＡ０
０ ０ ｌ ＳｃａｎＭＤ９
０ １ ０ Ｓｃａｎ ＤａＬａ Ｓｉｚｅ
Ｌａｔｃｈエミュレータは、表、ＸＩ に示された機
能をサポートする。適当な機能コードがエミュレーショ
ン制御レジスタの中に設定される。次にプロセッサＣＰ
Ｕ２１０１は制御実行モードに設定される。
次にＣＰＵ２１０１は線路ＳＣＯＵＴを高位状態とし、
機能が実行中であることを表示する。動作が完了すると
、ＣＰＵ２１０１は再び線路ＳＣＯＵＴを低位状態にす
る。通常機能モード時は、これら４ビットは零にクリア
されている。
機能が実行中であることを表示する。動作が完了すると
、ＣＰＵ２１０１は再び線路ＳＣＯＵＴを低位状態にす
る。通常機能モード時は、これら４ビットは零にクリア
されている。
表ＸＩ
ＦＣＮ３ ＦＣＮ２ ＦＣＮＩ ＦＣＩＩＩＯｏ
０ ０ ０ Ｒｅｓｅｒｖｅｄ０
０ ０ １ Ｒｕｎ ０ ０ １ ０ Ｒｅｓｅｒｖｅｄ０
０ １ １ Ｒｅｔｕｒｎ Ｌｏ ｒｅｓ
ｅ【０ １ ０ ０ Ｒｅｓｅｒｖｅｄ０
１ ０ １ Ｒｅｓｕｍｅ ＩｎＬｅｒ
ｒｕｐＬｅｄ Ｉｎｓｔｒｕｃｔｉｏｎｏ １
１ ０ Ｒｅｓｅｒｖｅｄ０ １ １
１ ＲｕｎＭａｃｒ。
０ ０ ０ Ｒｅｓｅｒｖｅｄ０
０ ０ １ Ｒｕｎ ０ ０ １ ０ Ｒｅｓｅｒｖｅｄ０
０ １ １ Ｒｅｔｕｒｎ Ｌｏ ｒｅｓ
ｅ【０ １ ０ ０ Ｒｅｓｅｒｖｅｄ０
１ ０ １ Ｒｅｓｕｍｅ ＩｎＬｅｒ
ｒｕｐＬｅｄ Ｉｎｓｔｒｕｃｔｉｏｎｏ １
１ ０ Ｒｅｓｅｒｖｅｄ０ １ １
１ ＲｕｎＭａｃｒ。
１ ０ ０ ０ ＤｕｍｆｌＳＴ、ＰＣ１
００１Ｄｕｍｐ Ｒｅｇ、 ＦＩＩｃ１ ０ １
０ ＤｕｍｐＣａｃｈｃ１ ０ １
１ ＬｏａｄＳＴ、ＰＣ１１００ＬｏａｄＲｃｇ １ １ ０ ０ ＬｏａｄＲｃｇ、 ＦＩ
Ｉｃ１ １ ０ １ ＬｏａｄＣａｃｈｃ
１ １ １ ０ Ｒｅａｄ Ｍｅｍｏｒｙ
（Ｉｎｃ ａｄｄｒｅｓｓ）１ １ １ １
Ｗｒｉｔｅ Ｍｅｍｏｒｙ （Ｉｎｃ ａｄｄｒｅ
ｓｓ）ビットＦＣＮ３、ＥＣＮ２、ＦＣＮＩおよびＦＣ
Ｏはエミュレーション制御レジスタ２１２１の９−６ビ
ットを占めている。
００１Ｄｕｍｐ Ｒｅｇ、 ＦＩＩｃ１ ０ １
０ ＤｕｍｐＣａｃｈｃ１ ０ １
１ ＬｏａｄＳＴ、ＰＣ１１００ＬｏａｄＲｃｇ １ １ ０ ０ ＬｏａｄＲｃｇ、 ＦＩ
Ｉｃ１ １ ０ １ ＬｏａｄＣａｃｈｃ
１ １ １ ０ Ｒｅａｄ Ｍｅｍｏｒｙ
（Ｉｎｃ ａｄｄｒｅｓｓ）１ １ １ １
Ｗｒｉｔｅ Ｍｅｍｏｒｙ （Ｉｎｃ ａｄｄｒｅ
ｓｓ）ビットＦＣＮ３、ＥＣＮ２、ＦＣＮＩおよびＦＣ
Ｏはエミュレーション制御レジスタ２１２１の９−６ビ
ットを占めている。
表、メＩ のエミュレータ実行モードは、使用者コー
ドをＣＰＵ２１０仕で連続実行または歩進で実行する際
に、エミュレータで使用される。
ドをＣＰＵ２１０仕で連続実行または歩進で実行する際
に、エミュレータで使用される。
エミュレータダンプ機能では、エミュレータはダンプ要
求の走査を行う。次にＣＰＵ２１０１は機械状態の要求
された部分を取り込み、これらを一つづつメモリデータ
レジスタ２１０５にロードする。各々の３２ビットのグ
ループに対して、エミュレータ主計算機１１０１は、メ
モリデータレジスタ２１０５を順に走査して、データを
取得する。さらに詳細には、エミュレータダンプ機能は
以下の通りである。最初にエミュレータは表、×１の４
ビットの機能コードをダンプを行うために制御走査モー
ドを使用して走査し、エミュレータ使用中ビット１０”
をレジスタ２１２１に設定する。２番目に、エミュレー
タは制御実行モード・に入る。３番口は、ＣＰＵ２１０
１はＳＣＯＵＴピンを高位状態に設定する。４番目は、
ＣＰＵ２１０１は、機械状態の３２ビット語をレジスタ
２１０５に設定し、ＳＣＯＵＴピンを低位状態とする。
求の走査を行う。次にＣＰＵ２１０１は機械状態の要求
された部分を取り込み、これらを一つづつメモリデータ
レジスタ２１０５にロードする。各々の３２ビットのグ
ループに対して、エミュレータ主計算機１１０１は、メ
モリデータレジスタ２１０５を順に走査して、データを
取得する。さらに詳細には、エミュレータダンプ機能は
以下の通りである。最初にエミュレータは表、×１の４
ビットの機能コードをダンプを行うために制御走査モー
ドを使用して走査し、エミュレータ使用中ビット１０”
をレジスタ２１２１に設定する。２番目に、エミュレー
タは制御実行モード・に入る。３番口は、ＣＰＵ２１０
１はＳＣＯＵＴピンを高位状態に設定する。４番目は、
ＣＰＵ２１０１は、機械状態の３２ビット語をレジスタ
２１０５に設定し、ＳＣＯＵＴピンを低位状態とする。
５番目は、ＣＰＵは処理が完了するのを待つ。
エミュレータ使用中ビットが設定されると、ＣＰＵは停
止確認ＳＴＯＰＡＣＫ信号をＳＣＯＵＴピンを低位とし
て出力する。６番目に、エミュレータはデータ走査モー
ドに入り、レジスタ２１０５の走査を行う。走査実行中
は、本実施例では、ＣＰＵ２１０１は同時に活動するこ
とを禁止されている。７番目に、動作は２番目の状態に
戻り、制御実行モードとなる。走査モードから抜けでる
ときに、エミュレータ使用中フラグをクリアする。
止確認ＳＴＯＰＡＣＫ信号をＳＣＯＵＴピンを低位とし
て出力する。６番目に、エミュレータはデータ走査モー
ドに入り、レジスタ２１０５の走査を行う。走査実行中
は、本実施例では、ＣＰＵ２１０１は同時に活動するこ
とを禁止されている。７番目に、動作は２番目の状態に
戻り、制御実行モードとなる。走査モードから抜けでる
ときに、エミュレータ使用中フラグをクリアする。
工程の終了は、既知の語数のダンプを行うことで解る。
キャッシュおよびレジスタファイルのダンプの後で、最
後の語の走査出力が終わった後で別の補助＄ＩＮ８実行
が行われて、ＣＰＵはその状態手順を完了し、停止状態
に戻る。ＣＰＵ２１０１は、停止状態に戻ったことを知
らせるためにＳＴＯＰＡＣＫ信号を出力する。
後の語の走査出力が終わった後で別の補助＄ＩＮ８実行
が行われて、ＣＰＵはその状態手順を完了し、停止状態
に戻る。ＣＰＵ２１０１は、停止状態に戻ったことを知
らせるためにＳＴＯＰＡＣＫ信号を出力する。
エミュレータは次にエミュレーション−御レジスタ２１
２１内のエミュレータ使用中ビットをクリアする。
２１内のエミュレータ使用中ビットをクリアする。
例えば、機能ＤＵＭＰ ＳＴ、ＰＣに於いて、１００
０”機能コードは、ＣＰＵプログラム計数器および状態
レジスタのダンプを実行する。状態レジスタが最初にダ
ンプされ、続いてＰＣがダンプされる。
０”機能コードは、ＣＰＵプログラム計数器および状態
レジスタのダンプを実行する。状態レジスタが最初にダ
ンプされ、続いてＰＣがダンプされる。
ＤＵＭＰ ＲＥＧ、ＦＩＬＥ機能では、′１００１°
機能コードがＡおよびＢレジスタのダンプをこの順番で
実行する。
機能コードがＡおよびＢレジスタのダンプをこの順番で
実行する。
ＤＵＭＰ ・ＣＡＣＨＥ機能では、１０１０”機能コ
ードが、キャッシュをダンプする。（キャッシュは異な
る区切りのレジスタを有する。最新に使用されたＬＲＵ
レジスタは、通常キャッシュ動作中に外部メモリから上
書きされる。）キャッシュダンプは、以下の手順で行わ
れる。各々存在フラグ（Ｐ）に続くデータレジスタが、
セグメントＡから始めてダンプされる、３２セグメント
のＡレジスタに引き続いてセグメントＡ存在フラグがダ
ンプされ、同じようにその他のセグメントがダンプされ
る。次に、Ａセグメント開始アドレスが９個のＬＳＢを
零にセットしてダンプされる。
ードが、キャッシュをダンプする。（キャッシュは異な
る区切りのレジスタを有する。最新に使用されたＬＲＵ
レジスタは、通常キャッシュ動作中に外部メモリから上
書きされる。）キャッシュダンプは、以下の手順で行わ
れる。各々存在フラグ（Ｐ）に続くデータレジスタが、
セグメントＡから始めてダンプされる、３２セグメント
のＡレジスタに引き続いてセグメントＡ存在フラグがダ
ンプされ、同じようにその他のセグメントがダンプされ
る。次に、Ａセグメント開始アドレスが９個のＬＳＢを
零にセットしてダンプされる。
次の３語は、セグメントＢ、、ＣおよびＤアドレスを含
んでいる。最終語はＬＲＵスタックを含み、これは最新
使用ＬＲＵ基準に従いセグメントが同定される。ふたつ
のＬＳＢは、もっとも最近に使川れたセグメントの数を
含んでいる。次に最新に使用されたセグメントの数は、
最新で使用されたセグメント数を含む６および７ビット
の上位ビットに入れられている。ダンプされる全語数は
１３７である。
んでいる。最終語はＬＲＵスタックを含み、これは最新
使用ＬＲＵ基準に従いセグメントが同定される。ふたつ
のＬＳＢは、もっとも最近に使川れたセグメントの数を
含んでいる。次に最新に使用されたセグメントの数は、
最新で使用されたセグメント数を含む６および７ビット
の上位ビットに入れられている。ダンプされる全語数は
１３７である。
コード＝１０１１、１１００”、°１１０１で示される
、エミュレータロード機能に於いて、エミュレータはレ
ジスタ２１０５内の値のロードを要求する。次にＣＰＵ
２１０１は、機械状態をレジスク２１０５の値から作り
出す。第１番目に、エミュレータは状態のロードを行う
ために制御走査モードを使用して走査し、エミュレータ
使用中ビットを設定する。２番［］Ｉミ、エミュレータ
はデータレジスタ走査モードを使用してレジスタ２１０
５を走査する。３番目は、エミュレータは制御実行モー
ドに入り、４番目でＣＰＵ２１０１はＳＣＯＵＴビンを
高位状態に設定する。５番目は、ＣＰＵは、機械状態の
３２ビット語の書き込みを要求し、処理が終了するのを
待つ。データのロードが終了した後で、線路ＳＣＯＵＴ
は低位状態とされる。６番目は、エミュレータは後続の
３２ビット語をレジスタ２１０５内に走査する。
、エミュレータロード機能に於いて、エミュレータはレ
ジスタ２１０５内の値のロードを要求する。次にＣＰＵ
２１０１は、機械状態をレジスク２１０５の値から作り
出す。第１番目に、エミュレータは状態のロードを行う
ために制御走査モードを使用して走査し、エミュレータ
使用中ビットを設定する。２番［］Ｉミ、エミュレータ
はデータレジスタ走査モードを使用してレジスタ２１０
５を走査する。３番目は、エミュレータは制御実行モー
ドに入り、４番目でＣＰＵ２１０１はＳＣＯＵＴビンを
高位状態に設定する。５番目は、ＣＰＵは、機械状態の
３２ビット語の書き込みを要求し、処理が終了するのを
待つ。データのロードが終了した後で、線路ＳＣＯＵＴ
は低位状態とされる。６番目は、エミュレータは後続の
３２ビット語をレジスタ２１０５内に走査する。
データ走査レジスタモードから抜けでるときに使用中フ
ラグをクリアする。７番目に、動作は３番目の状態に戻
り、制御実行モードとなる。工程の終了は、あらかじめ
定められた語数のロードを行うことで解る。エミュレー
タは次にエミュレーション制御レジスタ２１２１内のエ
ミュレータ使用中ビツト１０°をクリアする。
ラグをクリアする。７番目に、動作は３番目の状態に戻
り、制御実行モードとなる。工程の終了は、あらかじめ
定められた語数のロードを行うことで解る。エミュレー
タは次にエミュレーション制御レジスタ２１２１内のエ
ミュレータ使用中ビツト１０°をクリアする。
Ｌ０ＡＤ ＰＣ，ＳＴ機能に於いて、１０１１°機能
コードは、状態レジスタのロードに引き続いて、ＣＰＵ
プログラム計数器のロードを実行する。ＬＯＡＤ Ｒ
ＥＧ機能では、１１００”機能コードがＡおよびＢレジ
スタのロードをこの順番で実行する。ＤＵＭＰ ＣＡ
ＣＨＥ機能では、１１０１”１ｍ能コードで、キャッシ
ュのロードがセグメントＡから始めて、次にしＲＵスタ
ック、次にセグメントＡのＰフラグ、続いて３２セグメ
ントのＡレジスタの順で行われる。次に同様の操作が、
セグメント８１ＣおよびＤに対して実行される。セグメ
ントＤのロードに続いて、一つのダミーがロードされる
。本実施例ではロードされる全語数は１３８である。
コードは、状態レジスタのロードに引き続いて、ＣＰＵ
プログラム計数器のロードを実行する。ＬＯＡＤ Ｒ
ＥＧ機能では、１１００”機能コードがＡおよびＢレジ
スタのロードをこの順番で実行する。ＤＵＭＰ ＣＡ
ＣＨＥ機能では、１１０１”１ｍ能コードで、キャッシ
ュのロードがセグメントＡから始めて、次にしＲＵスタ
ック、次にセグメントＡのＰフラグ、続いて３２セグメ
ントのＡレジスタの順で行われる。次に同様の操作が、
セグメント８１ＣおよびＤに対して実行される。セグメ
ントＤのロードに続いて、一つのダミーがロードされる
。本実施例ではロードされる全語数は１３８である。
エミュレータは、アドレス値をレジスタ２１０３に、ま
たデータ値をレジスタ２１０５に、またメモり読み込み
または書き込み機能コードをエミュレーション制御レジ
スタ２１２１に走査機能で人力することにより、Ｉｌｏ
レジスタを含む、チップアドレス空間の任意の場所にア
クセスする事が可能となる。ＣＰＵがエミュレータ停止
状態にいるときには、これらのレジスタはエミュレータ
が利用できて、制御実行モードに入る。従ってＣＰＵは
、メモリアクセスを要求し、そのアクセスが完了したら
ＣＰＵはエミュレータ停止モードに戻ると言う具合に制
御される。この様に、あたかも状態機械のように動作す
る、ＣＲＯＭ内部で状態間の遷移を行うことで、第１６
図に示すハードウェアアダプタ１２０３回路に代わる実
施例として、チップ搭載機能が実現されている。通常の
停止手順では、エミュレータが、メモリアクセスの完了
信号を出力する。この機構を使用して、コードをダウン
ロードした後で、エミュレータはエミュレーション制御
レジスタ２１２１内の、キャッシュフラッシュビット２
９を設定することにより、キャッシュの吐き出しを実行
する。
たデータ値をレジスタ２１０５に、またメモり読み込み
または書き込み機能コードをエミュレーション制御レジ
スタ２１２１に走査機能で人力することにより、Ｉｌｏ
レジスタを含む、チップアドレス空間の任意の場所にア
クセスする事が可能となる。ＣＰＵがエミュレータ停止
状態にいるときには、これらのレジスタはエミュレータ
が利用できて、制御実行モードに入る。従ってＣＰＵは
、メモリアクセスを要求し、そのアクセスが完了したら
ＣＰＵはエミュレータ停止モードに戻ると言う具合に制
御される。この様に、あたかも状態機械のように動作す
る、ＣＲＯＭ内部で状態間の遷移を行うことで、第１６
図に示すハードウェアアダプタ１２０３回路に代わる実
施例として、チップ搭載機能が実現されている。通常の
停止手順では、エミュレータが、メモリアクセスの完了
信号を出力する。この機構を使用して、コードをダウン
ロードした後で、エミュレータはエミュレーション制御
レジスタ２１２１内の、キャッシュフラッシュビット２
９を設定することにより、キャッシュの吐き出しを実行
する。
エミュレーション制御レジスタ２１２１のビットの機能
（これは第１６図のエミュレーション制御レジスタ１２
５１に類似している、）を、次に少しコ細に記述する。
（これは第１６図のエミュレーション制御レジスタ１２
５１に類似している、）を、次に少しコ細に記述する。
もしもＣＰＵがメモリアクセス要求時に、エミュレーシ
ョン使用中ビット１０が設定されると、ＣＰＵ２１０１
のメモリインタフェースは使用中となる。これは、ＣＰ
Ｕがレジスタ２１０３および２１０５を修正変更する事
を禁止し、エミュレータはデータを走査出力する時間が
与えられる。使用中フラグは、再び制御機能モードに入
るまで設定されたままである。
ョン使用中ビット１０が設定されると、ＣＰＵ２１０１
のメモリインタフェースは使用中となる。これは、ＣＰ
Ｕがレジスタ２１０３および２１０５を修正変更する事
を禁止し、エミュレータはデータを走査出力する時間が
与えられる。使用中フラグは、再び制御機能モードに入
るまで設定されたままである。
ロードマツプ使用口■能ビット１１”は、メモり制御器
に特別なメモり書き込み周期を生成させる。ビット１１
は、これをロードマツプバス状態コードを設定し、ＲＡ
Ｓおよびバッファ制御出力をブσ・１りする事により実
現している。この結果ＣＰＵが、メモり書き込みマイク
ロコードを使用して、マツパのロードを支援出来るよう
になる。通常機能モード中は、このビットは零にクリ了
されている。エミュレータはＭＡレジスフ２１０３のデ
ータ”部分が、最下位の５ビットに３まれないように制
御しているが、これはレジスタ２１０３のこれらのビッ
トがＬＡＤバスには出力されないためである。エミュレ
ータは最下位５ビットに零がロードされるようにして、
メモり制御 器がこれを異常データが書き込まれ
ていると誤認して、確認周期を実行しないようにしてい
る。メそり周期ボート１２は現在実行中のメモりＪ、Ｊ
期を破棄するように信号を出力する。別のメモり周期が
開始される前に、このビットはエミュレータでクリアさ
れる。通常機能モード時は、このビットは零にクリアさ
れている。
に特別なメモり書き込み周期を生成させる。ビット１１
は、これをロードマツプバス状態コードを設定し、ＲＡ
Ｓおよびバッファ制御出力をブσ・１りする事により実
現している。この結果ＣＰＵが、メモり書き込みマイク
ロコードを使用して、マツパのロードを支援出来るよう
になる。通常機能モード中は、このビットは零にクリ了
されている。エミュレータはＭＡレジスフ２１０３のデ
ータ”部分が、最下位の５ビットに３まれないように制
御しているが、これはレジスタ２１０３のこれらのビッ
トがＬＡＤバスには出力されないためである。エミュレ
ータは最下位５ビットに零がロードされるようにして、
メモり制御 器がこれを異常データが書き込まれ
ていると誤認して、確認周期を実行しないようにしてい
る。メそり周期ボート１２は現在実行中のメモりＪ、Ｊ
期を破棄するように信号を出力する。別のメモり周期が
開始される前に、このビットはエミュレータでクリアさ
れる。通常機能モード時は、このビットは零にクリアさ
れている。
ＭＡＰ／ＷＰ使用可能ビットは、設定されると、オーバ
ーレイマツピングと書き込み防１１ユ機能を実現する。
ーレイマツピングと書き込み防１１ユ機能を実現する。
このビットが設定されると、ＰＡＧＭＤ−、ＢＵＳＥＲ
の時分割切り替え、およびサイズ１口−ビンが使用可能
となる、通常機能モードではこのビットは零にクリアさ
れている。
の時分割切り替え、およびサイズ１口−ビンが使用可能
となる、通常機能モードではこのビットは零にクリアさ
れている。
マクロモードビット１４は、プログラムをキャッシュの
中で実行し、第３フ図に示す機能主計算機ＨＣＦに影響
され無いようにする事が出来る。
中で実行し、第３フ図に示す機能主計算機ＨＣＦに影響
され無いようにする事が出来る。
このビットはリセット、全ての割り込み、およびキャッ
シュ使用可能ビットをブロックする。キャッシュＰフラ
グは、マクロコード実行中はチェックされず、ホスト■
ＣＦでクリアされる。キヤ・ツシュの再ロードを行う場
合は、Ｐフラグは変更されない。通常機能モードではこ
のビットは零にクリアされている。
シュ使用可能ビットをブロックする。キャッシュＰフラ
グは、マクロコード実行中はチェックされず、ホスト■
ＣＦでクリアされる。キヤ・ツシュの再ロードを行う場
合は、Ｐフラグは変更されない。通常機能モードではこ
のビットは零にクリアされている。
ブロック主計算機ポートビット１５は、主計算機ＨＣＦ
が主計算機ボート線路２１１５経出でアクセス要求をさ
れるのを防止している。もしも主計算機ＨＣＦがこのピ
ラ１−が設定されているときに、アクセスされると、主
計算機ポート２２４０が準備中の状態となり、この状態
はビットがクリアされるまでＩＩ続する。この機能は、
主計算機プロトコルと一緒に使用される。通常機能モー
ドではこのビットは零にクリアされている。
が主計算機ボート線路２１１５経出でアクセス要求をさ
れるのを防止している。もしも主計算機ＨＣＦがこのピ
ラ１−が設定されているときに、アクセスされると、主
計算機ポート２２４０が準備中の状態となり、この状態
はビットがクリアされるまでＩＩ続する。この機能は、
主計算機プロトコルと一緒に使用される。通常機能モー
ドではこのビットは零にクリアされている。
エミュレーション制御レジスタ２１２１の歩道制御ビッ
ト１６は、コア２１０１に対して、エミュレーション停
止状態を示す、停止確認信号ＳＴＯＰＡＣＫをＳＣＯＵ
Ｔ−上に発生させる前に、たった一つの命令しか実行さ
せない。これはエミ −ニレ−シヨン命令を現在実行中
の命令の後ろにいれることと同等である。このビットは
、マイクロ制御器にいく前に、状態レジスフ内の歩進ビ
ットと論理和をとられる。通常機能モードではこのビッ
トは零にクリアされている。
ト１６は、コア２１０１に対して、エミュレーション停
止状態を示す、停止確認信号ＳＴＯＰＡＣＫをＳＣＯＵ
Ｔ−上に発生させる前に、たった一つの命令しか実行さ
せない。これはエミ −ニレ−シヨン命令を現在実行中
の命令の後ろにいれることと同等である。このビットは
、マイクロ制御器にいく前に、状態レジスフ内の歩進ビ
ットと論理和をとられる。通常機能モードではこのビッ
トは零にクリアされている。
ＣＰＵｌ先ビットは、ＣＰＵの優先度がホストＨＣＦの
アクセスより上位にある時に設定される。
アクセスより上位にある時に設定される。
これによって、エミュレータは、完全に主計算機ボート
をブロックすることなく、マツパおよびメモリにロード
する周期を盗むことが出来る。通常機能モードではこの
ビットは零にクリアされている。
をブロックすることなく、マツパおよびメモリにロード
する周期を盗むことが出来る。通常機能モードではこの
ビットは零にクリアされている。
装置使用禁止ビット１８は、クロックを含む全出力を使
用禁止とする。通常機能モードはこのモードから強制的
に脱出する。通常機能モードではこのビットは零にクリ
アされている。
用禁止とする。通常機能モードはこのモードから強制的
に脱出する。通常機能モードではこのビットは零にクリ
アされている。
Ｅ Ｍ Ｕ Ｒｅｓｅｔビットは、リセット入力と論理
和をとられている。１°を書き込むこ、とによって、こ
のビットはリセット条件を作り出す。このビットはさら
に別の動作が実行されるときにクリアされる。
和をとられている。１°を書き込むこ、とによって、こ
のビットはリセット条件を作り出す。このビットはさら
に別の動作が実行されるときにクリアされる。
エミュレータジン割り込みビットＥＭＵＩＮＴはエミュ
レータぢンの割り込みを実行する。これによって、ＩＤ
ＬＥ命令に割り込みがかけられる。
レータぢンの割り込みを実行する。これによって、ＩＤ
ＬＥ命令に割り込みがかけられる。
このビットは、設定されていてかつエミュレータビン上
に停止コードが置かれているときに有効である。
に停止コードが置かれているときに有効である。
キャッシュフラッシュフラグ２９は、現在のエミュレー
タのアクセス中に、キャッシュのフラッシュが発生した
ことを示す。このフラグは走査が終わると自動的にクリ
アされる。通常機能モードではこのビットは零にクリア
されている。
タのアクセス中に、キャッシュのフラッシュが発生した
ことを示す。このフラグは走査が終わると自動的にクリ
アされる。通常機能モードではこのビットは零にクリア
されている。
ＢＵＳＥＲＲフラグは、現在のエミュレータのメモリア
クセス中にＢＵＳＥＲおよびＬＲＤＹピン上にメモりバ
スエラーが発生したことを示している。このフラグは走
査が終わると自動的にクリアされる。通常機能モードで
はこのビットは零にクリアされている。もしもバス異常
がエミュレータ１１０１主導アクセスまたはマク口実行
中のいずれで発生したとしても、ＣＰＵはＳＴＯＰＡＣ
Ｋを発生し、エミュレータハードウェアからの、停止信
号待ちとなる。停止が受信されると、ＣＰＵ２１０１は
コード１１１１” （異常による停止）を、メモリアド
レスレジスタ２１０３の最下位４ビットに、プログラム
計数器の内容と一緒に挿入する。
クセス中にＢＵＳＥＲおよびＬＲＤＹピン上にメモりバ
スエラーが発生したことを示している。このフラグは走
査が終わると自動的にクリアされる。通常機能モードで
はこのビットは零にクリアされている。もしもバス異常
がエミュレータ１１０１主導アクセスまたはマク口実行
中のいずれで発生したとしても、ＣＰＵはＳＴＯＰＡＣ
Ｋを発生し、エミュレータハードウェアからの、停止信
号待ちとなる。停止が受信されると、ＣＰＵ２１０１は
コード１１１１” （異常による停止）を、メモリアド
レスレジスタ２１０３の最下位４ビットに、プログラム
計数器の内容と一緒に挿入する。
ＲＥＴＹフラグ３０は、現行のエミュレータによるメモ
リアクセス中にＢＥＳＥＲＲおよびＬＲＤＹビン上にメ
モり再試行要求が立てられたことを示す。このフラグは
走査が終わると自動的にクリアされる。通常機能モード
ではこのビットは零にクリアされている。
リアクセス中にＢＥＳＥＲＲおよびＬＲＤＹビン上にメ
モり再試行要求が立てられたことを示す。このフラグは
走査が終わると自動的にクリアされる。通常機能モード
ではこのビットは零にクリアされている。
−メモり制御器使用中フラグＭ Ｅ Ｍ ＣＴ Ｌ
Ｂ ＵＳＹは、走査論理回路で使用され、エミュレータ
が要求したメモり処理が完了したことを検出する。
Ｂ ＵＳＹは、走査論理回路で使用され、エミュレータ
が要求したメモり処理が完了したことを検出する。
このビットはラッチされず、エミュレータで読み込める
。
。
次に区切り点に話を戻すと、ソフトウェア区切り点はソ
フトウェアコード開発およびデバッグで好適に使用され
ている。多重区切り点は、停止モード（制御モード）中
に設定できる。使用者が実行を開始すると、任意の区切
り点でプロセッサ２１０１は確実に停止する。区切り点
事象が発生した時点で、区切り点は、使用者の区切り点
スタックでクリアされる。この結果、区切り点での割り
込みでじゃまされること無く、プログラムの流れは継続
できる。
フトウェアコード開発およびデバッグで好適に使用され
ている。多重区切り点は、停止モード（制御モード）中
に設定できる。使用者が実行を開始すると、任意の区切
り点でプロセッサ２１０１は確実に停止する。区切り点
事象が発生した時点で、区切り点は、使用者の区切り点
スタックでクリアされる。この結果、区切り点での割り
込みでじゃまされること無く、プログラムの流れは継続
できる。
ソフトウェア区切り点の機構は、エミュレーション命令
ｒ Ｅ ＭＵ Ｊを利用している。この命令は、命令の
流れの中でＣＰＵ２１０１がこれに遭遇すると、ＣＰＵ
にＳＴＯＰＡＣＫ信号を送るように促す。この様に、プ
ログラム計数器ＰＣは、それが遭遇したＥＭＵ命令を指
したままの状態で残される。区切り点を取り除くために
は、エミュレータは元の命令をメモリに再挿入し、キャ
ッシュをフラッシュする。
ｒ Ｅ ＭＵ Ｊを利用している。この命令は、命令の
流れの中でＣＰＵ２１０１がこれに遭遇すると、ＣＰＵ
にＳＴＯＰＡＣＫ信号を送るように促す。この様に、プ
ログラム計数器ＰＣは、それが遭遇したＥＭＵ命令を指
したままの状態で残される。区切り点を取り除くために
は、エミュレータは元の命令をメモリに再挿入し、キャ
ッシュをフラッシュする。
ソフトウェアデバッグおよびエミュレーションの目的の
ために、ふたつのＥＭＵ命令が用意されテイル。「通常
Ｊ ＥＭＵ命令として、演算コードを０１００ｈ”と示
す。これはＣＰＵソフトウェアトラップを起こさせる。
ために、ふたつのＥＭＵ命令が用意されテイル。「通常
Ｊ ＥＭＵ命令として、演算コードを０１００ｈ”と示
す。これはＣＰＵソフトウェアトラップを起こさせる。
もう一つの演算コードは０１１０ｈ”であって、ｒ Ｅ
Ｍ Ｕ存在」命令であって、ＣＰＵ２１０１（，：Ｓ
ＴＯＰＡＣＫを発生させ、停止コードが現れるまで、ル
ーピング状態で待機させる。エミュレータ計算機１１ｏ
１が、停止信号をビンＥＣＯおよびＥＣＩ上に確立する
と、ＣＰＵ２１０１はエミュレーション停止マイクロコ
ードにジャンプする。
Ｍ Ｕ存在」命令であって、ＣＰＵ２１０１（，：Ｓ
ＴＯＰＡＣＫを発生させ、停止コードが現れるまで、ル
ーピング状態で待機させる。エミュレータ計算機１１ｏ
１が、停止信号をビンＥＣＯおよびＥＣＩ上に確立する
と、ＣＰＵ２１０１はエミュレーション停止マイクロコ
ードにジャンプする。
エミュレーション制御レジスタ内の、歩道モードビット
１６、およびＣＰＵ２１０１状態レジスタ内の同様のビ
ットは、ＣＰＵ機能を歩道制御する。いずれかの歩道ビ
ットが１″に設定されると、ＣＰＵは命令実行後停止し
、個々の命令のオペランド転送周期を実行する。すなわ
ち次の命令は、それがプログラム計数器ＰＣで認識され
た命令か割り込み処理の先頭の命令かに関係なく、実行
される。注意されたいのは、この歩進動作がエミュレー
ショシ停−１−ステップに類似している点である。キャ
ッシュは通常歩進で動作する。もしもエミュレータが別
の命令を取って来れなくなると（キャッシュ満杯）、歩
道を進める前に、キャッシュ使用不能をセットするかキ
ャッシュフラッシュビットを設定する。この様にして、
別の命令の取得が防止される。
１６、およびＣＰＵ２１０１状態レジスタ内の同様のビ
ットは、ＣＰＵ機能を歩道制御する。いずれかの歩道ビ
ットが１″に設定されると、ＣＰＵは命令実行後停止し
、個々の命令のオペランド転送周期を実行する。すなわ
ち次の命令は、それがプログラム計数器ＰＣで認識され
た命令か割り込み処理の先頭の命令かに関係なく、実行
される。注意されたいのは、この歩進動作がエミュレー
ショシ停−１−ステップに類似している点である。キャ
ッシュは通常歩進で動作する。もしもエミュレータが別
の命令を取って来れなくなると（キャッシュ満杯）、歩
道を進める前に、キャッシュ使用不能をセットするかキ
ャッシュフラッシュビットを設定する。この様にして、
別の命令の取得が防止される。
歩道または通常実行モードへの遷移を行うために、命令
が実行される前に割り込みがサンプリングされる。次に
マスクされていない割り込みが、実行待ちになっている
と、コア２１０１はトラップを行い、その先頭命令（歩
進モードでは単一命令）が割り込みベクトルが指してい
る命令ということになる。
が実行される前に割り込みがサンプリングされる。次に
マスクされていない割り込みが、実行待ちになっている
と、コア２１０１はトラップを行い、その先頭命令（歩
進モードでは単一命令）が割り込みベクトルが指してい
る命令ということになる。
コア２１０１に関連の割り込み論理回路は、エミュレー
ション制御レジスタ２１２１の状態に無頓着に割り込み
を監視する。したがって、ＩＮＴＰＥＮＤ １０レジ
スタの状態は、あたかもコア２１０１がＨＡＬＴ／ＳＣ
ＡＮ期間の割り込みを持っているのと同様である。状態
レジスタの割り込み可能ビットを設定した状態で、実行
または歩進に移行する場合は、最高の優先順位を有する
割り込み処理が実行される。この様に、割り込みｈ■能
ビットがクリアされて、エミュレータ１１０１またはソ
フトウェアに干渉すること無く、別の割り込みを票止す
る状態となる。割り込み確認は、割り込みベクトルが取
り込まれたときに、好適に状態コード出力としてなされ
る。ＣＰＵはメモり周期を実行するので、この状悪コー
下出力は停止確認ｆ３号ＳＴＯＰＡＣＫ−が発生される
前に完了する。命令境界では、割り込みとエミュレータ
停止の両方が発生し、また割り込みが割り込み可能命令
上でサンプリングされたときに発生する。指定の命令境
界上で割り込みおよびエミュレータ停止が要求された場
合は、エミュレータ停止が先に行われる。
ション制御レジスタ２１２１の状態に無頓着に割り込み
を監視する。したがって、ＩＮＴＰＥＮＤ １０レジ
スタの状態は、あたかもコア２１０１がＨＡＬＴ／ＳＣ
ＡＮ期間の割り込みを持っているのと同様である。状態
レジスタの割り込み可能ビットを設定した状態で、実行
または歩進に移行する場合は、最高の優先順位を有する
割り込み処理が実行される。この様に、割り込みｈ■能
ビットがクリアされて、エミュレータ１１０１またはソ
フトウェアに干渉すること無く、別の割り込みを票止す
る状態となる。割り込み確認は、割り込みベクトルが取
り込まれたときに、好適に状態コード出力としてなされ
る。ＣＰＵはメモり周期を実行するので、この状悪コー
下出力は停止確認ｆ３号ＳＴＯＰＡＣＫ−が発生される
前に完了する。命令境界では、割り込みとエミュレータ
停止の両方が発生し、また割り込みが割り込み可能命令
上でサンプリングされたときに発生する。指定の命令境
界上で割り込みおよびエミュレータ停止が要求された場
合は、エミュレータ停止が先に行われる。
例えば、エミュレーションモード時、エミュレーション
ハードウェアは、マルチプレクスされたエミュレーショ
ンビン機能を使用して、始動および停止、歩道、マクロ
命令実行、内部機械状態への走査出力および走査人力を
行う。典型的なエミュレーション手順は、実行−停止−
実行であって、表、Ｘ Ｉｔ に示されている。
ハードウェアは、マルチプレクスされたエミュレーショ
ンビン機能を使用して、始動および停止、歩道、マクロ
命令実行、内部機械状態への走査出力および走査人力を
行う。典型的なエミュレーション手順は、実行−停止−
実行であって、表、Ｘ Ｉｔ に示されている。
表、Ｘ１【
ｌＥｍｕｌａｔｉｏｎ Ｐｉｎｓ Ｓｅａｎ
ＤａｔａｌＡＬＴ Ｗａｌｌ ｆｏｒ ＳＣＯＵＴ−ｌｏｗＳｅａｎ Ｉ
ＥＭＵ Ｃｏｎｔｒｏｌ Ｓｃｔ Ｄａｔａ
ＳＣＡＮ”ＨＡＳｃａｎ ＤＡＴＡ
ＭＡ−ＯＸ８０１０００Ｓｃａｎ ＥＭＵ Ｃｏｎｔ
ｒｏｌ ＳＣＡＮ−Ｍ肌１ＣＮ−ＷＲＩＴＥ Ｍ
ＥＮ。
ＤａｔａｌＡＬＴ Ｗａｌｌ ｆｏｒ ＳＣＯＵＴ−ｌｏｗＳｅａｎ Ｉ
ＥＭＵ Ｃｏｎｔｒｏｌ Ｓｃｔ Ｄａｔａ
ＳＣＡＮ”ＨＡＳｃａｎ ＤＡＴＡ
ＭＡ−ＯＸ８０１０００Ｓｃａｎ ＥＭＵ Ｃｏｎｔ
ｒｏｌ ＳＣＡＮ−Ｍ肌１ＣＮ−ＷＲＩＴＥ Ｍ
ＥＮ。
６Ｍ１Ｊ Ｂｕｓｙ Ｅｎ−ｌ
Ｓｅａｎ Ｄａｔａ ＭＤ−ｄａｋＣｏｎｌｒ
ｏｌｌｃｄ Ｒｕｎ ＳＣＯＵＴ−Ｇｏｃｓ Ｉｌｉｇｈ １ａ１１ ｆｏｒ ＳＣＯＵＴ−１、ｏｗＩＡＩ、Ｔ
ｏｒ ＳＣＡＩＪ ハードウェアリセットは、チップをオーバレイメモリの
内容を破壊すること鴬くリセットしなければならない。
ｏｌｌｃｄ Ｒｕｎ ＳＣＯＵＴ−Ｇｏｃｓ Ｉｌｉｇｈ １ａ１１ ｆｏｒ ＳＣＯＵＴ−１、ｏｗＩＡＩ、Ｔ
ｏｒ ＳＣＡＩＪ ハードウェアリセットは、チップをオーバレイメモリの
内容を破壊すること鴬くリセットしなければならない。
通常機能モードに於いて、リセットは全体のリセットと
同じであって、これは電源投入で実行される。停止、一
時停止、または走査モードがエミュレータピン上に置か
れている場合は、リセットはブロックされるべきである
。またマクロモードに居るときも、リセットはブロック
されるべきである。さらに通常モード以外にいるときは
、リセットが発生した場合は、メモり＄１ｇａ器はメモ
り内容を破壊する事無く全ての実行中のメモり処理を完
了（メモり打ち切り）し、リセットが解除された場合は
リフレッシュを実行しなければならない。オーバーレイ
メモリは、一つまたは複数頁のＤＲＡＭで構成されてお
り、プログラム可能領域の上にマツプされる。マツピン
グはラッチバス２１２２に接続された高速静的ＲＡＭで
実行される。・ＲＡＭの一つの出力は、低位活性信号が
メモリアクセスがオーバーレイメモリからなされて、コ
アを有するチップからなされるものでは無い状態を示し
ているときに行われる。このメモリはエミュレータに局
部的に限定される物であって、チップを含む対象システ
ムからは、アクセスされない。
同じであって、これは電源投入で実行される。停止、一
時停止、または走査モードがエミュレータピン上に置か
れている場合は、リセットはブロックされるべきである
。またマクロモードに居るときも、リセットはブロック
されるべきである。さらに通常モード以外にいるときは
、リセットが発生した場合は、メモり＄１ｇａ器はメモ
り内容を破壊する事無く全ての実行中のメモり処理を完
了（メモり打ち切り）し、リセットが解除された場合は
リフレッシュを実行しなければならない。オーバーレイ
メモリは、一つまたは複数頁のＤＲＡＭで構成されてお
り、プログラム可能領域の上にマツプされる。マツピン
グはラッチバス２１２２に接続された高速静的ＲＡＭで
実行される。・ＲＡＭの一つの出力は、低位活性信号が
メモリアクセスがオーバーレイメモリからなされて、コ
アを有するチップからなされるものでは無い状態を示し
ているときに行われる。このメモリはエミュレータに局
部的に限定される物であって、チップを含む対象システ
ムからは、アクセスされない。
本発明に対して種々の実施例が、ハードウェア、ソフト
ウェアまたはマイクロコードファームウェアを用いて実
現できることは理解されよう。ここに示した工程図はま
た、マイクロコード化されり、ソフトウェアで構成され
た実施例を表している。
ウェアまたはマイクロコードファームウェアを用いて実
現できることは理解されよう。ここに示した工程図はま
た、マイクロコード化されり、ソフトウェアで構成され
た実施例を表している。
本発明を図で示した実施例を元に、今まで説明してきた
がこの説明は、限定を目的としてなされたものではない
。図に示された実施例、またはその他の実施例から、種
々の改変や組み合わせが行えることは、この説明をもと
にすれば、熟練の技術者にとって容易なことは明かであ
ろう。したがって、添付の特許諸求の範囲は、これらの
改変並びに実施例が本発明の真の範囲に含まれるものと
考えている。
がこの説明は、限定を目的としてなされたものではない
。図に示された実施例、またはその他の実施例から、種
々の改変や組み合わせが行えることは、この説明をもと
にすれば、熟練の技術者にとって容易なことは明かであ
ろう。したがって、添付の特許諸求の範囲は、これらの
改変並びに実施例が本発明の真の範囲に含まれるものと
考えている。
「以上の説明に対して更に以下の項を開示する。
（１） 半導体チップと：
チップに搭載された電子式プロセッサと；それに
芋ツブに搭載された前期電子式プロセッサの動作を分析
するために前期電子式プロセッサに接続された状態検出
器とで構成されたデータ処理装置。
するために前期電子式プロセッサに接続された状態検出
器とで構成されたデータ処理装置。
（２） 第１項記載の装置に於いてミ前期チップ搭裁
状態検出器がプログラムアドレス区切り点回路をａする
ことを特徴とする前期データ処理装置。
状態検出器がプログラムアドレス区切り点回路をａする
ことを特徴とする前期データ処理装置。
（３） 第１項記載の装置に於いて、前期チップ搭載
状態検出器がデータアドレス区切り点回路を有すること
を特徴とする前期データ処理装置。
状態検出器がデータアドレス区切り点回路を有すること
を特徴とする前期データ処理装置。
（４） 第１項記載の装置に於いて、前期電子式プロ
セッサがプログラム計数器を有し、前期チップ搭載状態
検出器が前期プログラム計数器に接続された、トレース
スタックを有することを特徴とする前期データ処理装置
。
セッサがプログラム計数器を有し、前期チップ搭載状態
検出器が前期プログラム計数器に接続された、トレース
スタックを有することを特徴とする前期データ処理装置
。
（５） 第４項記載の装置に於いて、前期チップ搭載
状態検出器がトレーススタック満杯監視器を有すること
を特徴とする前期データ処理装置。
状態検出器がトレーススタック満杯監視器を有すること
を特徴とする前期データ処理装置。
（８） 開発途中のデータ処理装置を有し、後で具備
される予定の周辺機器はまだとりつけられていない状態
の前期装置の開発時に主計算機と共に使用されるデータ
処理装置であって： 周辺機器にアクセスする信号で、それに対して周辺機器
が存在する場合には第２信号を応答する、前期第１信号
を発生するように動作する電子式プロセッサと； 前期電子式プロセッサに接続され、前期第２信号が検出
されたときに、前期電子式プロセッサの動作を一時的に
中断させるように動作する検出回路と；それに 主計算機に接続可能で、前期主計算機が模擬した前期周
辺機器のアクセス信号に応答し前期電子式プロセッサに
第２１ｒ−号を供給するための前期電子式プロセッサの
インタフェースとで構成されていることを特徴とする、
前期データ処理。
される予定の周辺機器はまだとりつけられていない状態
の前期装置の開発時に主計算機と共に使用されるデータ
処理装置であって： 周辺機器にアクセスする信号で、それに対して周辺機器
が存在する場合には第２信号を応答する、前期第１信号
を発生するように動作する電子式プロセッサと； 前期電子式プロセッサに接続され、前期第２信号が検出
されたときに、前期電子式プロセッサの動作を一時的に
中断させるように動作する検出回路と；それに 主計算機に接続可能で、前期主計算機が模擬した前期周
辺機器のアクセス信号に応答し前期電子式プロセッサに
第２１ｒ−号を供給するための前期電子式プロセッサの
インタフェースとで構成されていることを特徴とする、
前期データ処理。
（７） 第６項記載の装置に於いて、前期インタフェ
ースが直列走査インタフェースを含み前期プロセッサ、
検出回路、および走査インタフェースが半導体チップの
上に集積されていることを特徴とする前期データ処理装
置。
ースが直列走査インタフェースを含み前期プロセッサ、
検出回路、および走査インタフェースが半導体チップの
上に集積されていることを特徴とする前期データ処理装
置。
（８） 単一半導体チツプの上に形成されたデータ処
理装置に於いてニ ーつの電子式プロセッサと、通常は互いに共同で動作す
るチップ搭載周辺回路と： 外部から供給されるデータを電子式プロセッサおよびチ
ップ搭載周辺回路に選択的に入力し、エミュレーション
モードでの動作時に、電子式プロセッサとチップ搭載周
辺回路を互いに独立に始動および停止させる装置とで構
成されていることを特徴とする、データ処理装置。
理装置に於いてニ ーつの電子式プロセッサと、通常は互いに共同で動作す
るチップ搭載周辺回路と： 外部から供給されるデータを電子式プロセッサおよびチ
ップ搭載周辺回路に選択的に入力し、エミュレーション
モードでの動作時に、電子式プロセッサとチップ搭載周
辺回路を互いに独立に始動および停止させる装置とで構
成されていることを特徴とする、データ処理装置。
（９） 第８項記載のデータ処理装置に於いて、さら
に停止モードをディジタル的に表して保持する装置をＨ
することを特徴とする前期データ処理装置。
に停止モードをディジタル的に表して保持する装置をＨ
することを特徴とする前期データ処理装置。
（１０） 第９項記載のデータ処理装置に於いて、前
期選択的にデータを入力する為の装置が前期ディジタル
的表現に応答して前期電子式プロセッサが、あらかじめ
定められた場所に非マスク割り込みの様にトラップをか
け、トラップからの復帰がなされるまでプロセッサの動
作を継続させるようにした装置を有することを特徴とす
る前期データ処理装置。
期選択的にデータを入力する為の装置が前期ディジタル
的表現に応答して前期電子式プロセッサが、あらかじめ
定められた場所に非マスク割り込みの様にトラップをか
け、トラップからの復帰がなされるまでプロセッサの動
作を継続させるようにした装置を有することを特徴とす
る前期データ処理装置。
＜１１） 第９項記載のデータ処理装置に於いて、前
期電子式プロセッサがパイプライン構造を有し、前期選
択的にデータを人力する装置が前期ディジタル的表現に
応答して前期電子式プロセッサに命令の取り込みを止め
させバイブラインの中にある全ての命令を実行させる装
置を有することを特徴とする前期データ処理装置。
期電子式プロセッサがパイプライン構造を有し、前期選
択的にデータを人力する装置が前期ディジタル的表現に
応答して前期電子式プロセッサに命令の取り込みを止め
させバイブラインの中にある全ての命令を実行させる装
置を有することを特徴とする前期データ処理装置。
（１２） 少なくとも第１および第２走査経路を有す
る直列走査試験可能インタフェースと；それに前期第２
走査経路に接続され応答し、一般的にエミュレーション
制御で動作し得る状態機械回路とで構成されたエミュレ
ーション装置。
る直列走査試験可能インタフェースと；それに前期第２
走査経路に接続され応答し、一般的にエミュレーション
制御で動作し得る状態機械回路とで構成されたエミュレ
ーション装置。
（１３） 第１２項記載のエミュレーション装置に於
いて、前期直列走査試験可能インタフェースが一つの命
令レジスタを有し、前期命令レジスタに応答する走査経
路選択回路を有することを特徴とする前期エミュレーシ
ョン装置。
いて、前期直列走査試験可能インタフェースが一つの命
令レジスタを有し、前期命令レジスタに応答する走査経
路選択回路を有することを特徴とする前期エミュレーシ
ョン装置。
（１４）第１３項記載のエミュレーション装置に於いて
、前期直列走査試験ｒ＋Ｊ能インタフェースが前期命令
レジスタを制御するために接続された分離式状態機械を
有し、外部から供給されるディジタル信号に応じた状態
のしーけんすを有することを特徴とする前期エミュレー
ション装置。
、前期直列走査試験ｒ＋Ｊ能インタフェースが前期命令
レジスタを制御するために接続された分離式状態機械を
有し、外部から供給されるディジタル信号に応じた状態
のしーけんすを有することを特徴とする前期エミュレー
ション装置。
［アプストラクト］
電子式プロセッサ１８７３、検出器１８７７および周辺
機器１８７１とで構成され、システムの検査、試験およ
びエミュレーションに使用されるデータ処理装置１１゜
発明の一つの実施例では、検出器はチップに搭載されプ
ロセッサの動作の分析が可能である。別の実施例では、
検出器はプロセッサが存在しない周辺機器にアクセスし
たときに、プロセッサの動作を一時的に中断出来る。次
に検出器はあたかも周辺機器が存在するかのように返事
を返す。発明の別の実施例では、周辺機器はプロセッサ
と、同一チップに搭載されており、データを人力してプ
ロセッサおよび周辺機器をエミュレーションモードに於
いて、独立に始動および停止出来る装置が具備されてい
る。その装置は、さらに少なくとも２本の走査経路の直
列走査試験可能インタフェース１９８１をａする。全て
の番号は第３５図を参照している。
機器１８７１とで構成され、システムの検査、試験およ
びエミュレーションに使用されるデータ処理装置１１゜
発明の一つの実施例では、検出器はチップに搭載されプ
ロセッサの動作の分析が可能である。別の実施例では、
検出器はプロセッサが存在しない周辺機器にアクセスし
たときに、プロセッサの動作を一時的に中断出来る。次
に検出器はあたかも周辺機器が存在するかのように返事
を返す。発明の別の実施例では、周辺機器はプロセッサ
と、同一チップに搭載されており、データを人力してプ
ロセッサおよび周辺機器をエミュレーションモードに於
いて、独立に始動および停止出来る装置が具備されてい
る。その装置は、さらに少なくとも２本の走査経路の直
列走査試験可能インタフェース１９８１をａする。全て
の番号は第３５図を参照している。
第１図は集積回路チップおよびソフトウェア開発用ツー
ルの絵画的全体図； 第２図は、エミュレーション、シミュレーション、試験
可能システムと付加されたデータ処理用プロセッサ、通
信Ｉ１０および周辺機器の部分的には絵画的にまた一部
はブロック図で示したシステム図； 第３図は第２図に示す主計算機のソフトウェア構成図： 第４図はモジュラ−ポー１・走査（ＭＰＳＤ）構成のブ
ロック図： 第５図は、走査試験／ＭＰｓＤ構造のブロック図： 第６図は、集積化された試験およびエミュレーション回
路のブロック図： 第７図は、走査試験可能インタフェースの一部はブロッ
ク図また一部は模式図で示した図；第７Ａ図は、第７図
の試験アクセスポート（ＴＡＰ）制御器の状態遷移図： 第８図は、チップ搭載プロセッサチップ領域、境界走査
および走査試験／エミュレーション回路のブロック図： 第９図は、第８図に示すプロセッサチップのブロック図
で、種々の領域に配置されたチップの機能ブロックと、
メツセージ通過回路を示す；第１０図は、第８図および
第９図のプロセッサチップを一部を絵画的にまた一部を
ブロック図で示した図； 第１１図は、第７図の走査経路のより詳細なブロック図
： 第１２図は、第１１図の走査経路のより詳細なブロック
図： 第１３図は、領域への制御アダブクの接続ブロック図で
、命名法を示す： 第１４図は、領域内モジュールのブロック図と、モード
駆動停止過程を示す： 第１５図は、エミュレーション、シミュレーションおよ
び試験可能性を示す第２図、第７図、第１４図および第
１６図のシステムの動作を示す流れ図； 第１６図は、第６図、第７図、第８図、第９図、第１３
図および第１４図アダプタの詳細ブロック図； 第１６Ａ図はフォーマットを示す図： 第１フ図は、第１６図のアダプタ内のコード状態機械お
よび事象管理回路の模式図： 第１８図は、第１フ図のコード状態機械の状態遷移図； 第１９図は、第１６図のアダプタの選択回路およびフリ
ップフロップ回路の模式図： 第２０図は、第１６図のロック制御回路の模式第２１図
は、領域にコードを供給する、第１６図のアダプタの、
三つの同等の論理回路の一つの回路図： 第２２図は、機能クロックＦＣＬＫまたは試験クロック
ＪＣＬＫの切り替えを行う、第１６図のアダプタの、三
つの同等の論理回路の一つの回路図； 第２３図は、ウェファ−組立製造時に一枚のウェファ−
上に多数の集積回路を乗せて試験するための試験システ
ムの絵画的図： 第２４図は、第２３図の試験システムの動作を示す流れ
図： 第２５Ａ図および第２５８図は、エミュレーション、シ
ミュレーションおよび試験可能性機能が改善された中央
処理装置ＣＰＵコアのブロック図を半分づつ示した図： 第２６図は、集積回路装置の動作を監視する為の分析回
路のブロック図； 第２フ図は、第２６図の分析回路の動作を示す流れ図： 第２８図は、第２５Ａ図の中のハードウェア区切り点の
ブロック図： 第２９図は、第２５Ａ図のトレーススタックのブロック
図； 第３０図は、第２５Ａ図のトレーススタックおよびプロ
グラム計数器の動作の流れ図：第３１図は、プロセッサ
装置のアドレスマツプを示す図： 第３２図は、プログラム計数器スタックの内容を時間軸
に沿って示した図、トレーススタックは図示せず： 第３３図は、シミュレーションされた周辺機器にアクセ
スするための装置を一部は絵画的にまた一部はブロック
図で示したちの： 第３４図は、第３３図のシステムの動作を示す流れ図： 第３５図は、第９図のメツセージ通過回路のブロック図
： 第３６図は、第２図のオペレーティングシステムの付加
プロセッサの処理流れ図： 第３フ図は、画像処理システムプロセッサＧＳ
−Ｐチップのブロック図： 第３８図は、第３フ図のＧＳＰチップのＣＰＵ部の詳細
ブロック図で試験可能、エミュレーションおよびシミュ
レーション回路を示す図；第３９図は、第３フ図のＧＳ
Ｐチップを駆動するクロックの波形図； 第４０図は、第３フ図のＧＳＰチップで使用される並列
抵抗器ラッチの模式図： 第４１図は、第３フ図のＧＳＰチップで使用される直列
抵抗器ラッチの模式図： 第４２図は、第３フ図のＧＳＰチップの制御用読みだし
専用メモり（ＣＲＯＭ）のブロック図；第４３図は、第
４２図のＣＲＯＭのシグニチト−試験回路の詳細ブロッ
ク図：そして 第４４図は、第４３図のシグニチャー分析試験回路内の
セルの模式ブロック図。 特に文章で指定されていない限り、種々の図面で同一部
品は同一番号で示されている。
ルの絵画的全体図； 第２図は、エミュレーション、シミュレーション、試験
可能システムと付加されたデータ処理用プロセッサ、通
信Ｉ１０および周辺機器の部分的には絵画的にまた一部
はブロック図で示したシステム図； 第３図は第２図に示す主計算機のソフトウェア構成図： 第４図はモジュラ−ポー１・走査（ＭＰＳＤ）構成のブ
ロック図： 第５図は、走査試験／ＭＰｓＤ構造のブロック図： 第６図は、集積化された試験およびエミュレーション回
路のブロック図： 第７図は、走査試験可能インタフェースの一部はブロッ
ク図また一部は模式図で示した図；第７Ａ図は、第７図
の試験アクセスポート（ＴＡＰ）制御器の状態遷移図： 第８図は、チップ搭載プロセッサチップ領域、境界走査
および走査試験／エミュレーション回路のブロック図： 第９図は、第８図に示すプロセッサチップのブロック図
で、種々の領域に配置されたチップの機能ブロックと、
メツセージ通過回路を示す；第１０図は、第８図および
第９図のプロセッサチップを一部を絵画的にまた一部を
ブロック図で示した図； 第１１図は、第７図の走査経路のより詳細なブロック図
： 第１２図は、第１１図の走査経路のより詳細なブロック
図： 第１３図は、領域への制御アダブクの接続ブロック図で
、命名法を示す： 第１４図は、領域内モジュールのブロック図と、モード
駆動停止過程を示す： 第１５図は、エミュレーション、シミュレーションおよ
び試験可能性を示す第２図、第７図、第１４図および第
１６図のシステムの動作を示す流れ図； 第１６図は、第６図、第７図、第８図、第９図、第１３
図および第１４図アダプタの詳細ブロック図； 第１６Ａ図はフォーマットを示す図： 第１フ図は、第１６図のアダプタ内のコード状態機械お
よび事象管理回路の模式図： 第１８図は、第１フ図のコード状態機械の状態遷移図； 第１９図は、第１６図のアダプタの選択回路およびフリ
ップフロップ回路の模式図： 第２０図は、第１６図のロック制御回路の模式第２１図
は、領域にコードを供給する、第１６図のアダプタの、
三つの同等の論理回路の一つの回路図： 第２２図は、機能クロックＦＣＬＫまたは試験クロック
ＪＣＬＫの切り替えを行う、第１６図のアダプタの、三
つの同等の論理回路の一つの回路図； 第２３図は、ウェファ−組立製造時に一枚のウェファ−
上に多数の集積回路を乗せて試験するための試験システ
ムの絵画的図： 第２４図は、第２３図の試験システムの動作を示す流れ
図： 第２５Ａ図および第２５８図は、エミュレーション、シ
ミュレーションおよび試験可能性機能が改善された中央
処理装置ＣＰＵコアのブロック図を半分づつ示した図： 第２６図は、集積回路装置の動作を監視する為の分析回
路のブロック図； 第２フ図は、第２６図の分析回路の動作を示す流れ図： 第２８図は、第２５Ａ図の中のハードウェア区切り点の
ブロック図： 第２９図は、第２５Ａ図のトレーススタックのブロック
図； 第３０図は、第２５Ａ図のトレーススタックおよびプロ
グラム計数器の動作の流れ図：第３１図は、プロセッサ
装置のアドレスマツプを示す図： 第３２図は、プログラム計数器スタックの内容を時間軸
に沿って示した図、トレーススタックは図示せず： 第３３図は、シミュレーションされた周辺機器にアクセ
スするための装置を一部は絵画的にまた一部はブロック
図で示したちの： 第３４図は、第３３図のシステムの動作を示す流れ図： 第３５図は、第９図のメツセージ通過回路のブロック図
： 第３６図は、第２図のオペレーティングシステムの付加
プロセッサの処理流れ図： 第３フ図は、画像処理システムプロセッサＧＳ
−Ｐチップのブロック図： 第３８図は、第３フ図のＧＳＰチップのＣＰＵ部の詳細
ブロック図で試験可能、エミュレーションおよびシミュ
レーション回路を示す図；第３９図は、第３フ図のＧＳ
Ｐチップを駆動するクロックの波形図； 第４０図は、第３フ図のＧＳＰチップで使用される並列
抵抗器ラッチの模式図： 第４１図は、第３フ図のＧＳＰチップで使用される直列
抵抗器ラッチの模式図： 第４２図は、第３フ図のＧＳＰチップの制御用読みだし
専用メモり（ＣＲＯＭ）のブロック図；第４３図は、第
４２図のＣＲＯＭのシグニチト−試験回路の詳細ブロッ
ク図：そして 第４４図は、第４３図のシグニチャー分析試験回路内の
セルの模式ブロック図。 特に文章で指定されていない限り、種々の図面で同一部
品は同一番号で示されている。
Claims (1)
- （１）半導体チップと； チップに搭載された電子式プロセッサと；それに チップに登載され前期電子式プロセッサの動作を分析す
るために前期電子式プロセッサに接続された状態検出器
とで構成されたデータ処理装置
Applications Claiming Priority (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US38772489A | 1989-07-31 | 1989-07-31 | |
| US38754989A | 1989-07-31 | 1989-07-31 | |
| US38747589A | 1989-07-31 | 1989-07-31 | |
| US38828689A | 1989-07-31 | 1989-07-31 | |
| US38827089A | 1989-07-31 | 1989-07-31 | |
| US387549 | 1989-07-31 | ||
| US387724 | 1989-07-31 | ||
| US388270 | 1989-07-31 | ||
| US388286 | 1989-07-31 | ||
| US387475 | 1989-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148732A true JPH03148732A (ja) | 1991-06-25 |
Family
ID=27541412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2203763A Pending JPH03148732A (ja) | 1989-07-31 | 1990-07-31 | 状態監視器を備えたデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0411904A3 (ja) |
| JP (1) | JPH03148732A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009014406A (ja) * | 2007-07-02 | 2009-01-22 | Toyota Motor Corp | 電子制御ユニットの自動検査装置 |
| KR101598821B1 (ko) * | 2014-09-18 | 2016-03-02 | 김다솜 | 수납함이 구비된 의자 |
| KR102308990B1 (ko) * | 2021-07-20 | 2021-10-06 | (주) 에이블리 | 반도체 테스트 패턴 발생 장치 및 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5311520A (en) * | 1991-08-29 | 1994-05-10 | At&T Bell Laboratories | Method and apparatus for programmable memory control with error regulation and test functions |
| US5386383A (en) * | 1994-02-28 | 1995-01-31 | At&T Corp. | Method and apparatus for controlling dynamic random access memory devices |
| US5621651A (en) * | 1994-03-09 | 1997-04-15 | Texas Instruments Incorporated | Emulation devices, systems and methods with distributed control of test interfaces in clock domains |
| US5841670A (en) * | 1994-03-09 | 1998-11-24 | Texas Instruments Incorporated | Emulation devices, systems and methods with distributed control of clock domains |
| GB2288666B (en) * | 1994-04-12 | 1997-06-25 | Advanced Risc Mach Ltd | Integrated circuit control |
| EP0926597B1 (en) * | 1997-12-19 | 2003-05-07 | Mentor Graphics Corporation | Method and apparatus for performing fully visible tracing of an emulation |
| GB9805488D0 (en) | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
| GB9805482D0 (en) * | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
| US6571363B1 (en) * | 1998-12-30 | 2003-05-27 | Texas Instruments Incorporated | Single event upset tolerant microprocessor architecture |
| FR2996321B1 (fr) * | 2012-10-03 | 2014-10-24 | Emulation And Verification Engineering | Procede et dispositif de sauvegarde d'un etat d'un circuit sous test emule dans un emulateur et de son environnement de test logiciel, et procede et dispositif de restauration correspondants |
| JP6604341B2 (ja) * | 2017-02-06 | 2019-11-13 | 横河電機株式会社 | センサの登録方法、センサの登録システム及び中継装置 |
| CN116992221B (zh) * | 2023-07-31 | 2024-03-26 | 武汉天翌数据科技发展有限公司 | 一种运维平台的故障检测方法、装置、设备及存储介质 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673573A (en) * | 1970-09-11 | 1972-06-27 | Rca Corp | Computer with program tracing facility |
| US4569048A (en) * | 1983-09-19 | 1986-02-04 | Genrad, Inc. | Method and apparatus for memory overlay |
| US4674089A (en) * | 1985-04-16 | 1987-06-16 | Intel Corporation | In-circuit emulator |
| JPS62164140A (ja) * | 1986-01-14 | 1987-07-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デ−タ処理システムの試験方法 |
| FR2593621A1 (fr) * | 1986-01-24 | 1987-07-31 | Intel Corp | Appareil de point de rupture pour microprocesseur |
-
1990
- 1990-07-31 EP EP19900308416 patent/EP0411904A3/en not_active Ceased
- 1990-07-31 JP JP2203763A patent/JPH03148732A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009014406A (ja) * | 2007-07-02 | 2009-01-22 | Toyota Motor Corp | 電子制御ユニットの自動検査装置 |
| KR101598821B1 (ko) * | 2014-09-18 | 2016-03-02 | 김다솜 | 수납함이 구비된 의자 |
| KR102308990B1 (ko) * | 2021-07-20 | 2021-10-06 | (주) 에이블리 | 반도체 테스트 패턴 발생 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0411904A3 (en) | 1992-05-27 |
| EP0411904A2 (en) | 1991-02-06 |
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