JP2940000B2 - シングルチップマイクロコンピュータ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、各種の周辺ハードウェアをCPUと共に単一
基板上に搭載したシングルチップマイクロコンピュータ
システムを開発するために使用するエバリュエーション
チップの新規な構成に関する。

従来の技術 近年のシングルチップマイクロコンピュータの性能は
著しく向上し、実時間処理が要求されるエンジン制御や
モータ制御等の高度なリアルタイム制御分野にまでその
応用を広げている。

一般に、リアルタイム制御の分野においては、精密に
制御された一連のパルス信号列が使用される。このパル
ス列を発生するための周辺ハードウェアとしてタイマ／
カウンタがあり、これは最も一般的な周辺ハードウェア
のひとつである。タイマ／カウンタは、時計として機能
するフリーランニングカウンタと、CPUで計算されたデ
ータに基づく特定タイミングに同期して特殊なタイミン
グ信号を発生するためのコンペアレジスタと、外部の基
準パルス信号の入力タイミングをフリーランニングカウ
ンタベースで保持するキャプチャレジスタとを基本的な
構成要素としている。

ことろで、制お御プログラムを含むシングルチップマ
イクロコンピュータシステムを開発する場合、このシン
グルチップマイクロコンピュータ上で実行されるプログ
ラムを、このマイクロコンピュータと実質的に同じ構成
の開発用チップ上で実行してデバッグを行うことが一般
的である。このような開発用のチップをエバリュエーシ
ョンチップと呼ぶ。

一般的なプログラムデバッグでは、データ処理が所定
のフローに従って進められていることを確認するため
に、ある特定アドレスで制御プログラム自体の実行を停
止させ、強制的にモニタプログラムに移行させるブレー
クの手法が広く用いられている。

しかしながら、リアルタイム制御用プログラムのデバ
ッグのためにブレークの手法を使用した場合、制御プロ
グラムをある特定アドレスで停止させてしまうのでパル
ス制御用プログラムも実行されなくなり、パルス信号出
力まで停止してしまう。また、パルス信号出力が停止す
ることは、プログラムが実際の動作状態から逸脱するこ
とを意味している。換言すれば、リアルタイム制御用プ
ログラムを有効にデバッグするためには実際の制御状態
を維持したままでプログラムデバッグを行う必要があ
り、プログラムを実行させながらプログラムの正当性の
チェックやパルス信号のタイミングや幅の評価を行うこ
とが要求される。

そこで、制御プログラムのデバッグでは、ロジックア
ナライザ等の計測機器を利用して、制御パルス信号の出
力タイミングやパルス幅を直接観察することによりプロ
グラムの正当性をチェックする手法がある。しかしなが
ら、この方法では膨大な数の連続したパルスを一つひと
つ詳細に確認する必要があり、実際には実施不可能であ
る。

また、パルスの出力タイミングやパルス幅を決定する
制御データがコンペアレジスタに設定されることから、
コンペアレジスタへの設定データを逐次確認することに
より、間接的にパルス信号の出力タイミングやパルス幅
の確認を行う方法も提案されている。しかしながら、コ
ンペアレジスタへの設定データを逐次モニタする場合に
は、設定データをバスを経由して外部に導出するための
特別なプログラムが必要であり、デバッグ時は、このプ
ログラムを制御プログラムに追加して実行しなければな
らない。ところが、このようなデバッグのためのプログ
ラムを追加したプログラムの動作は、実際の制御プログ
ラムの動作とは異なる場合がしばしばあり、必ずしも有
効なデバッグ方法とはいえなかった。

タイマ／カウンタを例として上述したように、上述の
エバリュエーションチップは周辺ハードウェアへの設定
データやA/Dコンバータ等の周辺ハードウェアからの読
み出しデータをチップ外部から直接観察することが非常
に困難で、特にリアルタイム制御の分野では、周辺ハー
ドウェア制御用プログラムのデバッグに対する大きな障
害になっている。

更に、前述したタイマ／カウンタのような周辺ハード
ウェアは、一般に制御する対象により構成を最適化する
必要があり、用途によってハードウェア構成が部分的に
異なっている場合もある。このために、各応用分野を絞
った新規なシングルチップマイクロコンピュータを開発
する場合には、周辺ハードウェアの変更が部分的である
にもかかわらず、それぞれに異なるエバリュエーション
チップを開発する必要があった。

発明が解決しようとする課題 このように、従来のエバリュエーションチップでは、
搭載している周辺ハードウェアの設定データや読み出し
データに対するデバッグを有効に実施する機能を有して
いないという大きな欠点を有していた。この問題は、特
に、出力制御パルス信号等で代表されるリアルタイム制
御の分野では、多数の一連のデータ群に対する実時間で
の有効なデバッグが実施できないという深刻な問題を誘
起している。

また、周辺ハードウェアの僅かな変更に対しても、こ
れに対応してそれぞれエバリュエーションチップを開発
するため、開発に費やされる労力やコストが増加すると
いう第２の欠点もあった。

そこで、本発明目的は、シングルチップマイクロコン
ピュータが内蔵している周辺ハードウェアに対して、こ
れらを制御するプログラムを有効にデバッグできるよう
な機能を備えた新規なエバリュエーションチップを提供
することにある。

更に、周辺ハードウェアの僅かな変更に対して、それ
に見合った労力とコストで対応できる新規なエバリュエ
ーションチップを提供することも、本発明の目的のひと
つである。

課題を解決するための手段 即ち、本発明に従うと、CPUと周辺ハードウェアとを
単一の半導体基板上に搭載し、該CPUが該周辺ハードウ
ェアに対してアドレス信号とリードライト制御信号とを
送出し、該周辺ハードウェアが該アドレス信号に基づい
て選択信号を出力するように構成されたシングルチップ
マイクロコンピュータシステムを開発するために使用す
るエバリュエーションチップにおいて、チップ外部と該
CPUとの間でデータ転送を行うと共に、該リードライト
制御信号のチップ外部への導出を制御する入出力手段を
備え、該入出力手段を、該リードライト制御信号と該選
択信号とによって制御することができるように構成され
ていることを特徴とするエバリュエーションチップが提
供される。

作用 本発明に係るエバリュエーションチップは、内蔵して
いる周辺ハードウェアをCPUが参照する毎に参照データ
をチップ外部に導出する機能を備え、更に、チップ外部
からデータをチップ内部に取込む機能も有していること
をその主要な特徴としている。

従って、このエバリュエーションチップは、実時間で
のデバッグに有効な環境を提供すると共に、周辺ハード
ウェアの設定の変更に対して容易に対応することができ
る。特に、リアルタイム制御システムに使用するシング
ルチップマイクロコンピュータシステムの開発におい
て、制御パルス信号を容易にモニタすることができるの
で有効なデバッグが可能であり、エバリュエーションチ
ップとして極めて有利に使用することができる。

以下、図面を参照して本発明をより具体的に説明する
が、以下の開示は本発明の一実施例に過ぎず、本発明の
技術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に従って構成されたエバリュエーシ
ョンチップの基本的な構成を示すブロック図である。

即ち、このエバリュエーションチップ100は、CPU101
と共に、SFRバス106で相互に接続されてた、３つの周辺
ハードウェアSFRA102、SFRB103およびSFRC104と、外部
の周辺ハードウェアとのインターフェースであるSFRI/F
105とを備えている。

CPU101は、レジスタ、ALU、タイミング制御回路等を
備えて、プログラムの制御に基づいてデータ処理を行な
う。尚、本実施例においてはレジスタ、ALU、タイミン
グ制御回路等は具体的に図示していない。

エバリュエーションチップ100が内蔵する周辺ハード
ウェアSFRA102、SFRB103、SFRC104は、実際には、タイ
マ／カウンタ、A/Dコンバータ、シリアルインタフェー
ス等がこれらに相当する。

エバリュエーションチップ100とチップ外部とのイン
タフェース回路SFRI/F105は、チップ外部に、後述するF
WR信号107、FRD信号108、FALE信号109、FADバス110を導
出する。また、CPU101からはSFRA102、SFRB103、SFRC10
4、SFRI/F105に対して、リード制御信号としてSFRRD信
号線111、ライト制御信号としてSFRWR信号線112、SFRバ
ス106上のアドレス情報のラッチタイミングを制御するS
FRALE信号113が出力されている。

第２図は、周辺ハードウェアの具体的な構成例を示す
図である。尚、周辺ハードウェアSFRA102、SFRB103、SF
RC104は、いずれも同じ構成で実現し得るので、ここで
はSFRA102の詳細な構成を示す。

第２図に示すように、アドレス判別回路120は、SFRバ
ス106上に出力された周辺アドレス情報と予め設定され
ている自分のアドレス値とを比較し、比較結果をSFRALE
信号113に同期してアドレス判別フリップフロップ（以
下、“AF"と記載する）121に保持する。

第1ANDゲート122は、AF121の出力でSFRRD信号線111を
選択し、AF121がアクティブ“1"の場合にはSFRWR信号線
112を有効にする。また、第2ANDゲート123は、AF121の
出力でSFRWR信号線112を選択し、AF121がアクティブ
“1"の場合にはSFRWR信号線112を有効にする。

第３図は、外部インターフェースSFRI/F105の具体的
な構成例を示す図である。

SFRI/F105は、SFRバス106上のデータをエバリュエー
ションチップ100の外部に導出する機能を有する。即
ち、SFRRD111、SFRWR112、SFRWR113およびSFRバス106の
内容が出力ドライバ130を経由してチップ外部に出力さ
れる。

第４図（ａ）および（ｂ）は、上述のように構成され
たエバリュエーションチップの動作を説明するタイミン
グチャートである。

第４図（ａ）は、CPU101が、SFRA102からデータをリ
ードする場合の動作を示している。

即ち、CPU101は、SFRA102に割りつけられたSFRアドレ
ス情報をt1のタイミングでSFRバス106上に出力し、続い
て、SRFALE113をアクティブ化し、このアドレス情報の
ラッチタイミングを指定する。SFRA102は、SFRバス106
上のアドレス情報をアドレス判別回路120で判別処理
し、SFRALE113の立ち上がりエッジt2に同期してAF121内
に上記判別結果をラッチする。本実施例では、SFRA102
を選択しているので、AF121には“1"が格納される。そ
の結果、SFRA102の第１と第２のANDゲート122、123が選
択状態に、SFRB103、SFRC104の第１と第２のANDゲート
はそれぞれ非選択状態となる。

CPU101は、続くt3のタイミングでT1の期間SFRRD信号
線111をアクティブにしてSFRA102に対してデータのリー
ドタイミングを指定する。このT1に同期してこの期間SF
RA102は、SFRバス106上にデータを出力し、CPU101は、
同T1内に所定タイミングでSFRバス106上の読み出しデー
タを取り込む。

SFRI/F105は、SFRバス106上のデータを出力ドライバ1
30とFAD110を経由してチップ外部に導出すると同時に、
FRD信号108をt3に同期してT1の期間アクティブにする。
この機能により、SFRA102からの読み出しデータをSFRI/
F105を介してチップ外部から観察することができる。

第４図（ｂ）は、CPU101がSFRA102へデータをライト
する場合の動作を示す。尚、SFRA102の選択方法はリー
ドの場合と同一であり、詳細な説明は省略する。

CPU101は、t3のタイミングでT2の期間SFRWR信号線112
をアクティブにしてSFRA102に対し、データのライトタ
イミングを指定する。このT2に同期してCPU101は、SFR
バス106上に書込みデータを出力し、SFRA102は、同T2内
の所定タイミングでSFRバス106上のデータを書き込む。

SFRI/F105は、SFRバス106上の書込みデータを出力ド
ライバ130とFAD110を経由してチップ外部に導出すると
同時に、FWR信号107をt3に同期してT2の期間アクティブ
にする。この機能により、SFRA102への書込みデータをS
FRI/F105を介してチップ外部から観察することができ
る。

実施例２ 実施例１では、内蔵するSFRへの各種参照データをSFR
I/Fを経由して外部に導出する機能を実現していたのに
対して、本実施例では、やはりSFRI/Fを経由して各種参
照データを外部に導出する機能を備える他に、更にSFR
をチップ外部に拡張する機能を備えている。

第５図は、本発明に係るエバリュエーションチップの
他の構成例を示す図である。

SFRI/F200以外の構成は第１の実施例で説明したもの
とまったく同一のため、詳細な説明は省略する。一方、
本実施例の特徴的な構成であるSFRI/F200の構成を第６
図に示す。

同図に示すように、このインターフェース200では、S
FRA102、SFRB103およびSFRC104から出力されたセレクト
信号124は、制御ゲート133において、SFRWR信号線112と
SFRRD信号線111とを制御し、更に、出力ドライバ131と
入力バッファ132の制御も行う。

第７図（ａ）および（ｂ）は、上述のように構成され
た本実施例に係るエバリュエーションチップの動作を説
明するためのタイミングチャートである。尚、CPU101
が、エバリュエーションチップに内蔵された周辺ハード
ウェアからデータをリードする場合の動作タイミング
と、同周辺ハードウェアへデータをライトする場合の動
作タイミングは、実施例１において第４図（ａ）および
（ｂ）に示した通りであり、ここでは詳細な説明を省略
する。

第７（ａ）図は、CPU101がエバリュエーションチップ
100の外部からデータをリードする場合の動作を示す。

CPU101は、t1のタイミングで、外部に設定するSFRア
ドレス情報をSFRバス106上に出力し、続いてSFRALE113
をアクティブ化し、このアドレス情報のラッチタイミン
グを指定する。周辺ハードウェアSFRA102、SFRB103、SF
RC104は、SFRバス106上のアドレス情報をアドレス判別
回路120で判別処理し、SFRALE113の立ち下がりエッジt2
に同期してAF121内に上記判別結果をラッチする。ここ
ではいずれも選択されていないのでAF121には“0"が格
納される。この結果、SFRA102、SFRB103およびSFRC104
の第１と第２のANDゲートは全て非選択状態となる。

CPU101は、続くt3のタイミングで、T1の間SFRRD信号
線111をアクティブにしてデータのリードタイミングを
指定する。CPU101はT1内に所定タイミングでSFRバス106
上の読み出しデータを取り込む。

SFRI/F200は、エバリュエーションチップ内のSFRがど
れも選択されないので、制御ゲート133の制御によりSFR
バス106上のデータをFAD110を経由してチップ外部に導
出する。また、同時にFRD信号108をt3に同期してT1の期
間アクティブにする。このような機能により、エバリュ
エーションチップ外部に設定されたSFRからの読み出し
データをSFRI/F200を介してエバリュエーションチップ
内部に入力することができる。

第７（ｂ）図は、CPU101がエバリュエーションチップ
100外部に設定したSFRへデータをライトする場合の動作
を示す。尚、選択方法は第７図（ａ）に示したリードの
場合と同一であり、詳細な説明は省略する。

CPU101は、t3のタイミングでT2の期間SFRWR信号線112
をアクティブにし、データのライトタイミングを指定す
る。このT2に同期してCPU101は、SFRバス106上に書込み
データを出力し、T2内の所定タイミングでSFRバス106上
のデータを書き込む。

SFRI/F200は、エバリュエーションチップ100内のSFR
が選択されないため、制御ゲート133の制御により、SFR
バス106上の書き込みデータをFAD110を経由してチップ
外部に導出すると同時に、FWR信号107をt3に同期してT2
の期間アクティブにする。

以上のようにして、エバリュエーションチップ外部に
設定されたSFRへのデータの書込み処理をSFRI/F200を介
して実行することができる。

発明の効果 以上説明した通り、本発明に係るエバリュエーション
チップは、内蔵する周辺ハードウェアが接続されている
バスをチップ外部から直接モニタすることができる。従
って、内蔵する周辺ハードウェアの設定データや読み出
しデータに対する実時間での確認が可能である。特に、
出力制御パルス信号等で代表されるリアルタイム制御に
対し、多数の一連のデータ群に対する実時間でのデバッ
グ機能を提供することが可能で、実用効果は非常に高
い。

また、周辺ハードウェアの一部だけが異なるシングル
チップマイクロコンピュータシステムを開発する際に、
この開発に必要なエバリュエーションチップを、新規な
周辺ハードウェアに相当する回路をエバリュエーション
チップ外部に接続するだけで実現でき、全く新しいエバ
リュエーションチップを開発する必要がない。従って、
エバリュエーションチップそのものの開発に関する経済
的効果も高い。

【図面の簡単な説明】

第１図は、本発明に係るエバリュエーションチップの基
本的な構成を示すブロック図であり、 第２図は、本発明に係るエバリュエーションチップに搭
載される周辺ハードウェアの構成例を示す図であり、 第３図は、本発明に係るエバリュエーションチップに搭
載される周辺ハードウェアのインターフェース（I/F）
の構成例を示す図であり、 第４図（ａ）および（ｂ）は、第１図に示したエバリュ
エーションチップの動作を説明するタイミングチャート
であり、 第５図は、本発明に係るエバリュエーションチップの他
の構成例を示すブロック図であり、 第６図は、第５図に示したエバリュエーションチップに
搭載される周辺ハードウェアのインターフェース（I/
F）の構成例を示す図であり、 第７図（ａ）および（ｂ）は、第５図に示したエバリュ
エーションチップの動作を説明するタイミングチャート
である。 〔主な参照番号〕 100……エバリュエーションチップ、 101……CPU、 102……SFRA、 103……SFRB、 104……SFRC、 105、200……SFRI/F、 106……SFRバス、 107……FWR信号、 108……FRD信号、 109……FALE信号、 110……FADバス、 111……SFRRD信号線、 112……SFRWR信号線、 113……SFRALE信号線、 120……アドレス判別回路、 121……AF、 122……第１のANDゲート、 123……第２のANDゲート、 124……セレクト信号、 130、131……出力ドライバ、 132……入力バッファ、 133……制御ゲート。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】アドレスバスおよびデータバースを兼ねた
   内部バス、並びに、該内部バスにより相互に接続された
   CPUおよび周辺回路を備え、該内部バス上の信号を外部
   に出力して該信号を外部からモニタできるように構成さ
   れたシングルチップマイクロコンピュータにおいて、 該CPUから外部データアクセスが起こったことを判定す
   る判定手段と、該CPUのリード制御信号と、該判定手段
   および該リード制御信号から外部データリードを行うこ
   とを検出する検出手段と、出力アドレス、内部および外
   部のライトデータ並びに内部リードデータを該検出手段
   の検出結果に応じて外部に選択出力するバッファ手段と
   を備えることを特徴とするシングルチップマイクロコン
   ピュータ。