JPH02310636A - シングルチップマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、各種の周辺ハードウェアをＣＰＵと共に単一
基板上に搭載したシングルチップマイクロコンピュータ
システムを開発するために使用するエバリユエーション
チップの新規な構成に関する。

従来の技術 近年のシングルチップマイクロコンピュータの性能は著
しく向上し、実時間処理が要求されるエンジン制御やモ
ータ制御等の高度なリアルタイム制御分野にまでその応
用を広げている。

一般に、リアルタイム制御の分野においては、精密に制
御された一連のパルス信号列が使用される。このパルス
列を発生するための周辺ハードウェアとしてタイマ／カ
ウンタがあり、これは最も一般的な周辺ハードウェアの
ひとつである。タイマ／カウンタは、時計として機能す
るフリーランニングカウンタと、ＣＰＵで計算されたデ
ータに基づく特定タイミングに同期して特殊なタイミン
グ信号を発生するためのコンベアレジスタと、外部の基
準パルス信号の入力タイミングをフリーランニングカウ
ンタベースで保持するキャプチャレジスタとを基本的な
構成要素としている。

ことろで、制御プログラムを含むシングルチップマイク
ロコンピュータシステムを開発する場合、このシングル
チップマイクロコンピュータ上で実行されるプログラム
を、このマイクロコンビｓ−夕と実質的に同じ構成の開
発用チップ上で実行してデバッグを行うことが一般的で
ある。このような開発用のチップをエバリユエーション
チップと呼ぶ。

一般的なプログラムデバッグでは、データ処理が所定の
フローに従って進められていることを確認するために、
ある特定アドレスで制御プログラム自体の実行を停止さ
せ、強制的にモニタプログラムに移行させるブレークの
手法が広く用いられている。

しかしながら、リアルタイム制御用プログラムのデバッ
グのためにブレークの手法を使用した場合、制御プログ
ラムをある特定アドレスで停止させてしまうのでパルス
制御用プログラムも実行されなくなり、パルス信号出力
まで停止してしまう。

また、パルス信号出力が停止することは、プログラムが
実際の動作状態から逸脱することを意味している。換言
すれば、リアルタイム制御用プログラムを有効にデバッ
グするためには実際の制御状態を維持したままでプログ
ラムデバッグを行う必要があり、プログラムを実行させ
ながらプログラムの正当性のチェックやパルス信号のタ
イミングや幅の評価を行うことが要求される。

そこで、制御プログラムのデバッグでは、ロジックアナ
ライザ等の計測機器を利用して、制御パルス信号の出力
タイミングやパルス幅を直接観察することによりプログ
ラムの正当性をチェックする手法がある。しかしながら
、この方法では膨大な数の連続したパルスを一つひとつ
詳細に確認する必要があり、実際には実施不可能である
。

また、パルスの出力タイミングやパルス幅を決定する制
御データがコンベアレジスタに設定されることから、コ
ンベアレジスタへの設定データを逐次確認することによ
り、間接的にパルス信号の出力タイミングやパルス幅の
確認を行う方法も提案されている。しかしながら、コン
ベアレジスタへの設定データを逐次モニタする場合には
、設定データをバスを経由して外部に導出するための特
別なプログラムが必要であり、デバッグ時は、このプロ
グラムを制御プログラムに追加して実行しなければなら
ない。ところが、このようなデバッグのためのプログラ
ムを追加したプログラムの動作は、実際の制御プログラ
ムの動作とは異なる場合がしばしばあり、必ずしも有効
なデバッグ方法とはいえなかった。

タイマ／カウンタを例として上述したように、従来のエ
バリユエーションチップは周辺ハードウェアへの設定デ
ータやＡ／Ｄコンバータ等の周辺ハードウェアからの読
み出しデータをチップ外部から直接観察することが非常
に困難で、特にリアルタイム制御の分野では、周辺ハー
ドウェア制御用プログラムのデバッグに対する大きな障
害になっている。

更に、前述したタイマ／カウンタのような周辺ハードウ
ェアは、一般に制御する対象により構成を最適化する必
要があり、用途によってハードウェア構成が部分的に異
なっている場合もある。このために、各応用分野を絞っ
た新規なシングルチップマイクロコンピュータを開発す
る場合には、周辺ハードウェアの変更が部分的であるに
もかかわらず、それぞれに異なるエバリユエーションチ
ップを開発する必要があった。

発明が解決しようとする課題 このように、従来のエバリユエーションチップでは、搭
載している周辺ハードウェアの設定データや読み出しデ
ータに対するデバッグを有効に実施する機能を有してい
ないという大きな欠点を有していた。この問題は、特に
、出力制御パルス信号等で代表されるリアルタイム制御
の分野では、多数の一連のデータ群に対する実時間での
有効なデバッグが実施できないという深刻な問題を誘起
している。

また、周辺ハードウェアの僅かな変更に対しても、これ
に対応してそれぞれエバリユエーションチップを開発す
るため、開発に費やされる労力やコストが増加するとい
う第２の欠点もあった。

そこで、本発明目的は、シングルチップマイクロコンピ
ュータが内蔵している周辺ハードウェアに対して、これ
らを制御するプログラムを有効にデバッグできるような
機能を備えた新規なエバリユエーションチップを提供す
ることにある。

更に、周辺ハードウェアの僅かな変更に対して、それに
見合った労力とコストで対応できる新規なエバリユエー
ションチップを提供することも、本発明の目的のひとつ
である。

課題を解決するための手段 即ち、本発明に従うと、ＣＰＵと周辺ハードウェアとを
単一の半導体基板上に搭載し、該ＣＰＵが該周辺ハード
ウェアに対してアドレス信号とリードライト制御信号と
を送出し、該周辺ハードウェアが該アドレス信号に基づ
いて選択信号を出力するように構成されたシングルチッ
プマイクロコンピュータシステムを開発するために使用
するエバリユエーションチップにおいて、チップ外部と
該ＣＰＵとの間でデータ転送を行うと共に、該リードラ
イト制御信号のチップ外部への導出を制御する入出力手
段を備え、該入出力手段を、該リードライト制御信号と
該選択信号とによって制御することができるように構成
されていることを特徴とするエバリユエーションチップ
が提供される。

作用 本発明に係るエバリユエーションチップは、内蔵してい
る周辺ハードウェアをＣＰＵが参照する毎に参照データ
をチップ外部に導出する機能を備え、更に、チップ外部
からデータをチップ内部に取込む機能も有していること
をその主要な特徴としている。

従って、このエバリユエーションチップは、実時間での
デバッグに有効な環境を提供すると共に、周辺ハードウ
ェアの設定の変更に対して容易に対応することができる
。特に、リアルタイム制御システムに使用するシングル
チップマイクロコンピュータシステムの開発に右いて、
制御パルス信号を容易にモニタすることができるので有
効なデバッグが可能であり、エバリユエーションチップ
として極めて有利に使用することができる。

以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に従って構成されたエバリユエーショ
ンチップの基本的な構成を示すブロック図である。

即ち、このエバリユエーションチップ１００　は、ＣＰ
Ｕ１Ｏ１と共に、ＳＦＲバス１０６で相互に接続されて
た、３つの周辺ハードウェア５ＦＲＡ１０２、Ｓ　Ｆ　
ＲＢ１０３および５ＦＲＣ１０４と、外部の周辺ハード
ウェアとのインターフェースである５ＦＲ１／Ｆ１０５
とを備えている。

ＣＰ　ＵＩＯＩは、レジスタ、ＡＬＵ、タイミング制御
回路等を備えて、プログラムの制御に基づいてデータ処
理を行なう。尚、本実施例においてはレジスタ、ＡＬＵ
、タイミング制御回路等は具体的に図示していない。

エバリユエーションチップｌ、００が内蔵する周辺ハー
ドウェア５ＦＲＡ１０２．５ＦＲＢ１０３．５ＦＲＣ１
０４は、実際には、タイマ／カウンタ、Ａ／Ｄコンバー
タ、シリアルインタフェース等がこれらに相当する。

エバリユエーションチップ１００　とチップ外部とのイ
ンタフェース回路５ＦＲＩ／Ｆ１０５は、チップ外部に
、後述するＦＷＲ信号１０７、ＦＲＤ信号１０８　、Ｆ
ＡＬＥ信号１０９、ＦＡＤバス１１０を導出する。また
、ＣＰＵｌ０Ｉからは５ＦＲＡ１０２．５ＦＲＢ１０３
．５ＦＲＣ１０４、ＳＦＲＩ／Ｆ１０５に対して、リー
ド制御信号として５ＦＲＲＤ信号線１１１、ライト制御
信号として５ＦＲＷＲ信号線１１２、ＳＦＲバス１０６
上のアドレス情報のラッチタイミングを制御する５ＦＲ
ＡＬＥ信号１１３が出力されている。

第２図は、周辺ハードウェアの具体的な構成例を示す図
である。尚、周辺ハードウェア５ＦＲＡ１０２．５ＦＲ
Ｂ１０３．５ＦＲＣ１０４は、いずれも同じ構成で実現
し得るので、ここでは５ＦＲＡ１０２の詳細な構成を示
す。

第２図に示すように、アドレス判別回路１２０は、ＳＦ
Ｒバス１０６上に出力された周辺アドレス情報と予め設
定されている自分のアドレス値とを比較し、比較結果を
５ＦＲＡＬＥ信号１１３に同期してアドレス判別フリッ
プフロップ（以下、′″ＡＦ”と記載する）　１２１に
保持する。

第１ＡＮＤゲート１２２は、ＡＦ１２１の出力で５ＦＲ
ＲＤ信号線１１１を選択し、ＡＦ１２１がアクティブ１
″の場合には５ＦＲＷＲ信号線１１２を有効にする。ま
た、第２ＡＮＤゲート１２３は、ＡＦ１２１の出力で５
ＦＲＷＲ信号線１１２を選択し、ＡＦ１２１がアクティ
ブ１”の場合にはＳ　Ｆ　ＲＷＲ信号線１１２を有効に
する。

第３図は、外部インターフェース５ＦＲＩ／Ｆ１０５の
具体的な構成例を示す図である。

５ＦＲＩ／Ｆ１０５は、ＳＦＲバス１０６上のデータを
エバリユエーションチップ１００の外部に導出する機能
を有する。即ち、５ＦＲＲＤＩＩＩ　、５ＦＲＷＲ１１
２，５ＦＲＷＲ１１３およびＳＦＲバス１０６の内容が
出力ドライバ１３０を経由してチップ外部に出力される
。

第４図（ａ）および（ｂ）は、上述のように構成された
エバリユエーションチップの動作を説明するタイミング
チャートである。

第４図（ａ）は、ＣＰ　ＵＩＯＩが、Ｓ　Ｆ　ＲＡｌＯ
２からデータをリードする場合の動作を示している。

即ち、ＣＰ　ＵＩＯＩは、Ｓ　Ｆ　ＲＡｌＯ２に割りつ
けられたＳＦＲアドレス情報をｔｌのタイミングでＳＦ
Ｒバス１０６上に出力し、続いて、５ＦＲＡＬＥ１１３
をアクティブ化し、このアドレス情報のラッチタイミン
グを指定する。５ＦＲＡ１０２は、ＳＦＲバス１０６上
のアドレス情報をアドレス判別回路１２０で判別処理し
、５ＦＲＡＬＥ１１３の立ち上がりエツジｔ２に同期し
てＡＦ１２１内に上記判別結果をラッチする。本実施例
では、５ＦＲＡ１０２を選択しているので、ＡＦＬ２１
には“１”が格納される。その結果、Ｓ　Ｆ　ＲＡｌＯ
２の第１と第２のＡＮＤゲート１２２．１２３が選択状
態に、５ＦＲＢ１０３　、Ｓ　Ｆ　ＲＣｌＯ４の第１と
第２のＡＮＤゲートはそれぞれ非選択状態となる。

ＣＰ　ＵＩＯＩ　は、続＜ｔ３のタイミングでＴ１の期
間５ＦＲＲＤ信号線１１１をアクティブにして５ＦＲＡ
１０２　に対してデータのリードタイミングを指定する
。このＴ１に同期してこの期間５ＦＲＡ１０２は、ＳＦ
Ｒバス１０６上にデータを出力し、ＣＰＵｌ０Ｉ　は、
同Ｔｌ内に所定タイミングでＳＦＲバス１０６上の読み
出しデータを取り込む。

５ＦＲＩ／Ｆ１０５は、ＳＦＲバス１０６上のデータを
出力ドライバ１３０とＦＡＤＩＩＯを経由してチップ外
部に導出すると同時に、ＦＲＤ信号１０８をｔ３に同期
してＴ１の期間アクティブにする。

この機能により、ＳＦＲΔ１０２からの読み出しデータ
を５ＦＲＩ／Ｆ１０５を介してチップ外部から観察する
ことができる。

第４図（ｂ）は、ＣＰＵｌ０Ｉが５ＦＲＡ１０２へデー
タをライトする場合の動作を示す。尚、５ＦＲＡ１０２
の選択方法はリードの場合と同一であり、詳細な説明は
省略する。

ＣＰ　ＵＩＯＩ　は、ｔ３のタイミングでＴ２の期間５
ＦＲＷＲ信号線１１２をアクティブにして５ＦＲＡ１０
２に対し、データのライトタイミングを指定する。この
Ｔ２に同期してＣＰ　ＵＩＯＩは、ＳＦＲバス１０６上
に書込みデータを出力し、５ＦＲＡ１０２は、同Ｔ２内
の所定タイミングでＳＦＲバス１０６上のデータを書き
込む。

５ＦＲＩ／Ｆ１０５は、ＳＦＲバス１０６上の書込みデ
ータを出力ドライバ１３０とＦ　Ａ　ＤＩＩＯを経由し
てチップ外部に導出すると同時に、ＦＷＲ信号１０７を
ｔ３に同期してＴ２の期間アクティブにする。この機能
により、５ＦＲＡ１０２への書込みデータを５ＦＲＩ／
Ｆ１０５を介してチップ外部から観察することができる
。

実施例２ 実施例１では、内蔵するＳＦＲへの各種参照データを５
ＦＲＩ／Ｆを経由して外部に導出する機能を実現してい
たのに対して、本実施例では、やはり５ＦＲＩ／Ｆを経
由して各種参照データを外部に導出する機能を備える他
に、更にＳＦＲをチップ外部に拡張する機能を備えてい
る。

第５図は、本発明に係るエバリユエーションチップの他
の構成例を示す図である。

５ＦＲＩ／Ｆ２００以外の構成は第１の実施例で説明し
たちのとまった（同一のため、詳細な説明は省略する。

一方、本実施例の特徴的な構成である５ＦＲＩ／Ｆ２０
０の構成を第６図に示す。

同図に示すように、このインターフェース２００では、
５ＦＲＡ１０２．５ＦＲＢ１０３および５ＦＲＣ１０４
から出力されたセレクト信号１２４は、制御ゲート１３
３において、５ＦＲＷＲ信号線１１２と５ＦＲＲＤ信号
線１１１　とを制御し、更に、出力ドライバ１３１　と
大力バッファ１３２の制御も行う。

第７図（ａ）およびｂ）は、上述のように構成された本
実施例に係るエバリユエーションチップの動作を説明す
るためのタイミングチャートである。尚、ＣＰ　ＵＩＯ
Ｉが、エバリユエーションチップに内蔵された周辺ハー
ドウェアからデータをリードする場合の動作タイミング
と、同周辺ハードウェアへデータをライトする場合の動
作タイミングは、実施例１において第４図（ａ）および
ら）に示した通りであり、ここでは詳細な説明を省略す
る。

第７（ａ）図は、ＣＰＵｌ０Ｉがエバリユエーションチ
ップ１００の外部からデータをリードする場合の動作を
示す。

ＣＰ　ＵＩＯＩは、ｔｌのタイミングで、外部に設定す
るＳＦＲアドレス情報をＳＦＲバス１０６上ニ上方出力
続いて５ＦＲＡＬＥ１１３をアクティブ化し、このアド
レス情報のラッチタイミングを指定する。周辺ハードウ
ェア５ＦＲＡ１０２．５ＦＲＢ１０３　、Ｓ　Ｆ　ＲＣ
ｌＯ４は、ＳＦＲバス１０６上のアドレス情報をアドレ
ス判別回路１２０で判別処理し、５ＦＲＡＬＥ１１３の
立ち下がりエツジｔ２に同期してＡＦ１２１内に上記判
別結果をラッチする。ここではいずれも選択されていな
いのでＡＦＬ２１には“０”が格納される。この結果、
Ｓ　Ｆ　ＲＡｌＯ２，５ＦＲＢ１０３および５ＦＲＣ１
０４の第１と第２のＡＮＤゲートは全て非選択状態とな
る。

ＣＰ　ＵＩＯＩ　は、続＜ｔ３のタイミングで、Ｔ１の
期間５ＦＲＲＤ信号線１１１をアクティブにしてデータ
のリードタイミングを指定する。ＣＰＵｌ０１はＴｌ内
に所定タイミングでＳＦＲバス１０６上の読み出しデー
タを取り込む。

５ＦＲＩ／Ｆ２００は、エバリユエーションチップ内の
ＳＦＲがどれも選択されないので、制御ゲート１３３の
制御によりＳＦＲバス１０６上のデータをＦ　Ａ　ＤＩ
ＩＱを経由してチップ外部に導出する。

また、同時にＦＲＤ信号１０８をｔ３に同期してＴ１の
期間アクティブにする。このような機能により、エバリ
ユエーションチップ外部に設定されたＳＦＲからの読み
出しデータを５ＦＲＩ／Ｆ２００を介してエバリユエー
ションチップ内部に人力することかできる。

第７（ｂ）図は、ＣＰＵｌ０Ｉがエバリユエーションテ
ンプ１００外部に設定したＳＦＲへデータをライトする
場合の動作を示す。尚、選択方法は第７図（ａ）に示し
たリードの場合と同一であり、詳細な説明は省略する。

ＣＰ　ＵＩＯＩは、ｔ３のタイミングでＴ２の期間５Ｆ
ＲＷＲ信号線１１２をアクティブにし、データのライト
タイミングを指定する。このＴ２に同期してＣＰ　ＵＩ
ＯＩは、ＳＦＲバス１０６上に書込みデータを出力し、
Ｔ２内の所定タイミングでＳＦＲバス１０６上のデータ
を書き込む。

５ＦＲＩ／Ｆ２００　は、エバリユエーションチップ１
００内のＳＦＲが選択されないため、制御ゲート１３３
の制御により、ＳＦＲバス１０６上の書き込みデータを
ＦＡＤＩＩＯを経由してチップ外部に導出すると同時に
、ＦＷＲ信号１０７をｔ３に同期してＴ２の期間アクテ
ィブにする。

以上のようにして、エバリユエーションチップ外部に設
定されたＳＦＲへのデータの書込み処理をＳＦｔ／Ｆ２
００を介して実行することができる。

発明の詳細 な説明した通り、本発明に係るエバリユエーションチッ
プは、内蔵する周辺ハードウェアが接続されているバス
をチップ外部から直接モニタすることができる。従って
、内蔵する周辺ハードウェアの設定データや読み出しデ
ータに対する実時間での確認が可能である。特に、出力
制御パルス信号等で代表されるリアルタイム制御に対し
、多数の一連のデータ群に対する実時間でのデバッグ機
能を提供することが可能で、実用効果は非常に高い。

また、周辺ハードウェアの一部だけが異なるシングルチ
ップマイクロコンピュータシステムヲ開発する際に、こ
の開発に必要なエバリユエーションチップを、新規な周
辺ハードウェアに相当する回路をエバリユエーションチ
ップ外部に接続するだけで実現でき、全く新しいエバリ
ユエーションチップを開発する必要がない。従って、エ
バリユエーションチップそのものの開発に関する経済的
効果も高い。

【図面の簡単な説明】

第１図は、本発明に係るエバリユエーションチップの基
本的な構成を示すブロック図であり、第２図は、本発明
に係るエバリユエーションチップに搭載される周辺ハー
ドウェアの構成例を示す図であり、 第３図は、本発明に係るエバリユエーションチップに搭
載される周辺ハードウェアのインターフェース（１／Ｆ
）の構成例を示す図であり、第４図（ａ）および（５）
は、第１図に示したエバリユエーションチップの動作を
説明するタイミングチャートであり、 第５図は、本発明に係るエバリユエーションチップの他
の構成例を示すブロック図であり、第６図は、第５図に
示したエバリユエーションチップに搭載される周辺ハー
ドウェアのインターフェース（１／Ｆ）の構成例を示す
図であり、第７図（ａ）および（５）は、第５図に示し
たエノ＜リュエーションチップの動作を説明するタイミ
ングチャートである。 〔主な参照番号〕 １００　　・・エバリユエーションチップ、１０１　　
・・ＣＰＵ。 １０２　　・・５ＦＲＡ。 １０３　　・・５ＦＲＢ。 １０４　　・・５ＦＲＣ。 １０５．２００　　・・５ＦＲＩ／Ｆ。 １０６　　・・ＳＦＲバス、 １０７　　・・ＦＷＲ信号、 １０８　　・・ＦＲＤ信号、 １０９　　・・ＦＡＬＥ信号、 １１０　　・・ＦＡＤバス、 １１１　　・・５ＦＲＲＤ信号線、 １１２　　・・５ＦＲＷＲ信号線、 １１３　　・・５ＦＲＡＬＥ信号線、 １２０　　・・アドレス判別回路、 １２１　　・　・ＡＦ。 １２２　　・・第１のＡＮＤゲート、 １２３　　・・第２のＡＮＤゲート、 １２４　　・・セレクト信号、 １３０．１３１　　・・出力ドライバ、１３２　　・・
入力バッファ、 １３３　　・・制御ゲート。

Claims (1)

1. 【特許請求の範囲】 ＣＰＵと周辺ハードウェアとを単一の半導体基板上に搭
   載し、該ＣＰＵが該周辺ハードウェアに対してアドレス
   信号とリードライト制御信号とを送出し、該周辺ハード
   ウェアが該アドレス信号に基づいて選択信号を出力する
   ように構成されたシングルチップマイクロコンピュータ
   システムを開発するために使用するエバリュエーション
   チップにおいて、 チップ外部と該ＣＰＵとの間でデータ転送を行うと共に
   、該リードライト制御信号のチップ外部への導出を制御
   する入出力手段を備え、 該入出力手段を、該リードライト制御信号と該選択信号
   とによって制御することができるように構成されている
   ことを特徴とするエバリュエーションチップ。