SU1280636A1 - Устройство дл отладки программ - Google Patents

Abstract

) Изобретение относитс  к вычислительной технике и может быть использовано В устройствах управлени  го ЭВМ дл  отладки программ в режиме реального времени. Устройство содержит регистр 1, блок 2 буферных регистров , схему 3 сравнени , первый 4, второй 5, третий 6 и четвертый 7элементы И, первый триггер 8, элементы ИЛИ 9 и 10, счетчик 11, элемент 12 задержки, распределитель 13 импульсов, блок 14 обработки адресов переходов и второй триггер 15. Изобретение обеспечивает отладку и контроль программ по точкам перехода в режиме реального времени. 2 ил. г (Л Г9

Description

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах управлени  СЦВМ дл  обеспечени  отладки и проверки работы программ в реальном масштабе времени.

Цель изобретени  - расширение функциональных возможностей устройства обеспечени  фиксации момента выхода программы останова на незапланированную область.

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - функциональна  схема блока обработки адресов переходов.

Устройство содержит регистр 1 начального адреса, блок 2 буферных регистров, схему 3 сравнени , первьй элемент И 4, второй элемент И 5, третий элемент И 6, четвертый элемент И 7,- первый триггер 8, первый элемент ИЛИ 9, второй элемент ИЛИ 10 счетчик 11, элемент 12 задержки, распределитель 13 импульсов, блок 14 обработки адресов переходов, второй триггер 15, информационный вход 16, вход 17 адреса команд, первый 18.1 и второй 18.2 входы трассировки программы , первый 19, второй 20 входы режима работы устройства, входы 21 и 22 признаков команд условных и безусловного переходов, информационные выходы устройства 23, выход 24 неисправной работы устройства, первый 25, второй 26 выходы прерывани  устройства.

Блок обработки адресов переходов (фиг. 2) содержит блок 27 пам ти, первую 28, вторую 29 схемы сравнени  первый 30, второй 31 элементы И,. группу 32 элементов И, элемент ИЛИ 33, регистр 34. В блок 27 записываютс  адреса следующих точек переходов . При этом по первым выходам записываетс  адрес первого следующего, перехода, по третьим выходам - адрес второго следующего перехода, по вторым выходам - следующий адрес оперативного запоминающего устройства.

Устройство работает следующим о&разом.

Режим работы устройства определ етс  подачей управл ющего сигнала на вход 20 (режим I) или вход 19 (режим П).

В режиме I устройство обеспечивает формирование сигнала прерывани  в любой заданной точке программы.

Дл  этого адрес команды, после выполнени  которой необходимо произвести прерывани , записываетс  по входу 16 в регистр начального адреса. Адрес выполн емой команды поступает по входу 17 адреса команд СЦВМ на второй вход схемы 3 сравнени , на первый вход которой подаетс  содержимое регистра 1 начального адреса. При равенстве содержимого регистра 1 с со- держимым входа 17 адреса команд схемой 3 сравнени  вырабатываетс  сигнал , который через элемент И 7 поступает на выход 26 устройства и далее

на схему прерывани  СЦВМ. Вызванна  программа производит фиксирование состо ни  процессора в оперативной пам ти СЦВМ, что позвол ет программисту контролировать и анализировать ход вычислений.

В режиме 11 устройство обеспечивает формирование сигнала прерывани  при выполнении заданного количества условных и безусловных переходов или проверки работы программы по всем адресам переходов. В этом случае при выполнении команды условного или безусловного перехода на вход 21 или 22 устройства поступает сигнал перехода, который проходит через элемент ИЛИ 9 и поступает на входы элемента 12 задержки и элемента И 4, на второй вход которого подаетс  единичный сигнал с выхода 5 триггера 8, установка в единичное состо ние которого производитс  двум  способами в зависимости от режима трассировки.

0 При трассировке заданного участка программы начальньй адрес этого участка записываетс  в регистр 1 начального адреса и аналогично режиму 1 сравниваетс  с адресом выполн емой

5 команды. Сигнал сравнени  через элемент И 6 и элемент ИЛИ 10 устанйвливает триггер 8 в единичное состо ние . При трассировке программы сигнал с входа 18( устройства через элемент ИЛИ 10 поступает на вход триггера 8. Количество команд переходов , после которых необходимо произвести прерывани , записываетс  в дополнительном коде в счетчик 11

г по шине 16. На входе IS - единичный уровень. .При наличии единичного сигнала на первом входе элемента И 4 сигнал перехода с выхода этого элемента производит запуск распре1 делител  13 и переписывает содержимое входа 17 черрз открытые элементы И группы 32 элементов И (на выходе элемента ИЛИ 33 - единичный си нал) на первый регистр блока 2. Распределитель 13 формирует по второму выходу сигнал, которьп через открытый элемент И 31 поступает на синхр вход счетчика 11 и прибавл ет к нему единицу. Содержимое регистра 2 выводитс  дл  перезаписи в основную оперативную пам ть по выходной шине 23 Счетчик 11 считает количество выполненных команд переходов и вьщает сигнал переполнени  при выполнении заданного количества прерываний. Сигнал переполнени  через элекент И 5 поступает на вход триггера 8 и устанавливает его в нулевое состо выхода 25 устние . Этот же сигнал с ройства подаетс  на схему прерывани  СЦВМ, Нулевой сигнал с выхода триггера 8 поступает на вход элемента И 4 и блокирует поступление сигнала перехода на входы регистра блока 2, распределител  13. После перезаписи содержимого регистров блока 2 в пам ть устройство подготавливаетс  к следующему циклу (установка в единичное состо ние триггера 10) аналогично указанному. Режим проверки работы программы по всем адресам переходов задаетс  сигналами единичного и нулевого уровн  соответственно по входам 18, и 18. При работе устройства в режиме II регистр 34 предварительно обнул етс , 40

а триггер 15 устанавливаетс  в еди- ничное состо ние (сигналы установки на фиг. 1 и 2 не приведены). В блоке 27 предварительно записываютс  адреса переходов: при обработке первого перехода (Пр1) программа мо сет продолжать работу по двум разным ветв м программы к точкам следующих переходов (Пр2, ПрЗ). Из точек переходов Пр2 и ПрЗ программа может продо.гокать работу соответственно к точкам переходов Пр4, Пр5 и Прб, Пр7 и т.д.

Тогда по нулевому адресу блока 27 записываетс  следующа  информаци : по первым выходам - адрес Пр2, по третьим выходам - ПрЗ, по вторым выходам - адрес, где записаны адреса переходов Пр4 и Пр5, например Т по

Claims (1)

1. делитель .импульсов, счетчик, первый триггер, четыре элемента И, два элемента ИЛИ, схему сравнени , элемент задержки, причем входы признаков команд условных и безусловных переходов устройства соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен с первым входомпервого элемента И и входом элемента задержки , выход первого элемента И соединен с входом синхронизации распре|Делител  импульсов и с входом записи блока буферных регистров, выходы которого  вл ютс  информа1щонныь И выходами устройства, первый выход распределител  импульсов соединен с адресным входом блока буферных регистров , выход переполнени  счетчи64 четвертому выходу - 1 т.е. по адресу 10 записаны адреса переходов Пр4 и Пр5, а по адресу И - Прб, Пр7. При выполнении программы вход 17 адреса команд СЦВМ сравниваетс  с одним из двух адресов следующих переходов на схемах 28 и 29 сравнени . Сигнал сравнени  поступает через элемент ИЛИ 33 на вход И 31, на второй вход которого поступает сигнал с распределител  13, по объединению которых осуществл етс  запись следующего адреса блока 27 в регистр 34. Одновременно с выхода 1 блока 14 обработки адресов переходов (с группы 32 элементов И) поступает информаци  в блок 2 буферных регистров и сигнал (с выхода элемента И 31) дл  переключени  счетчика 11. При сравнении по третьим входам единичньш уровень через элемент И 30 поступает на младший информационный вход регистра 34.; При поступлении команд переходов и несравнении с заданными адресами на выходе элемента ИЛИ 33 - нулевой уровень, который с задержкой на элементе 12 задержки записываетс  в триггер 15, указывающий на наличие неисправности в СЦВМ или в программе. Не записыва  некоторые адреса переходов в блок 27, возможно проверить отдельные ветви программы. Формула изобретени  Устройство дл  отладки программ, содержащее регистр начального адреса , блок буферных регистров, распрека соединен с первым входом второго элемента И, выход - с первым входом второго элемента И, выход которого  вл етс  первым выходом прерывани  устройства и соединен с входом установки нул  первого триггера, первый вход задани  режима работы устройства соединен с вторым входом второго элемента И и первым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЖ, первый вход задани  трассировки программы устройства соединен с вторым входом второго элемента ИЛИ, выход которого соединен с единичным входом первого триггера, пр мой выход которого соединен с вторым входом первого элемента И, адресный вход устройства соединен с первым входом схемы сравнени , выход равенства которой соединен с вторым входо третьего элемента И и первым входом четвертого элемента И, второй вход задани  режима работы устройства соединен с вторым входом четвертого элемента И, выход которого  вл етс  вторым выходом прерывани  устройства информационный вход устройства соединен с информационными входами счет чика и регистра начального адреса, выход которого соединен с вторым входом схемы сравнени , отличающеес  тем, что, с целью расширени  функциональных возможностей , за счет обеспечени  фиксации момента входа программы на незапланированную область, в устройство вве дены второй триггер и блок обработки адресов переходов, содержащий блок пам ти, первую и вторую схемы сравнени , регистр, два элемента И, блок элементов И и элемент ИЛИ, причем выход элемента задержки соединен с тактовым входом второго триггера, выход которого  вл етс  выходом не1 66 исправной работы устройства, первый, второй, третий и четвертый в информационные выходы блока пам ти соединены соответственно с первым входом первой схемы сравнени , с информационным входом регистра, с первым входом второй схемы сравнени , с первым входом первого элемента И и блока обработки адресов переходов, второй вход задани  трассировки программы устройства соединен с первым входом элемента ИЛИ блока обработки адресов переходов, выход элемента ИЛИ соединен с первым входом второго элемента И, первым входом блока элементов И блока обработки адресов перехода и с информационным входом второго триггера, адресньй вход устройства соединен с вторыми входами первой и второй схем сравнени  и с вторым входом блока элементов И блока обработки адресов переходов, второй выход распределител  импульсов соединен с вторым входом второго элемента И блока обработки адресов переходов , выходы равенства первой и второй схем сравнени  соединены соответственно с вторыми и третьими входами элемента ИЛИ, блоки обработки адресов переходов, выход равенства второй схемы сравнени  соединен с вторым входом первого элемента И, выход которого соединен с входом младшего разр да регистра, выход которого соединен с адресным входом блока пам ти, блока обработки адресов перехода, выход второго элемента и блока обработки адресов переходов соединен с входом записи регистра блока обработки адресов переходов и со счетным входом счетчика, выходы блока элементов И блока обработки адресов переходов соединены с информационным входом блока буферных регистров .

   28

   27

   1

   ЗГ

   33

   3

   фиг. 2