JPH10222391A

JPH10222391A - エミュレータ

Info

Publication number: JPH10222391A
Application number: JP9027390A
Authority: JP
Inventors: Tatsuya Suzuki; 達也鈴木; Atsuyoshi Ito; 淳悦伊藤; Giichi Aoto; 義一青砥
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1997-02-12
Filing date: 1997-02-12
Publication date: 1998-08-21

Abstract

(57)【要約】【課題】エミュレーションマイクロプロセッサの外部
バスの状態を、そのとき実行中の命令アドレスに対応付
けて把握できるエミュレータを提供する。【解決手段】命令バッファを有するエミュレーション
マイクロプロセッサ（１０）はエミュレーションバス
（１１）を介してターゲットシステム（５）を代行制御
する。前記マイクロプロセッサによる命令フェッチ動作
及び命令バッファの状態を示すステータス情報とエミュ
レーションバス上のアドレス情報とに基づいて前記マイ
クロプロセッサの実行命令アドレスを生成するＰＣ生成
回路（１２）を設け、ＰＣ生成回路で生成された命令ア
ドレスが条件設定レジスタ回路（１５）に設定されたト
レース条件に一致する状態のとき、エミュレーションバ
スの情報及び前記実行命令アドレスをトレースメモリ
（１３）に格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ応用機器の開発若しくはデバッグを支援するエミュレ
ータに関し、例えば、タスク単位でユーザプログラムの
実行状態を観測するのに有効な技術に関する。

【０００２】

【従来の技術】エミュレータは、評価若しくはデバッグ
を行おうとするマイクロプロセッサ応用機器（ターゲッ
トシステム）に搭載されるマイクロプロセッサ（ターゲ
ットマイクロプロセッサ）と同等の機能を有するエミュ
レーション用のマイクロプロセッサ（エミュレーション
マイクロプロセッサ）を有する。エミュレーションマイ
クロプロセッサはユーザプログラム（ターゲットプログ
ラム）を実行し、実行途上で得られるバス情報などはト
レースメモリに蓄積される。また、ユーザプログラムの
実行状態が予じめ設定された条件に一致するときエミュ
レーションマイクロプロセッサによるターゲットプログ
ラムの実行が停止（ブレーク）される。エミュレータ
は、ターゲットプログラムの実行及び停止毎に、トレー
スされた情報に基づいてターゲットプログラムの実行内
容を検証可能にし、それに基づいてユーザプログラムや
ターゲットシステムのデバッグを支援する。

【０００３】従来、前記トレースを行う条件やブレーク
の条件は、前記エミュレーションマイクロプロセッサが
出力するアクセスアドレスや制御情報そして入出力デー
タ等とされる。

【０００４】尚、エミュレータについては、E7000 H8/
3003，H8/3002，H8/3042シリーズエミュレータユーザ
ーズマニュアル（９３年９月に株式会社日立マイコンシ
ステム発行）P12〜P13，P85〜P89がある。

【０００５】

【発明が解決しようとする課題】ところで、マイクロプ
ロセッサの高機能化が進む中で、その動作プログラムも
マルチタスキング処理やリアルタイム処理などを実現す
るために複雑化され、プログラム容量も大規模化される
傾向にある。また、機器組み込み制御用途ではリアルタ
イムＯＳが多用されるようになっている。例えば、マル
チタスクタスク処理では複数のタスクを時分割で実行す
るものがある。また、リアルタイムＯＳは計測機器や被
制御プロセスなどの被制御系の制御を主目的とするもの
である。そのような被制御系に対してはある一定の応答
時間を超えない範囲で制御を行わなければ被制御系に誤
動作を生ずることになる。このため、リアルタイムＯＳ
ではオーバーヘッドを少なくするようにタスク管理やタ
スク間交信並びに時間管理などが行われる。リアルタイ
ムＯＳにおいて実行可能状態にあるタスクは優先順位に
従って待ち行列に繋がれ、優先順位の高いものから実行
される。実行中のタスクは特定の割り込みや所定のタス
クの起動によって処理が中断されると、前記特定の割り
込みや新たに起動されたタスクに制御が移される。

【０００６】前述のように、複数のタスクが時分割的に
実行され、或いは実行完了されていない複数のタスクの
実行状態が切換えられる状況においては、特定のタスク
に着目したデバッグ機能を実現できることの必要性が本
発明者によって見出された。

【０００７】また、マイクロプロセッサはその高機能化
により命令バッファを備えるものが多い。命令バッファ
を備える場合、マイクロプロセッサが現在実行中の命令
アドレスは必ずしもその直前の命令フェッチで外部に出
力された命令アドレスに一致していない。このため、エ
ミュレーションマイクロプロセッサの外部バスの状態を
トレースしても、そのトレース結果から、そのとき実行
中の命令アドレスを正確に把握することは難しい。

【０００８】本発明の目的は、エミュレーションマイク
ロプロセッサの外部バスの状態を、そのとき実行中の命
令アドレスに対応付けて把握できるようにするエミュレ
ータを提供することにある。

【０００９】本発明の別の目的は、タスク単位でその実
行状態をトレースできるエミュレータを提供することに
ある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、エミュレータ（１）は、外部か
らフェッチした命令を複数個格納可能な命令バッファを
有するエミュレーション用のマイクロプロセッサ（１
０）と、前記マイクロプロセッサがターゲットシステム
（５）を代行制御するためのアドレス、データ及び制御
信号を伝達するためのエミュレーションバス（１１）
と、前記マイクロプロセッサによる命令フェッチ動作及
び前記命令バッファの状態を夫々示すステータス信号
（／ＩＦ，／ＬＩＲＬ，／ＬＩＲ）と前記エミュレーシ
ョンバスに伝達されるアドレス情報（Ａ１〜Ａ２７）と
に基づいて前記マイクロプロセッサが実行している命令
アドレス（実行命令アドレス）を生成するＰＣ生成回路
（１２）と、前記エミュレーションバスで伝達される情
報と前記ＰＣ生成回路で生成される実行命令アドレスと
をエミュレーションバスのバスサイクルに従って格納可
能なトレースメモリ（１３）と、所要の条件が任意に設
定可能にされた条件設定レジスタ回路（１５）と、前記
ＰＣ生成回路で生成された実行命令アドレスが前記条件
設定レジスタ回路に設定された第１のトレース条件に一
致する状態のとき前記トレースメモリにトレースを実行
させるトレース制御手段（ＴＲＣ）とを備えて成る。

【００１３】上記エミュレータによれば、ＰＣ生成回路
はマイクロプロセッサが現在実行している命令アドレス
を生成するから、例えば、着目するタスクのプログラム
アドレスの範囲を第1のトレース条件とすれば、前記Ｐ
Ｃ生成回路で生成された実行命令アドレスがその第１の
トレース条件に一致する状態のとき、前記着目タスクの
実行状態だけをトレースメモリに格納することができ
る。また、トレースメモリに格納される情報には、前記
ＰＣ生成回路で生成された実行命令アドレスを含むか
ら、エミュレーションマイクロプロセッサの外部バスの
状態を、そのとき実行中の命令アドレスに対応付けて把
握できる。

【００１４】更に、前記ＰＣ生成回路で生成された実行
命令アドレスとエミュレーションバスの状態はブレーク
条件の判定にも利用できる。これによれば、着目するタ
スクにおける所要アドレスの命令が実行されのを条件に
ブレークしたり、着目するタスクの実行途上でエミュレ
ーションバスに現れる所定の状態状をブレーク条件にで
きる。

【００１５】

【発明の実施の形態】

〔エミュレータ〕図１には本発明の一例に係るエミュレ
ータが示される。同図において１はエミュレータ、３は
ホストシステム、５はターゲットシステムである。

【００１６】エミュレータ１はエミュレーションマイク
ロプロセッサ１０を有する。エミュレーションマイクロ
プロセッサ１０はターゲットシステム５に搭載されるべ
き図示を省略するターゲットマイクロプロセッサと同等
の機能を有する。エミュレーションマイクロプロセッサ
１０は代表的に示された命令バッファ１００を有する。
前記エミュレーションマイクロプロセッサ１０はターゲ
ットシステム５を代行制御する。代行制御するためのア
ドレス、データ及び制御信号はエミュレーションバス１
１に伝達される。エミュレーションバス１１はユーザイ
ンタフェース部１３Ａからインタフェースケーブル１３
を介して外部に引き出される。インタフェースケーブル
１３の先端は、例えばターゲットプロセッサを実装する
ためのＩＣソケット５０に着脱自在に結合される。前記
エミュレーションバス１１にはＰＣ生成回路１２及びト
レースメモリ１３が結合されている。

【００１７】前記ＰＣ生成回路１２は、前記マイクロプ
ロセッサ１０による命令フェッチ動作並びに前記命令バ
ッファ１００の状態を夫々示すステータス信号と前記エ
ミュレーションバス１１に伝達されるアドレス情報とに
基づいて前記マイクロプロセッサ１０が実行している実
行命令アドレスを生成する。その詳細は後述する。

【００１８】前記トレースメモリ１３は、前記エミュレ
ーションバス１１で伝達されるアドレス、データ及び制
御信号の各情報と、前記ＰＣ生成回路１２で生成された
実行命令アドレスとを、エミュレーションバス１１のバ
スサイクルに同期して格納するメモリである。トレース
メモリ１３に対する書き込みアドレスはトレース制御回
路１４がエミュレーションバス１１のバスサイクルに同
期して順次生成していく。

【００１９】条件設定レジスタ回路１５は、前記トレー
スメモリ１３によりトレースを行わせるためトレース条
件やエミュレーションマイクロプロセッサ１０に対する
ブレーク条件が任意に設定可能にされたレジスタ回路で
ある。前記条件設定レジスタ回路１５に対する条件の書
き込み制御、そして前記トレースメモリ１３に対する読
み出し制御は、システムバス３０を介してホストマイク
ロプロセッサ３１が行う。

【００２０】条件判定回路１６は、前記ＰＣ生成回路１
２で生成された実行命令アドレスや前記エミュレーショ
ンバス１１に現れる内容が前記条件レジスタ回路１５に
設定されたトレース条件やブレーク条件に一致するかを
判定する。前記条件判定回路１６はトレース条件に一致
する状態を検出したとき制御信号を１６０をアサートし
てトレース制御回路１４にトレース動作を実行させる。
また、前記条件判定回路１６はブレーク条件に一致する
状態を検出したとき制御信号を１６１をアサートしてブ
レーク制御回路１７からブレーク割り込み信号ＢＲＫを
エミュレーションマイクロプロセッサ１０にアサートさ
せる。前記条件判定回路１６による判定動作は、例えば
以下の４通りの判定動作を含む。第1の判定動作は、前
記ＰＣ生成回路１２で生成された実行命令アドレスが前
記条件設定レジスタ回路１５に設定されたトレース条件
に一致するか否かを判定する動作である。第2の判定動
作は、前記エミュレーションバス１１の状態が前記条件
設定レジスタ回路１５に設定されたトレース条件に一致
するか否かを判定する動作である。第3の判定動作は、
前記ＰＣ生成回路１２で生成された実行命令アドレスが
前記条件設定レジスタ回路１５に設定されたブレーク条
件に一致するか否かを判定する動作である。第4の判定
動作は、前記エミュレーションバス１１の状態が前記条
件設定レジスタ回路１５に設定されたブレーク条件に一
致するか否かを判定する動作である。

【００２１】前記ホストシステム３は、前記ホストマイ
クロプロセッサ３１が結合されたシステムバス３０に、
ホストマイクロプロセッサ３１のワーク領域若しくはデ
ータ一時記憶領域として利用されるシステムメモリ３
２、Ｉ／Ｏインタフェース回路３３が接続され、前記Ｉ
／Ｏインタフェース回路３３に代表的に示されたディス
ク装置３４やディスプレイ装置３５が接続されて構成さ
れる。このホストシステム３は、例えばパーソナルコン
ピュータやワークステーション等によって実現されてい
る。

【００２２】〔エミュレーションマイクロプロセッサ〕
図２には前記エミュレーションマイクロプロセッサ１０
の一例が示される。エミュレーションマイクロプロセッ
サ１０は、単結晶シリコンのような1個の半導体基板
に、前記命令バッファ１００、シーケンス制御回路１０
１、演算回路１０２及びバスインタフェース回路１０３
等が設けられて構成される。図２において１０４は内部
データバス、１０５は内部アドレスバス、１０６は内部
コントロールバスである。演算回路１０２は図示を省略
する演算器、データレジスタ、アドレスレジスタ、及び
コントロールレジスタ等を有する。

【００２３】マイクロプロセッサ１０は、特に制限され
ないが、外部に対するバスアクセスをロングワード（３
２ビット）又はワード（１６ビット）単位で行う。マイ
クロプロセッサ１０が出力するアドレス信号はバイトア
ドレス（バイト単位でデータ記憶領域を指すアドレス）
とされる。これに応じて、バスインタフェース回路１０
３から外部に出力されるアドレス信号Ａ０〜Ａ２７もバ
イトアドレスとされる。マイクロプロセッサ１０の命令
は、特に制限されないが、16ビット（ワード）固定長と
される。したがって、命令フェッチのための1回の外部
アクセスで最大2命令を命令バッファ１００にフェッチ
することができる。

【００２４】図３には命令バッファ１００の一例が示さ
れる。命令バッファは、命令レジスタ（ＩＲＬ）１０
７、マルチプレクサ１０９、及び命令レジスタ（ＩＲ）
１０８を有する。前記命令レジスタ１０７は、データバ
ス１０４の下位16ビットＤ０〜Ｄ１５に入力が結合され
る。前記マルチプレクサ１０９は、データバス１０４の
上位16ビットＤ１６〜Ｄ３１、下位16ビットＤ０〜Ｄ１
５、又は前記命令レジスタ１０７の出力を選択して出力
する。前記命令レジスタ１０８は、マルチプレクサ１２
２の出力を入力する。前記命令レジスタ１０７，１０８
は特に図示はしないが、マスタ・スレーブの構成にされ
ており、マスタ段が入力動作を行っているときスレーブ
段はラッチ出力状態（記憶データを保持して出力する状
態）を採り、マスタ段がラッチ出力状態にあるとき、ス
レーブ段はマスタ段の出力をスルーで出力させるスルー
出力状態に制御される。

【００２５】エミュレーションマイクロプロセッサ１０
が外部メモリアクセスをロングワード単位で行うとき、
命令フェッチのための外部メモリアクセスが行われる
と、それによって読み込まれる2命令の内、最初の命令
（下位データバスＤ０〜Ｄ１５から供給される命令）は
ＩＲ１０８にラッチされ、次の命令（上位データバスＤ
１６〜Ｄ３１から供給される命令）はＩＲＬ１０７にラ
ッチされる。ワード長命令であるためアクセスにおいて
アドレス信号の最下位ビットＡ０は実質的に無視され
る。最下位から第２ビット目のアドレスビットＡ１は常
に論理値“０”にされる。前記命令レジスタ１０７，１
０８に対するラッチ動作はシーケンス制御回路１０１が
行う。これに応じてバスインタフェース回路１０３は、
ステータス信号／ＩＦ（記号／はローイネーブル信号で
あることを意味する）をアサートして、レジスタ１０
７，１０８に命令が取り込まれていることを示す。レジ
スタ１０８にラッチされた命令は前記シーケンス制御回
路１０１に与えられてデコードされる。バスインタフェ
ース回路１０３は、ステータス信号／ＬＩＲをアサート
して、レジスタ１０８にラッチされた命令が前記シーケ
ンス制御回路１０１に与えられて実行されていることを
外部に示す。また、レジスタ１０７にラッチされた命令
はレジスタ１０８がラッチする。そのラッチ動作は、先
にレジスタ１０８にラッチされている命令が実行された
後とされる。バスインタフェース回路１０３は、ステー
タス信号／ＬＩＲＬをアサートして、レジスタ１０７か
らレジスタ１０８にデータが転送されていることを外部
に知らせる。ワードアクセスの場合には、レジスタ１０
７は利用されない。ワードアクセスではアドレスビット
Ａ１の論理値は有意とされる。

【００２６】前記バスインタフェース回路１０３は、前
記ステータス信号／ＩＦ、／ＬＩＲ、／ＬＩＲＬの他
に、マイクロプロセッサの動作クロック信号に同期した
クロック信号ＣＫ、外部にリード動作を指示するリード
信号／ＲＤ、外部にライト動作を指示するライト信号／
ＷＲを出力する。更に、アドレス信号Ａ１〜Ａ２７を出
力し、データＤ０〜Ｄ３１を入出力する。

【００２７】〔ＰＣ生成回路〕図４には前記ＰＣ生成回
路１２の一例が示される。ＰＣ生成回路１２は２６ビッ
ト分のラッチ回路１２０と、論理回路１２１とによって
構成される。ラッチ回路１２０は２６ビット分のＤ型ラ
ッチによって構成され、それらＤ型ラッチのデータ入力
端子（Ｄ）はエミュレーションバス１１に含まれるアド
レス信号Ａ２〜Ａ２７を各ビット毎に受ける。Ｄ型ラッ
チの出力端子（Ｑ）からは実行命令アドレスの一部ＰＣ
Ａ２〜ＰＣＡ２７が得られる。論理回路１２１は最下位
の命令アドレスＰＣＡ１とラッチ回路１２０の各Ｄ型ラ
ッチに共通のクロック信号ＰＣＬを生成する。ＰＣＡ１
〜ＰＣＡ２７がＰＣ生成回路１２で生成された実行命令
アドレスである。尚、マイクロプロセッサ１０のアドレ
ス信号はバイトアドレスであるが、命令語長はワード単
位であるからＰＣ生成回路１２はＡ０について無視す
る。

【００２８】前記論理回路１２１はＡ１，ＣＫ，／Ｉ
Ｆ，／ＬＩＲＬ，／ＬＩＲを入力してＰＣＬ，ＰＣＡ１
を生成する。そのための論理構成は以下の通りである。
即ち、データラッチ回路１２０に対するクロック制御に
関しては、ＰＣＬはＩＦと／ＣＫの論理積信号（ＰＣＬ
＝ＩＦ＆／ＣＫ）とされる。これにより、ＰＣＬはステ
ータス信号／ＩＦがローレベルでクロック信号ＣＫの立
ち下がりに同期して、データラッチ回路１２０にＡ２〜
Ａ２７をラッチさせる。このラッチ動作が行なわれると
き、マイクロプロセッサ１０は命令レジスタ１０７，１
０８に２命令をラッチする。論理回路１２１においてＰ
ＣＡ１を生成する論理はクロック信号ＣＫに同期動作さ
れるマスタ・スレーブ型ラッチ回路類似の論理構成にな
っている。すなわち、ＣＫの立ち下がりに同期してＡ
１，／ＩＦ，／ＬＩＲＬ，／ＬＩＲの入力を行う（ＰＣ
Ａ１．ＣＬＫ＝／ＣＫ）。それら入力に対する出力ＰＣ
Ａ１の状態は、ＩＦ＆Ａ１（記号＆は論理積を意味す
る）と、／ＩＦ＆／ＬＩＲＬ＆ＰＣＡ１と、ＬＩＲＬと
の論理和（＃）の結果とされる。すなわち、ＩＦ＆Ａ１
は、ステータス信号ＩＦとＡ１との論理積の結果をＰＣ
Ａ１とする状態である。ロングワードアクセスにおいて
Ａ１は常時論理値“０”、ワードアクセスではＡ１の論
理値は“０”又は“１”を採る。／ＩＦ＆／ＬＩＲＬ＆
ＰＣＡ１は、ＩＦとＬＩＲＬがハイレベルのとき出力Ｐ
ＣＡ１を保持する状態である。ロングワードアクセスで
は、ＩＦと交互にＬＩＲＬがハイレベルにされる。した
がって、ロングワードアクセスで命令がフェッチされた
とき、ＩＦのハイレベルに同期してＰＣＡ１が論理値
“０”にされ、次にＬＩＲＬがハイレベルにさたときＰ
ＣＡ１が論理値“１”にされる。ワードアクセスのとき
は、命令フェッチの度にＩＦがハイレベルにされるので
ＰＣＡ１はＡ１の論理値と同じ論理値にされる。

【００２９】図４の例示から明らかなようにＰＣ生成回
路１２はマイクロプロセッサ１０による命令フェッチ動
作及び前記命令バッファの状態を夫々示すステータス信
号と前記エミュレーションバス１１に伝達されるアドレ
ス情報とに基づいて前記マイクロプロセッサ１０が実行
している命令アドレスを生成することができる。図５に
例示されるようにＡ１〜Ａ２７に、値“ｎ”のアドレス
が出力されて２ワードの命令がフェッチされたとき、Ｐ
Ｃ生成回路１２は、その命令が順次実行されるとき、最
初に実行される命令のアドレス値“ｎ”と、次に実行さ
れる命令のアドレス値“ｎ＋２”とをＰＣＡ１〜ＰＣＡ
２７によって生成することができる。

【００３０】〔トレース制御及びブレーク制御〕図６に
は図１の条件判定回路１６、トレース制御回路１４及び
ブレーク制御回路１７によって構成されるトレース制御
手段ＴＲＣとブレーク制御手段ＢＲＣの一例が示され
る。

【００３１】前記条件設定レジスタ回路１５は、トレー
ス条件が設定されるレジスタ１５０〜１５２と、ブレー
ク条件が設定されるレジスタ１５３，１５４とを有す
る。レジスタ１５０には所望のタスクの開始命令アドレ
スと終了命令アドレスが設定される。前記レジスタ１５
１には所望のアドレス範囲（開始アドレスと終了アドレ
ス）が設定される。レジスタ１５２には所望のデータ範
囲等が設定される。前記レジスタ１５３には所望の命令
アドレスが設定され、前記レジスタ１５４にはエミュレ
ーションバス１１で観測可能な所望のデータ値やアドレ
ス値が設定される。各レジスタ１５０〜１５４にはシス
テムバス３０を介してホストマイクロプロセッサ３１が
値を設定する。

【００３２】図１で説明した前記条件判定回路１６は、
例えばコンパレータ（ＣＭＰ）１６２〜１６６、及びオ
アゲート（ＯＲ）１６７，１６８によって構成される。
前記コンパレータ１６２〜１６６は前記ホストマイクロ
プロセッサ３１の制御を介して、動作が選択される。動
作が非選択とされたコンパレータ１６２〜１６６の出力
はローレベルに固定される。

【００３３】前記レジスタ１５０は、トレース対象にし
ようとする所望のタスク若しくルーチンのプログラムア
ドレス範囲のような所要の命令アドレス範囲の先頭命令
アドレス（開始命令アドレス）を格納する領域と、最終
命令アドレス（終了命令アドレス）を格納する領域とを
有する。コンパレータ１６２は、前記ＰＣ生成回路１２
で生成される実行命令アドレスと先頭命令アドレスとの
大小比較を行うと共に、前記ＰＣ生成回路１２で生成さ
れる実行命令アドレスと最終命令アドレスとの大小比較
を行い、前記ＰＣ生成回路１２で生成される実行命令ア
ドレスが先頭命令アドレスから最終命令アドレスまでの
範囲に入っているとき、ハイレベルの信号を出力する。

【００３４】前記レジスタ１５１は、トレース対象にし
ようとするアドレス範囲の先頭アドレス（開始アドレ
ス）を格納する領域と、最終アドレス（終了アドレス）
を格納する領域とを有する。コンパレータ１６３は、前
記エミュレーションバス１１に含まれるアドレスバス上
のアドレスと先頭アドレスとの大小比較を行うと共に、
前記アドレスバス上のアドレスと最終アドレスとの大小
比較を行い、前記エミュレーションバス１１に含まれる
アドレスバス上のアドレスが先頭アドレスから最終アド
レスまでの範囲に入っているとき、ハイレベルの信号を
出力する。

【００３５】前記レジスタ１５２は、トレース対象にし
ようとするデータ範囲の先頭データを格納する領域と、
最終データを格納する領域とを有する。コンパレータ１
６４は、前記エミュレーションバス１１に含まれるデー
タバス上のデータと先頭データとの大小比較を行うと共
に、前記データバス上のデータと最終データとの大小比
較を行い、前記エミュレーションバス１１に含まれるデ
ータバス上のデータが先頭データから最終データまでの
範囲に入っているとき、ハイレベルの信号を出力する。

【００３６】前記オアゲート１６７はコンパレータ１６
２、１６３、１６４の出力を受け、何れか一つがハイレ
ベルにされると、信号１６０を活性化し、トレース制御
回路１４によってエミュレーションバス１１の情報をト
レースメモリ１３に格納させる。

【００３７】前記コンパレータ１６５は前記ＰＣ生成回
路１２で生成される実行命令アドレスを前記レジスタ１
５３に格納されている命令アドレスと比較し、一致を検
出したとき、ハイレベルの信号を出力する。前記コンパ
レータ１６６は前記エミュレーションバス１１のデータ
値やアドレス値などの情報を前記レジスタ１５３に格納
されているブレーク条件と比較し、一致を検出したと
き、ハイレベルの信号を出力する。前記コンパレータ１
６５，１６６の出力はオアゲート１６８に与えられる。
オアゲート１６８の入力の何れか一つがハイレベルにさ
れると、信号１６１を活性化し、ブレーク制御回路１７
によってブレーク信号ＢＲＫをアサートさせる。

【００３８】次に上記エミュレータ１を用いたデバッグ
動作の一例を説明する。例えば、レジスタ１５０に、デ
バッグ対象とするタスクの開始命令アドレスと終了命令
アドレスを設定し、コンパレータ１６２の動作を活性化
する。そして、マイクロプロセッサ１０にユーザプログ
ラムを実行させたとき、ＰＣ生成回路１２によって前記
タスクの実行命令アドレスが生成されると、その期間に
対応してコンパレータ１６２の出力がハイレベルにされ
る。これによってトレースメモリ１３にはその時のエミ
ュレーションバス１１の内容とＰＣ生成回路１２の出力
とが、バスサイクル毎に格納される。割り込みや例外処
理、或いは時分割的なタスク切換えなどによって、途中
でマイクロプロセッサ１０の制御がその他のタスクに移
されても、そのときは、トレース動作が停止される結
果、着目するタスクに関してだけトレース情報を得るこ
とができる。したがって、タスク毎のデバッグを容易に
行うことができる。

【００３９】また、複数のタスクを実行するときに利用
される共有メモリに着目したとき、その共有メモリがマ
ッピングされるアドレス範囲を前記レジスタ１５１に設
定した場合について説明する。この時は、コンパレータ
１６３の動作を活性化する。例えば前記共有メモリは、
リアルタイムＯＳにおけるタスク間通信用のメールボッ
クス等として利用されるメモリである。マイクロプロセ
ッサ１０にユーザプログラムを実行させたとき、前記共
有メモリがアクセスされる度に、コンパレー１６３はト
レースメモリにエミュレーションバス１１の状態とＰＣ
生成回路１２の出力命令アドレスを蓄積させる。例えば
図７のように、複数種類のタスクが時分割的に共有メモ
リ７をアクセスするとき、トレースメモリ１３には、図
８に示されるように、ＰＣ生成回路１２から出力される
実行命令アドレス、共有メモリ７に対するアクセスアド
レス、アクセスデータ、ステータス等がバスサイクル毎
にトレースメモリ１３に蓄積される。したがって、着目
するメモリ領域に対するマイクロプロセッサ１０のアク
セスを、その時マイクロプロセッサ１０が実行する命令
アドレス更にはタスクと対応付けて把握することいがで
きるようになる。

【００４０】そして、着目するタスクの中でマイクロプ
ロセッサ１０の動作を停止させたい命令アドレス（ブレ
ークポイン）を前記レジスタ１５３に設定すれば、ＰＣ
生成回路１２から出力される実行命令アドレスが前記レ
ジスタ１５３の値に一致したとき、コンパレータ１６５
の出力がハイレベルにされる結果、ブレーク割り込み信
号ＢＲＫによってマイクロプロセッサ１０によるユーザ
プログラムの実行を停止させることができる。

【００４１】また、レジスタ１５４にエミュレーション
バス１１の所望の状態を設定すれば、この設定に一致す
る状態が生じたとき、コンパレータ１６６の出力がハイ
レベルにされる結果、ブレーク割り込み信号ＢＲＫによ
ってマイクロプロセッサ１０によるユーザプログラムの
実行を停止させることができる。

【００４２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００４３】例えば、トレース条件の判定はトレース条
件と参照情報との大小比較によって行う場合に限定され
ず、アドレス信号などの所定の下位側情報をマスクして
比較する手法を採用することも可能である。また、エミ
ュレーションマイクロプロセッサの内蔵モジュールは上
記の例に限定されず、適宜変更可能である。また、命令
バッファは、上記の例に限定されず、直列3段以上の命
令キューによって構成してもよい。また、命令は16ビッ
ト固定長に限定されず、それ以上のビット数の命令、或
いは可変長の命令であってもよい。また、条件判定回路
は、コンパレータとアンドゲートによって構成すること
も可能である。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４５】すなわち、ＰＣ生成回路はマイクロプロセ
ッサが現在実行している命令アドレスを生成するから、
例えば、着目するタスクのプログラムアドレスの範囲を
第1のトレース条件とすれば、前記ＰＣ生成回路で生成
された命令アドレスがその第１のトレース条件に一致す
る状態のとき、前記着目タスクの実行状態だけをトレー
スメモリに格納することができる。また、トレースメモ
リに格納される情報には、前記ＰＣ生成回路で生成され
た命令アドレスを含むから、エミュレーションマイクロ
プロセッサの外部バスの状態を、そのとき実行中の命令
アドレスに対応付けて把握できる。

【００４６】更に、前記ＰＣ生成回路で生成された命令
アドレスとエミュレーションバスの状態はブレーク条件
の判定にも利用できるから、着目するタスクにおける所
要アドレスの命令が実行されのを条件にブレークした
り、着目するタスクの実行途上でエミュレーションバス
に現れる所定の状態状をブレーク条件にできる。

【００４７】このように、本願発明によれば、エミュレ
ーションマイクロプロセッサの外部バスの状態を、その
とき実行中の命令アドレスに対応付けて把握できるエミ
ュレータを提供することができる。そして、タスク単位
でその実行状態をトレースできるエミュレータを提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の一例に係るエミュレータのブロック図
である。

【図２】エミュレーションマイクロプロセッサの一例ブ
ロック図である。

【図３】命令バッファの一例ブロック図である。

【図４】ＰＣ生成回路の一例ブロック図である。

【図５】ＰＣ生成回路による実行命令アドレス生成動作
の一例タイミングチャートである。

【図６】トレース制御手段とブレーク制御手段の一例ブ
ロック図である。

【図７】複数のタスクが共有メモリをアクセスする動作
の一例タイミングチャートである。

【図８】図７の動作によってトレースメモリに得られる
情報の一例を示す説明図である。

【符号の説明】

１エミュレータ３ホストシステム５ターゲットシステム１０エミュレーションマイクロプロセッサ１１エミュレーションバス１２ＰＣ生成回路１３トレースメモリ１４トレース制御回路１５条件設定レジスタ回路１６条件判定回路１７ブレーク制御回路１００命令バッファ１０１シーケンス制御回路１０２演算回路１０３バスインタフェース回路Ｄ０〜Ｄ３１データＡ０〜Ａ２７アドレス信号ＣＫクロック信号／ＩＦ，／ＬＩＲＬ，／ＬＩＲステータス信号１０４内部データバス１０７命令レジスタ１０８命令レジスタ１０９マルチプレクサ１２０ラッチ回路１２１論理回路１５０〜１５４レジスタ１６２〜１６６コンパレータ１６７，１６８オアゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤淳悦東京都小平市上水本町５丁目22番１号株式会社日立マイコンシステム内 (72)発明者青砥義一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】外部からフェッチした命令を複数個格納
可能な命令バッファを有するエミュレーション用のマイ
クロプロセッサと、前記マイクロプロセッサがターゲッ
トシステムを代行制御するためのアドレス、データ及び
制御信号を伝達するためのエミュレーションバスと、前
記マイクロプロセッサによる命令フェッチ動作及び前記
命令バッファの状態を夫々示すステータス信号と前記エ
ミュレーションバスに伝達されるアドレス情報とに基づ
いて前記マイクロプロセッサが実行している命令アドレ
スを生成するＰＣ生成回路と、前記エミュレーションバ
スで伝達される情報と前記ＰＣ生成回路で生成される命
令アドレスとをエミュレーションバスのバスサイクルに
従って格納可能なトレースメモリと、所要の条件が任意
に設定可能にされた条件設定レジスタ回路と、前記ＰＣ
生成回路で生成された命令アドレスが前記条件設定レジ
スタ回路に設定された第１のトレース条件に一致する状
態のとき前記トレースメモリにトレースを実行させるト
レース制御手段と、を備えて成るものであることを特徴
とするエミュレータ。
【請求項２】前記トレース制御手段は更に、前記エミ
ュレーションバスの状態が前記条件設定レジスタ回路に
設定された第２のトレース条件に一致する状態のとき前
記トレースメモリにトレースを実行させるものであるこ
とを特徴とする請求項１記載のエミュレータ。
【請求項３】前記ＰＣ生成回路で生成された命令アド
レスが前記条件設定レジスタ回路に設定された第１のブ
レーク条件に一致するとき前記マイクロプロセッサの命
令実行動作を停止させるブレーク信号をアサートするブ
レーク制御手段を更に備えて成るものであることを特徴
とする請求項１又は２記載のエミュレータ。
【請求項４】前記ブレーク制御手段は更に、前記エミ
ュレーションバスの状態が前記条件設定レジスタ回路に
設定された第２のブレーク条件に一致するとき前記ブレ
ーク信号をアサートするものであることを特徴とする請
求項３記載のエミュレータ。